KR20000008023A - 듀얼 게이트 산화막의 형성방법 - Google Patents
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Abstract
본 발명은 게이트 산화막의 절연 내압 특성의 열화를 방지하여 신뢰성이 우수한 소자를 형성하도록 한 듀얼 게이트 산화막의 형성방법에 관한 것으로서, 두께가 다른 게이트 산화막을 동일 기판상에 동시에 형성하는 듀얼 게이트 산화막의 형성방법에 있어서, 제 1 영역과 제 2 영역으로 정의된 반도체 기판에 동일한 두께를 갖는 제 1 게이트 산화막을 형성하는 단계와, 상기 제 1 게이트 산화막과 반도체 기판의 사이에 질화 산화막을 형성하는 단계와, 상기 제 2 영역에 해당하는 제 1 게이트 산화막 및 질화 산화막을 선택적으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계와, 그리고 상기 노출된 반도체 기판의 표면에만 제 1 게이트 산화막과 두께가 다른 제 2 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 동작 전압이 다른 소자를 동일한 칩내에 동시에 형성하는데 적당한 듀얼 게이트 산화막의 형성방법에 관한 것이다.
일반적으로 듀얼 게이트 산화막에서 동일한 칩내에서 얇은 게이트 산화막의 형성영역은 소자의 높은 구동 능력을 필요로 하는 주변 논리 회로부에 사용하고, 반면에 두꺼운 게이트 산화막의 형성영역은 높은 절연 내압 특성이 요구되는 기억 회로부에 사용한다.
이하, 첨부된 도면을 참고하여 종래 기술의 듀얼 게이트 산화막의 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술의 듀얼 게이트 산화막의 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 제 1 영역과 제 2 영역으로 정의된 반도체 기판(11)의 전면에 동일한 두께를 갖는 제 1 게이트 산화막(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 게이트 산화막(12)상에 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 포토레지스트(13)를 제 1 영역에만 남도록 패터닝한다.
이어, 상기 패터닝된 포토레지스트(13)를 마스크로 이용하여 제 2 영역의 제 1 게이트 산화막(12)을 표면으로부터 소정두께만큼 선택적으로 제거한다.
여기서 상기 제 2 영역의 제 1 게이트 산화막(12)을 완전히 제거하지 않고 소정 두께로 잔존시키어 이후 공정에서 포토레지스트(13)의 제거시 일어날 수 있는 반도체 기판(11)의 데미지(Damage)방지를 위한 버퍼(Buffer)막으로 사용한다.
도 1c에 도시한 바와 같이, 상기 마스크층으로 이용된 포토레지스트(13)를 애싱(Ashing) 공정으로 제거하고, 제 2 영역의 제 1 게이트 산화막(12)을 완전히 제거하여 반도체 기판(11)의 표면을 노출시킨다.
여기서 제 2 영역의 제 1 게이트 산화막(12)을 제거하여 반도체 기판(11)의 표면을 노출시킬 때 제 1 영역의 제 1 게이트 산화막(12)도 상기 포토레지스트(13)에 의해 오염된 부분이 함께 식각된다.
한편, 제 1 영역의 제 1 게이트 산화막(12)은 이후 재산화 과정에서 추가적으로 산화막이 성장되기 때문에 이 성장되는 산화막의 두께를 고려하여 식각을 실시한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 재산화공정을 실시하여 제 2 영역의 반도체 기판(11)의 표면과 제 1 영역의 제 1 게이트 산화막(12)과 반도체 기판(11)의 사이에 제 2 게이트 산화막(14)을 형성함으로써 제 1 영역과 제 2 영역으로 정의된 반도체 기판(11)상에 게이트 산화막 두께가 다른 종래의 듀얼 게이트 산화막을 형성한다.
그러나 상기와 같은 종래 기술의 듀얼 게이트 산화막의 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 얇은 게이트 산화막의 형성은 문제가 되지 않으나 두꺼운 부분의 게이트 산화막은 세정공정시 식각량의 불균일성 때문에 최종 산화막 두께의 불균일성이 발생한다.
따라서 두꺼운 부분의 게이트 산화막은 식각 데미지(Damage)와 재산화에 의한 산화막 내의 벌크 디펙트(Bulk Defect)가 산화막의 절연 내압 특성의 열화를 초래하므로 신뢰성이 있는 소자의 제작이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 산화막의 절연 내압 특성의 열화를 방지하여 신뢰성이 우수한 소자를 형성하도록 한 듀얼 게이트 산화막의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술의 듀얼 게이트 산화막의 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 듀얼 게이트 산화막의 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 게이트 산화막
23 : 질화 산화막 24 : 포토레지스트
25 : 제 2 게이트 산화막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 듀얼 게이트 산화막의 형성방법은 두께가 다른 게이트 산화막을 동일 기판상에 동시에 형성하는 듀얼 게이트 산화막의 형성방법에 있어서, 제 1 영역과 제 2 영역으로 정의된 반도체 기판에 동일한 두께를 갖는 제 1 게이트 산화막을 형성하는 단계와, 상기 제 1 게이트 산화막과 반도체 기판의 사이에 질화 산화막을 형성하는 단계와, 상기 제 2 영역에 해당하는 제 1 게이트 산화막 및 질화 산화막을 선택적으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계와, 그리고 상기 노출된 반도체 기판의 표면에만 제 1 게이트 산화막과 두께가 다른 제 2 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 듀얼 게이트 산화막의 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 듀얼 게이트 산화막의 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 제 1 영역과 제 2 영역으로 정의된 반도체 기판(21)상에 동일한 두께를 갖는 제 1 게이트 산화막(22)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 게이트 산화막(22)과 반도체 기판(21)의 사이에 질화 산화막(23)을 형성한다.
여기서 상기 질화 산화막(23)은 제 1 게이트 산화막(22)이 형성된 반도체 기판(21)에 질소(N2)분위기에서 산화를 실시하여 반도체 기판(21)과 제 1 게이트 산화막(22)의 사이에 형성한다.
도 2c에 도시한 바와 같이, 상기 제 1 게이트 산화막(22)상에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 포토레지스트(24)가 제 1 영역에만 남도록 패터닝한다.
이어, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 상기 제 2 영역의 제 1 게이트 산화막(22)과 질화 산화막(23)을 선택적으로 제거하여 반도체 기판(21)의 표면을 노출시킨다.
도 2d에 도시한 바와 같이, 상기 포토레지스트(24)를 제거하고, 상기 반도체 기판(21)에 재산화 공정을 실시하여 노출된 반도체 기판(21)의 표면에만 제 2 게이트 산화막(25)을 형성함으로써 제 1 영역과 제 2 영역으로 정의된 반도체 기판(21)상에 게이트 산화막 두께가 다른 본 발명의 듀얼 게이트 산화막을 형성한다.
여기서 제 1 영역의 제 1 게이트 산화막(22)은 하부의 질화 산화막(23)에 의해 산화 종(Oxidant)의 확산이 되지 않는다.
이상에서 설명한 바와 같이 본 발명에 의한 듀얼 게이트 산화막의 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 게이트 산화막과 기판사이에 질화 산화막을 형성하여 후속 산화과정에서 산화 종(Oxidant)의 확산을 방지함으로써 재산화 전세정에 의한 식각 데미지와 재산화에서 발생되는 산화막 벌크 디펙트의 발생을 억제할 수 있다.
둘째, 절연 특성이 취약한 두꺼운 게이트 산화막과 기판의 계면을 부분적으로 질화시켜서 절연 내압 특성을 보강함으로써 종래의 듀얼 게이트 산화막보다 신뢰성이 우수한 듀얼 게이트 산화막을 형성할 수 있다.
Claims (2)
- 두께가 다른 게이트 산화막을 동일 기판상에 동시에 형성하는 듀얼 게이트 산화막의 형성방법에 있어서,제 1 영역과 제 2 영역으로 정의된 반도체 기판에 동일한 두께를 갖는 제 1 게이트 산화막을 형성하는 단계;상기 제 1 게이트 산화막과 반도체 기판의 사이에 질화 산화막을 형성하는 단계;상기 제 2 영역에 해당하는 제 1 게이트 산화막 및 질화 산화막을 선택적으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계;상기 노출된 반도체 기판의 표면에만 제 1 게이트 산화막과 두께가 다른 제 2 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 듀얼 게이트 산화막의 형성방법.
- 제 1 항에 있어서,상기 제 2 영역에만 제 2 게이트 산화막을 형성할 때 제 1 영역의 질화 산화막에 의해 제 1 게이트 산화막의 산화 종(Oxidant) 확산을 방지하는 것을 특징으로 하는 듀얼 게이트 산화막의 형성방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100505893B1 (ko) * | 2003-06-27 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100766270B1 (ko) * | 2001-12-14 | 2007-10-15 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100940440B1 (ko) * | 2002-12-27 | 2010-02-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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1998
- 1998-07-09 KR KR1019980027666A patent/KR100298441B1/ko not_active IP Right Cessation
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| KR100940440B1 (ko) * | 2002-12-27 | 2010-02-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100505893B1 (ko) * | 2003-06-27 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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