KR100618692B1 - 게이트산화막 제조방법 - Google Patents
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Abstract
본 발명은 게이트산화막 형성방법에 관해 개시한 것으로서, 셀지역과 페리지역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 제 1실리콘 산화막을 형성하는 단계와, 제 1실리콘 산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막을 식각하여 상기 페리지역은 노출시키는 제 1실리콘 산화막 패턴을 형성하는 단계와, 감광막 패턴에 의해 노출된 페리지역을 제 1세정 공정을 진행하는 단계와, 감광막 패턴을 제거하는 단계와, 결과물에 제 2세정 공정을 진행하여 상기 제 1실리콘 산화막 패턴을 소정 두께로 식각하는 단계와, 제 2세정 공정이 완료된 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막 및 게이트전극용 도전막을 차례로 형성하는 단계와, 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 본 발명에 따른 게이트산화막 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로는 페리영역 및 셀영역에 각 영역별로 게이트산화막의 두께를 다르게 형성할 수 있는 게이트산화막 제조방법에 관한 것이다.
일반적으로, 로직(logic)과 플래쉬(flash)를 한 웨이퍼 상에 구현하는 복합반도체소자는, 저전력 손실과, 높은 온 칩(onchip)대역폭, 고집적도, 저비용등 많은 장점들을 가진 소자로서, 플래시의 특성과 로직의 트랜지스터 특성을 충분히 살려 단점들을 보완하려는 연구개발이 활발하다.
플래쉬는 페리지역에서 사용되는 고전압 트랜지스터용 게이트 산화막과 일반 회로의 동작에 사용되는 트랜지스터용 게이트 산화막, 셀의 터널 산화막등 여러 가지의 게이트 산화막이 필요하다.
이러한 구조를 형성하기 위해서는 산화막을 형성한 후 필요한 부분의 산화막 만 남기고 나머지는 제거하는 형태로 각 트랜지스터에 맞는 게이트 산화막을 형성하게된다
상기 게이트산화막으로서 실리콘 산화막을 적용할 경우, 종래기술의 제 1실시예에 따른 게이트산화막 형성 방법을 알아본다.
먼저, 소정의 기판에 제 1실리콘 산화막을 형성하고, 셀지역은 덮고 페리지역은 오픈시키도록 제 1실리콘 산화막을 식각한 다음, HF계열의 세정용액을 사용하여 세정처리를 실시하여 페리지역의 기판 표면에 잔존하는 자연산화막을 제거한다. 이어, 상기 세정 공정이 완료된 기판 위에 O2분위기, H2O분위기 또는 O3분위기에서 제 2실리콘 산화막을 형성하고 나서, 상기 제 2실리콘 산화막 위에 다결정 실리콘막/텅스텐막 또는 다결정실리콘막/텅스텐 실리사이드막 구조의 게이트전극용 도전막을 형성한다. 그런 다음, 상기 도전막 및 제 2및 제 1실리콘 산화막을 선택적으로 식각하여 게이트산화막 및 게이트전극을 각각 형성한다. 이때, 셀지역에서의 게이트산화막은 제 1및 제 2실리콘 산화막의 이중 적층 구조를 가지며, 상기 페리지역에서의 게이트산화막은 제 2실리콘 산화막의 단일 구조를 가진다.
종래기술의 제 2실시예에 따른 게이트산화막 형성방법을 알아본다.
먼저, 소정의 기판 위에 제 1실리콘 산화막을 형성하고 나서, HF계열의 세정용액을 사용하여 세정처리를 실시하여 제1실리콘 산화막 표면에 잔존하는 자연산화막을 제거한다. 이어, 감광막 패턴을 이용하여 셀지역을 제외한 페리지역의 제 1실리콘 산화막을 제거한다. 그런 다음, 상기 기판 전면에 제 2실리콘 산화막 및 게이트전극용 도전막을 차례로 형성하고 나서, 상기 도전막 및 제 2및 제 1실리콘 산화 막을 선택적으로 식각하여 게이트산화막 및 게이트전극을 각각 형성한다. 이때, 셀지역에서의 게이트산화막은 제 1실리콘 산화막 및 제 2실리콘 산화막이 적층된 구조를 가지며, 상기 페리지역에서의 게이트산화막은 제 2실리콘 산화막의 단일 구조를 가진다.
그러나, 종래 기술에 따른 제 1및 제 2실시예에서는 제 2실리콘 산화막 형성 시 제 1실리콘 산화막의 상부에 잔존하는 감광막을 이루는 물질 등의 이물질들에 의해서 제 1실리콘 산화막의 절연 특성이 저하되는 문제점이 있었다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 제 2실리콘 산화막을 형성하기 이전에 제 1실리콘 산화막을 소정두께로 식각하여 제 1실리콘 산화막의 상부에 잔존하는 감광막을 이루는 물질 등의 이물질을 제거함으로써, 제 1실리콘 산화막의 절연 특성이 저하됨을 방지할 수 있는 게이트산화막 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 게이트산화막 형성방법은 셀지역과 페리지역이 정의된 반도체기판 상에 제 1실리콘 산화막을 형성하는 단계와, 상기 제 1실리콘 산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막의 노출된 부분을 제거하는 제 1세정 공정을 진행하여 상기 반도체기판의 상기 페리지역을 노출시키는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 결과물에 제 2세정 공정을 진행하여 상기 셀영역에 잔류하는 상기 제 1실리콘 산화막을 소정 두께 식각하면서 상기 제 1 실리콘 산화막 상부에 잔존하는 오염물질을 제거하는 단계와, 상기 제 2세정 공정이 완료된 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막을 습식 산화 및 건식 산화 중 어느 하나의 방법으로 산화한 후 N2O 어닐하여 형성하고 상기 제 2 실리콘 산화막 상에 게이트전극용 도전막을 형성하는 단계와, 상기 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한다.
상기 제 1게이트산화막을 30∼400Å 두께로 형성하며, 상기 제 2게이트산화막을 20∼300Å 두께로 형성한다.
삭제
상기 게이트전극용 도전막을 다결정 실리콘막/텅스텐막, 다결정실리콘막/텅스텐실리사이드막 또는 Ti막/실리사이드막 중 어느 하나로 형성한다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 게이트산화막 형성방법을 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 게이트산화막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 게이트산화막 형성방법은, 도 1a에 도시된 바와 같이, 먼저셀지역과 페리지역이 정의된 반도체기판(1)을 제공한다. 이때, 상기 기판(1)에는 공지의 STI(Shallow Trench Isolation)공정에 의해 소자분리막(미도시)이 형성되어 져 있다.
이어, 상기 기판(1) 위에 제 1실리콘 산화막(2)을 형성한다. 이때, 상기 제 1실리콘 산화막(2)은 소자에서 요구되는 두께보다 두껍게 형성시키며, 바람직하게는 30∼400Å 두께로 형성한다. 왜냐하면, 이 후의 제 2세정 공정을 거치면서 제 1실리콘 산화막의 소정 두께가 식각되기 때문에 제 1실리콘 산화막(2)을 소자에서 요구되는 두께에 식각되는 두께를 합한 두께로 형성시켜야 한다.
이 후, 상기 제 1실리콘 산화막(2)을 포함한 기판 전면에 감광막을 도포하고 노광 및 현상하여 셀지역을 덮고 페리지역을 노출시키는 감광막 패턴(3)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(3)을 마스크로 이용하여 HF계열의 세정액에 의한 제 1세정 공정(4)을 진행하여 상기 제 1실리콘 산화막(2)을 식각하여 셀지역은 덮고 페리지역을 오픈시키는 제 1실리콘산화막 패턴(2a)을 형성한다.
삭제
이 후, 도 1c에 도시된 바와 같이, 감광막 패턴을 제거하고 나서, 상기 구조 전면에 HF계열의 세정액에 의한 제 2세정 공정(5)을 진행하여 제 1실리콘산화막 패턴을 일정 두께로 식각한다. 이때, 상기 제 2세정 공정(5) 결과, 제 1실리콘산화막 패턴 상부의 잔존하는 오염물질이 제거된다.
이어, 도 1d에 도시된 바와 같이, 상기 제 2세정 공정이 완료된 기판 전면에 습식 산화(wet oxidation) 또는 건식 산화(dry oxidation) 공정을 진행시킨 다음, N2O 어닐 공정을 실시하여 제 2실리콘 산화막(6)을 형성하고, 그 위에 게이트전극용 도전막을 형성한다. 이때, 상기 제 2실리콘 산화막(6)은 적어도 제 1실리콘 산화막보다 얇게 형성하며, 바람직하게는 20∼300Å 두께로 형성한다. 또한, 상기 게이트전극용 도전막으로는 다결정 실리콘막(7) 및 텅스텐막 또는 텅스텐 실리사이드막(8) 구조, 또는 Ti막이나 TiN막 및 실리사이드막 구조(도시되지 않음)를 이용할 수도 있다.
이 후, 도 1e에 도시된 바와 같이, 상기 막들을 선택 식각하여 각각의 게이트산화막(a,b) 및 게이트전극(G1,G2)을 형성한다. 이때, 상기 셀지역에서는 게이트산화막(a)으로서 제 1및 제 2실리콘 산화막의 이중 적층 구조를 가지며, 상기 페리지역에서는 게이트산화막(b)으로서 제 2실리콘 산화막의 단일 구조를 가진다.
본 발명에 따르면, 제 2실리콘 산화막을 형성하기 이전에, 제 1게이트산화막을 소정 두께로 식각하여 제 1게이트산화막 상부의 오염물질을 제거함으로써, 제 2게이트산화막 형성시 제 1게이트산화막 상부에 잔존하는 오염물질로 인해 제 1게이트산화막의 절연 특성이 저하되는 것이 방지된다.
이상에서와 같이, 본 발명은 제 2실리콘 산화막을 형성하기 이전에, 제 1실리콘 산화막 상부에 잔존하는 오염물질을 제거함으로써, 상기 오염물질로 인해 제 1게이트산화막의 절연 특성이 저하되는 것을 방지할 수 있다.
또한, 본 발명에서는 습식 산화 또는 건식 산화한 다음, 어닐 공정을 실시하여 제 2실리콘 산화막을 형성함으로써, 얇은 두께의 실리콘 산화막을 얻을 수 있으며, 이로써, 국부적으로 소자특성을 개선할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 셀지역과 페리지역이 정의된 반도체기판 상에 제 1실리콘 산화막을 형성하는 단계와,상기 제 1실리콘 산화막 위에 상기 셀지역은 덮고 상기 페리지역은 노출시키는 감광막 패턴을 형성하는 단계와,상기 감광막 패턴을 마스크로 이용하여 상기 제 1실리콘 산화막의 노출된 부분을 제거하는 제 1세정 공정을 진행하여 상기 반도체기판의 상기 페리지역을 노출시키는 단계와,상기 감광막 패턴을 제거하는 단계와,상기 결과물에 제 2세정 공정을 진행하여 상기 셀영역에 잔류하는 상기 제 1실리콘 산화막을 소정 두께 식각하면서 상기 제 1 실리콘 산화막 상부에 잔존하는 오염물질을 제거하는 단계와,상기 제 2세정 공정이 완료된 기판 전면에 적어도 상기 제 1실리콘 산화막 두께보다 얇은 제 2실리콘 산화막을 습식 산화 및 건식 산화 중 어느 하나의 방법으로 산화한 후 N2O 어닐하여 형성하고 상기 제 2 실리콘 산화막 상에 게이트전극용 도전막을 형성하는 단계와,상기 도전막과 제 2및 제 1실리콘 산화막을 선택 식각하여 상기 페리지역과 셀지역에 각각 게이트산화막 및 게이트전극을 형성하는 단계를 포함한 것을 특징으로 하는 게이트산화막 제조방법.
- 제 1항에 있어서, 상기 제 1게이트산화막을 30∼400Å 두께로 형성하는 것을 특징으로 하는 게이트산화막 제조방법.
- 제 1항에 있어서, 상기 제 2게이트산화막을 20∼300Å 두께로 형성하는 것을 특징으로 하는 게이트산화막 제조방법.
- 제 1항에 있어서, 상기 제 2게이트산화막 형성 공정은 습식 산화 및 건식 산화 중 어느 하나의 방법으로 산화한 후 N2O 어닐 공정을 진행시키는 것을 특징으로 하는 게이트산화막 제조방법.
- 제 1항에 있어서, 상기 게이트전극용 도전막을 다결정 실리콘막/텅스텐막, 다결정실리콘막/텅스텐실리사이드막 또는 Ti막/실리사이드막 중 어느 하나로 형성하는 것을 특징으로 하는 게이트산화막 제조방법.
- 제 1항에 상기 제 1세정공정 및 상기 제 2세정공정을 HF계열의 세정액으로 진행하는 것을 특징으로 하는 게이트산화막 제조방법.
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| KR1020030085793A KR100618692B1 (ko) | 2003-11-28 | 2003-11-28 | 게이트산화막 제조방법 |
Publications (2)
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| KR20050052623A KR20050052623A (ko) | 2005-06-03 |
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| KR1020030085793A KR100618692B1 (ko) | 2003-11-28 | 2003-11-28 | 게이트산화막 제조방법 |
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- 2003-11-28 KR KR1020030085793A patent/KR100618692B1/ko not_active IP Right Cessation
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