KR20060008593A

KR20060008593A - 비휘발성 메모리 소자의 제조방법

Info

Publication number: KR20060008593A
Application number: KR1020040056906A
Authority: KR
Inventors: 송강회
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-07-21
Filing date: 2004-07-21
Publication date: 2006-01-27

Abstract

본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 본 발명은 주변회로에 형성될 트랜지스터와의 단차를 고려하여 셀 영역의 반도체 기판에 홈을 형성한 다음, 후속 공정을 진행한다. 따라서, 본 발명에서는 메모리 셀과 각 트랜지스터 간의 단차를 최소화하여 후속 공정을 단순화시킬 수 있다.

비휘발성 메모리 소자, 셀 영역, 주변회로 영역

Description

비휘발성 메모리 소자의 제조방법{A METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시된 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판 11 : 포토레지스트 패턴

12 : 희생 산화층 13 : 홈

14 : 터널 절연막 15 : 제1 폴리 실리콘막

16 : 저전압용 게이트 절연막 17 : 고전압용 게이트 절연막

18 : 유전체막 19 : 제2 폴리 실리콘막

20 : 메모리 셀 21 : 저전압용 트랜지스터

22 : 고전압용 트랜지스터

본 발명은 비휘발성 메모리 소자(nonvolatile memory device)의 제조방법에 관한 것으로, 특히 셀 영역에 형성된 셀과 주변영역에 형성된 트랜지스터 간의 단 차를 해소하여 후속 공정을 단순화시킬 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것이다.

일반적으로, 비휘발성 메모리 소자, 예컨대 EPROM, EEPROM, FLASH_ERROM 들은 셀이 형성되는 셀 영역과 주변회로(peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(high voltage transistor)가 형성되는 고전압(High Voltage) 영역과, 저전압용 트랜지스터(low voltage transistor)가 형성되는 저전압(Low Voltage) 영역으로 분리된다.

이러한 셀과 각 트랜지스터는 고집적화 차원에서 스택 게이트(stack gate) 구조로 이루어지는데, 셀은 제1 폴리 실리콘막(플로팅 게이트), 유전체막 및 제2 폴리 실리콘막(컨트롤 게이트)으로 이루어지고, 트랜지스터는 제2 폴리 실리콘막으로 이루어지게 된다. 이에 따라, 동일 반도체 기판 상에 셀과 각 트랜지스터를 형성하는 경우 셀과 트랜지스터 간의 단차가 심화되어 후속 공정을 진행하는데 많은 어려움이 있다. 특히 이러한 단차에 의해 셀의 컨트롤 게이트 패턴 공정과 트랜지스터의 게이트 패턴 공정을 두번의 포토리소그래피 공정으로 진행하여야만 한다. 또한, 후속 공정인 컨택홀(contact hole) 형성공정과 금속 식각공정시 과도식각이 유발된다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 셀 영역에 형성된 셀과 주변영역에 형성된 트랜지스터 간의 단차를 해소하여 후속 공정을 단순화시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적 이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 셀 영역과 주변회로 영역이 정의된 반도체 기판이 제공되는 단계와, 상기 셀 영역의 반도체 기판을 산화시켜 희생 산화층을 형성하는 단계와, 상기 희생 산화층을 제거하여 홈을 형성하는 단계와, 상기 홈이 형성된 전체 구조 상부에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 제1 폴리 실리콘막을 형성하는 단계와, 상기 제1 폴리 실리콘막과 상기 터널 절연막을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 주변회로 영역에 게이트 절연막을 형성하는 단계와, 상기 셀 영역에 유전체막을 증착하는 단계와, 상기 유전체막이 형성된 전체 구조 상부에 제2 폴리 실리콘막을 형성하는 단계와, 상기 제2 폴리 실리콘막을 패터닝하여 상기 셀 영역에는 셀을 형성하고, 상기 주변회로 영역에는 트랜지스터를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법이 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자 의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 1 내지 도 7에서는 주변영역은 'Peri'로 표시하고, 셀 영역은 'Cell'으로 표시하였다. 그리고, 이하에서 개시되는 '상' 또는 '상부'는 해당 층의 상 또는 상부이거나, 소정의 층이 개재된 상 또는 상부일 수 있다.

도 1을 참조하면, 주변회로 영역(Peri)과 셀 영역(Cell)으로 정의되는 반도체 기판(10)이 제공된다. 그리고, 반도체 기판(10)은 세정공정에 의해 세정되는데, 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH₄OH/H₂O₂/H ₂O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.

그런 다음, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정이 실시된다. 상기 이온주입공정들을 실시하기 전에 반도체 기판(10) 상에는 희생 산화막(sacrificial oxide; 미도시)이 증착되고, 그리고, 이 희생 산화막을 스크린 산화막(screen oxide)으로 이용하여 이온주입공정을 실시한다. 이로써, 반도체 기판(10)에는 웰 영역(미도시)이 형성된다. 여기서, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.

그런 다음, 반도체 기판(10) 상에 포토레지스트막(미도시)을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(11)을 형성한다. 이때, 포토레지스트 패턴(11)은 주변회로 영역(Peri)은 닫히고, 셀 영역(Cell)은 개방된 패턴 형태를 갖는다.

그런 다음, 포토레지스트 패턴(11)을 마스크로 이용한 습식산화공정을 실시하여 노출되는 반도체 기판(10), 즉 셀 영역(Cell)에 희생 산화층(12)을 형성한다. 여기서, 습식산화공정은 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있으며, 주변회로 영역(Peri)에 형성될 각 트랜지스터(도 7의 '21' 및 '22'참조)와 셀 영역(Cell)에 형성될 셀(도 7의 '20'참조)을 고려하여 비교적 두껍게 형성하는 것이 바람직하다.

도 2를 참조하면, DHF 또는 BOE를 이용한 세정공정을 실시하여 희생 산화층(12)을 제거하여 홈(13)을 형성한다. 이러한 홈(13)은 움푹파인 형태로 셀 영역(Cell)에 형성된다.

그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(11)을 제거한다.

도 3을 참조하면, 홈(13)이 형성된 전체 구조 상부면의 단차를 따라 터널 절연막(14)을 형성한다. 이때, 터널 절연막(14)은 750℃ 내지 800℃의 온도범위 내에서 습식산화공정을 실시한 후 900℃ 내지 910℃ 온도범위에서 N₂를 이용한 어닐공정을 실시하여 형성할 수 있다. 여기서, 어닐링 공정은 터널 절연막(14)과 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위한 일환으로 실시되며, 대략 20분 내지 30분 동안 실시할 수도 있다.

그런 다음, 터널 절연막(14) 상에 플로팅 게이트용 폴리 실리콘막(15)(이하, '제1 폴리 실리콘막'이라 함)을 증착한다. 이때, 제1 폴리 실리콘막(15)은 그레인 (grain) 크기(size)가 최소화되어 전계 집중을 방지할 수 있도록 530℃ 내지 680℃의 온도범위에서 0.1torr 내지 3torr의 낮은 압력으로 300Å 내지 500Å의 두께로 증착하는 것이 바람직하다. 한편, 제1 폴리 실리콘막(15)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 증착하거나, 도핑 농도가 낮은 저농도 도프트(doped) 비정질 실리콘막으로 증착할 수 있다. 여기서, 언도프트 비정질 실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH₄ 가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착할 수 있다. 도프트 비정질 실리콘막은 LPCVD 방식으로 Si₂H₆와 PH₃ 가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착할 수 있다.

도 4를 참조하면, 제1 폴리 실리콘막(15) 상에 포토레지스트막을 도포한 후, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 여기서, 포토레지스트 패턴은 주변회로 영역(Peri)을 모두 오픈(open)시키고, 셀 영역(Cell)에서 셀이 형성될 영역만 클로즈(close)시키는 패턴 형태를 갖는다.

그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 제1 폴리 실리콘막(15)과 터널 절연막(14)을 패터닝한다. 이로써, 주변회로 영역(Peri)에는 제1 폴리 실리콘막(15)과 터널 절연막(14)이 모두 제거되고, 셀 영역(Cell)의 일부, 즉 셀이 형성될 영역에는 다수의 플로팅 게이트 패턴이 정의된 다.

그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다. 이때, 스트립 공정과 함께 세정공정을 추가로 실시하여 반도체 기판(10) 상에 잔존하는 산화막을 제거할 수도 있다. 여기서, 세정공정은 2단계로 이루어질 수 있는데, 먼저 DHF를 이용하여 실시하는 제1 단계, 그리고 SC-1(NH₄OH/H₂O₂/H₂O)를 이용하여 실시하는 제2 단계로 이루어질 수 있다.

도 5를 참조하면, 플로팅 게이트가 정의된 전체 구조 상부에 산화공정을 실시한 후 포토리소그래피 공정을 실시하여 주변회로 영역(Peri)에 각각 저전압용 게이트 절연막(16)과 고전압용 게이트 절연막(17)을 형성한다. 여기서, 저전압용 게이트 절연막(16)은 고전압용 게이트 절연막(17)보다 얇게 형성된다. 예컨대, 반도체 기판(10) 상부에 대하여 산화공정을 실시하여 저전압용 게이트 절연막(16)을 형성한 후 고전압 영역에만 산화공정을 선택적으로 실시하여 저전압용 게이트 절연막(16)보다 두께가 두꺼운 고전압용 게이트 절연막(17)을 형성한다. 여기서, 산화공정은 습식산화공정으로 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있으며, 물론, 습식산화공정 후 900℃ 내지 1000℃ 온도범위에서 N₂를 이용한 어닐공정을 추가로 실시할 수 있다.

도 6을 참조하면, 셀 영역(Cell) 영역에 유전체막(18)을 형성한다. 여기서, 유전체막(18)은 산화막/질화막/산화막(Oxide/Nitride/Oxide, ONO)으로 형성될 수 있다. 예컨대, 유전체막(18)의 최하층인 산화막은 DCS-HTO으로 800℃ 내지 850℃의 온도범위에서 40Å 내지 60Å의 두께로 형성될 수 있다. 그리고, 중간층인 질화막은 질화막으로 600℃ 내지 700℃의 온도범위에서 40Å 내지 80Å의 두께로 형성될 수 있다. 마지막으로, 최상층인 산화막은 DCS-HTO으로 800℃ 내지 850℃의 온도범위에서 40Å 내지 60Å의 두께로 형성될 수 있다.

그런 다음, 유전체막(18)이 형성된 전체 구조 상부에 컨트롤 게이트용 폴리 실리콘막(19)(이하, '제2 폴리 실리콘막'이라 함)을 형성한다. 여기서, 제2 폴리 실리콘막(19)은 제1 폴리 실리콘막(14)과 동일한 방법으로 형성할 수 있으며, 그리고, 플래시 메모리 소자의 특성에 따라 그 두께 및 공정 조건 등은 적절히 조정될 수 있다.

도 7을 참조하면, 포토리소그래피 공정을 통해 컨트롤 게이트용 식각 마스크를 형성한 후 이 식각 마스크를 이용한 식각공정을 실시하여 제2 폴리 실리콘막(19)을 패터닝한다. 이때, 셀 영역(Cell)과 주변회로 영역(Peri) 간의 단차가 없기 때문에 한번의 포토리소그래피 공정으로 제2 폴리 실리콘막(19)을 패터닝하는 것이 가능하다. 여기서, 제2 폴리 실리콘막(19) 패터닝시 유전체막(18) 및/또는 제1 폴리 실리콘막(15)이 패터닝될 수 있다. 이로써, 셀 영역(Cell)에는 메모리 셀(20)이 형성되고, 주변회로 영역(Peri)에는 각각 저전압용 트랜지스터(21) 및 고전압용 트랜지스터(22)가 형성된다.

이후의 공정은 일반적인 공정과 동일함에 따라 여기서는 설명의 편의를 위해 생략하기로 한다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 주변회로에 형성될 트랜지스터와의 단차를 고려하여 셀 영역의 반도체 기판에 홈을 형성한 다음, 후속 공정을 진행함으로써 메모리 셀과 각 트랜지스터 간의 단차를 최소화하여 후속 공정을 단순화시킬 수 있다.

Claims

(a) 셀 영역과 주변회로 영역이 정의된 반도체 기판이 제공되는 단계;

(b) 상기 셀 영역의 반도체 기판을 산화시켜 희생 산화층을 형성하는 단계;

(c) 상기 희생 산화층을 제거하여 홈을 형성하는 단계;

(d) 상기 홈이 형성된 전체 구조 상부에 터널 절연막을 형성하는 단계;

(e) 상기 터널 절연막 상에 제1 폴리 실리콘막을 형성하는 단계;

(f) 상기 제1 폴리 실리콘막과 상기 터널 절연막을 패터닝하여 플로팅 게이트를 형성하는 단계;

(g) 상기 주변회로 영역에 게이트 절연막을 형성하는 단계;

(h) 상기 셀 영역에 유전체막을 증착하는 단계;

(i) 상기 유전체막이 형성된 전체 구조 상부에 제2 폴리 실리콘막을 형성하는 단계; 및

(j) 상기 제2 폴리 실리콘막을 패터닝하여 상기 셀 영역에는 셀을 형성하고, 상기 주변회로 영역에는 트랜지스터를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.