KR20040001987A - 플래시 메모리 소자의 제조방법 - Google Patents
플래시 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20040001987A KR20040001987A KR1020020037324A KR20020037324A KR20040001987A KR 20040001987 A KR20040001987 A KR 20040001987A KR 1020020037324 A KR1020020037324 A KR 1020020037324A KR 20020037324 A KR20020037324 A KR 20020037324A KR 20040001987 A KR20040001987 A KR 20040001987A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- region
- flash memory
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 98
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000002093 peripheral effect Effects 0.000 claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 238000004140 cleaning Methods 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000007789 gas Substances 0.000 claims description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000005137 deposition process Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000009279 wet oxidation reaction Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 6
- 239000012495 reaction gas Substances 0.000 claims description 5
- 238000011068 loading method Methods 0.000 claims description 2
- 239000002245 particle Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 abstract description 17
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 229960004583 pranlukast Drugs 0.000 abstract description 3
- 239000000243 solution Substances 0.000 description 14
- NDACOWBVQLGBIP-UITAMQMPSA-N 2-[(5z)-5-[(4-hydroxyphenyl)methylidene]-4-oxo-2-sulfanylidene-1,3-thiazolidin-3-yl]acetic acid Chemical compound O=C1N(CC(=O)O)C(=S)S\C1=C/C1=CC=C(O)C=C1 NDACOWBVQLGBIP-UITAMQMPSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000002203 pretreatment Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, ONON 구조의 유전체막을 사용하여 항복전압(BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 각 게이트 산화막을 효과적으로 형성하기 위하여 전처리 세정공정을 통해 ONON 구조의 유전체막의 최상층 질화막을 리세스(Recess)시킴으로써, ONON 구조의 유전체막의 항복전압(BV)의 균일성을 개선시키는 동시에 웨이퍼의 균일성을 개선시킬 수 있는 플래시 메모리 소자의 제조방법을 개시한다.
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 유전체막의 항복전압(Breakdown voltage; BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 각 게이트 산화막을 효과적으로 형성할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(Flash memory device)는 셀 영역과 주변회로(Peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(High voltage transistor)가 형성되는 'HV(High Voltage)' 영역과, 저전압용 트랜지스터(Low voltage transistor)가 형성되는 'LV(Low Voltage)' 영역으로 분리된다. 이러한 셀 영역과 주변회로 영역에, 각각 형성되는 게이트 산화막(Gate oxide)은 각 영역의 특성에 따라 두께가 서로 다르게 형성된다. 예컨대, 셀 영역의 게이트 산화막으로는 터널 산화막(Tunnel oxide)이 형성되고, 주변회로 영역의 'HV' 영역에서는 고전압용 게이트 산화막이 형성되며, 'LV' 영역에서는 저전압용 게이트 산화막이 형성된다.
종래에는, 셀 영역과 주변회로 영역의 특성에 맞는 게이트 산화막을 형성하기 위한 공정으로, 양 영역에 터널 산화막, 플로팅 게이트용 폴리실리콘막 및 ONO(SiO2/Si3N4/SiO2) 구조의 유전체막을 순차적으로 형성한 후, 주변회로 영역에 형성된 ONO 구조의 유전체막, 플로팅 게이트용 폴리실리콘막 및 터널 산화막을 제거하기 위하여, 셀 닫힘 마스크(Cell close mask)(즉, 주변회로 영역은 오픈(Open)시키고, 셀 영역은 오픈시키지 않은(Close) 상태의 마스크)를 이용한 식각공정을 통해 주변회로 영역에 형성된 ONO 구조의 유전체막, 플로팅 게이트용 폴리실리콘막 및 터널 산화막을 제거하는 공정을 적용하고 있다.
그러나, 상기 과정중에서, ONO 구조의 유전체막 상에 형성된 포토레지스트 패턴(Photo registe pattern)을 제거하기 위한 스트립(Strip) 공정시 제공되는 플라즈마에 의해 ONO 구조의 유전체막의 최상층 산화막(ONO-3)이 손상(Damage)을 입거나, 최상층 산화막(ONO-3)이 노출된 상태에서 주변회로 영역의 게이트 산화막의 형성공정전에 실시되는 전처리 세정공정, 예컨대 순도가 높은 게이트 산화막을 형성하기 위하여 자연 산화막을 제거하기 위한 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)를 이용한 딥 아웃(Dip out)을 적용한 세정공정에 의해 최상층 산화막(ONO-3)이 손상 및 유실(Loss)되어 메모리 셀 구성에 많은 어려움이 발생하고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, ONON 구조의 유전체막을 사용하여 항복전압(BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 게이트 산화막을 효과적으로 형성하는데 그 목적이 있다.
또한, 본 발명은 웨이퍼의 균일성을 개선시켜 ONON 구조의 유전체막의 항복전압(BV)의 균일성을 개선시키는데 다른 목적이 있다.
또한, 본 발명은 셀 영역 및 주변회로 영역에서 보다 순도가 높은 게이트 산화막을 구현하는데 또 다른 목적이 있다.
또한, 본 발명은 플래시 메모리 소자의 제조방법에 있어서, 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성하는데 또 다른 목적이 있다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 트렌치 절연막
106 : 터널 산화막 108 : 플로팅 게이트용 폴리실리콘막
110 : 플로팅 게이트 112 : 유전체막
112a : 제1 산화막 112b : 제1 질화막
112c : 제2 산화막 112d : 제2 질화막
114 : 고전압용 게이트 산화막
116 : 저전압용 게이트 산화막
118 : 컨트롤 게이트용 폴리실리콘막
200 : 셀 닫힘 마스크
400 : 저전압 영역 오픈 마스크
본 발명은 셀 영역과 주변회로 영역으로 정의되고, 상기 주변회로 영역은 고전압용 트랜지스터가 형성되는 고전압 영역 및 저전압용 트랜지스터가 형성되는 저전압 영역을 포함하며, 상기 셀 영역에는 터널 산화막 및 플로팅 게이트가 형성되고, 상기 주변회로 영역에는 상기 터널 산화막 및 상기 플로팅 게이트용 폴리실리콘막이 형성된, 반도체 기판을 제공하는 단계와, 전체 구조 상부에 최상층이 질화막으로 이루어지는 다층 구조의 유전체막을 형성한 후 셀 영역 닫힘 마스크를 이용한 식각공정을 실시하여 상기 주변회로 영역에 형성된 상기 유전체막, 상기 플로팅 게이트용 폴리실리콘막 및 상기 터널 산화막을 순차적으로 제거하는 단계와, 상기 셀 영역에 형성된 상기 최상층 질화막의 일부를 리세스하고, 상기 주변회로 영역의 반도체 기판의 상부 표면에 형성된 자연 산화막을 제거하기 위하여 전처리 세정공정을 실시하는 단계와, 상기 주변회로 영역에 게이트 산화막을 증착한 후 상기 저전압 영역 오픈 마스크를 이용한 식각공정을 통해 상기 저전압 영역에 형성된 상기 게이트 산화막을 제거하여 상기 고전압 영역에 고전압용 게이트 산화막을 형성하는 단계와, 상기 주변회로 영역에 게이트 산화막을 증착하여 상기 저전압 영역에 저전압용 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막을 전면 증착하고, 상기 컨트롤 게이트용 폴리실리콘막을 패터닝하여, 상기 셀 영역에는 컨트롤 게이트를 형성하고, 상기 고전압 영역에는 상기 고전압용 트랜지스터의 게이트전극을 형성하며, 상기 저전압 영역에는 상기 저전압용 트랜지스터의 게이트전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(102)은 셀 영역(MC)과 주변회로 영역으로 분리되며, 주변회로 영역은 고전압이 인가되고 고전압용 트랜지스터가 형성되는 고전압 영역(HV)과, 저전압이 인가되고 저전압용 트랜지스터가 형성되는 저전압 영역(LV)으로 정의된다.
반도체 기판(102)에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.
이어서, 반도체 기판(102) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 증착하거나, 패드 질화막만을 증착한 후 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)에 STI(Shallow Trench Isolation) 구조를 가지는 트렌치(미도시)를 형성한다.
이어서, 트렌치 내부면에 대하여, 전처리 세정공정, 월(Wall) 희생(SACrificial) 산화공정 및 월 산화공정중 적어도 어느 하나의 공정을 실시하여 트렌치 내부면에 형성되는 자연 산화막을 제거하고, 트렌치 내부면의 손상을 보상하며, 트렌치 내부면의 모서리 부위를 라운딩(Rounding) 처리한다. 또한, 트렌치 내부면에 DCS(SiH2Cl2)를 기본으로 하는 HTO(High Temperature Oxide)(미도시)를 비교적 얇게 증착한 후 치밀화공정을 실시하여 라이너(Liner) 산화막을 형성할 수도있다.
이어서, 트렌치 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정을 이용하여 트렌치 절연막용 HDP(High Density Plasam) 산화막을 증착한 후, 연마공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정과 전처리 세정공정을 실시하되, 높이를 최대한 유지시킬 수 있도록 고려하여 트렌치 절연막(104)을 형성한다. 이 과정에서, 패드 질화막은 전처리 세정공정을 통해 제거된다.
이어서, 전처리 세정공정을 실시하여 패드 산화막을 제거한 후, 패드 산화막이 제거된 부위에 습식 또는 건식산화방식을 이용하여 스크린 산화막(VT screen oxide)(미도시)을 증착하고, 웰 이온 주입(Well ion implant)공정 및 문턱전압 이온 주입(VT ion implant)공정을 실시하여 반도체 기판(102)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다.
이어서, 전체 구조 상부(즉, 셀 영역과 주변회로 영역을 포함) 대하여, DHF(Diluted HF; 예를 들면, 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용한 전처리 세정공정을 실시하여 스크린 산화막을 제거한다.
이어서, 전체 구조 상부에 터널 산화막(106)을 증착한다. 터널 산화막(106)은 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102)의 계면과의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐(Anneal)공정을 20 내지 30분동안 실시하여 80 내지 100Å의 두께로 형성한다.
이어서, 전체 구조 상부에 도프트 폴리실리콘(Doped poly-Silicon)으로 이루어진 플로팅 게이트용 폴리실리콘막(108)을 형성한다. 플로팅 게이트용 폴리실리콘막(108)은 그레인 사이즈(Grain size)가 최소화되도록 하기 위하여, 반응가스로는 SiH4또는 Si2H6와 PH3가스를 이용하고, 공정조건으로는 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력을 이용한 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하며, 커플링비(Coupling ratio)를 최대화할 수 있도록 하기 위하여 700 내지 2000Å의 두께로 형성한다.
이어서, 플로팅 게이트 패턴용 마스크(미도시)를 이용한 식각공정을 통해 셀 영역(MC)의 플로팅 게이트용 폴리실리콘막(108)을 패터닝하여 트렌치 절연막에 의해 전기적으로 분리된 플로팅 게이트(110)를 형성한 후, 전체 구조 상부에 대하여 DHF 또는 BOE를 이용한 전처리 세정공정을 실시하여 플로팅 게이트(110)의 표면에 형성된 자연 산화막을 제거한다.
이어서, 전체 구조 상부에 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조의 유전체막(112)을 형성한다. 유전체막(112)의 ONON, 각 층들의 제조방법에 대하여 설명하기전에 유전체막(112)을 ONON 구조로 변경하여 형성하는 이유에 대하여 간략하게 설명하면 다음과 같다.
이와 같이, 유전체막을 종래의 ONO 구조에서 ONON 구조로 변경하여 형성하는이유는, 유전체막의 특성을 강화시키기 위함인데, 이런한 변경을 통해 종래의 ONO 구조의 유전체막에서의 최상층 산화막(ONO-3)의 손상이나 유실을 방지하는 것이 가능하기 때문이다. 즉, 충분한 커플링비(Coupling ratio)가 확보되는 경우 최상층 산화막(ONO-3) 상에 질화막(ONON-4)을 추가로 증착하여 플로팅 게이트(Floating gate)와 컨트롤 게이트(Control gate) 사이의 유전체막을 강화시키는 것이 가능하기 때문이다.
그러나, 이러한 경우에도, 주변회로 영역의 게이트 산화막 증착전에 실시되는 전처리 세정공정에 의해 질화막(ONON-4)의 손실이 발생하게 된다. 이에 따라, 질화막(ONON-4)의 손실을 최소화하기 위하여 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)만을 이용한 전처리 세정공정을 실시하고 있으나, SC-1만을 이용한 세정공정으로는 반도체 기판과 유전체막 상에 형성된 자연산화막을 완전히 제거할 수가 없다.
상기에서, 제거되지 않고 잔재하는 자연산화막은 주변회로 영역의 고전압용 게이트 산화막 및 저전압용 게이트 산화막을 형성하기 위한 형성공정시, 불균일하게 성장하게 된다. 이에 따라, 고전압용 게이트 산화막 및 저전압용 게이트 산화막은 불균일하게 성장하는 자연산화막에 의해 비정상적으로 형성되어 문턱전압(Treshold voltage; Vt)의 이동(Shift), 고전압용 게이트 산화막의 항복전압(Breakdown voltage; BV)의 변화 및 특성저하로 트랜지스터 특성이 열악해지는 원인이 된다.
이하에서는, 상기의 내용을 고려하여 ONON 구조의 유전체막(112)의 제조방법을 상세히 설명하기로 한다.
유전체막(112)의 ONON 구조에서, 산화막(112a)(이하, '제1 산화막'이라 함)과 산화막(112c)(이하, '제2 산화막'이라 함)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스(Source) 가스로 이용한 HTO(Hot Temperature Oxide) 증착공정을 통해 각각 35 내지 60Å의 두께로 형성한다. 이때, DCS(SiH2Cl2)를 베이스로 하는 HTO의 증착공정은 웨이퍼(즉, 플로팅 게이트 형성단계까지 완료한 상태)를 600 내지 700℃의 온도분위기의 챔버 내로 로딩(Loding)한 후, 0.1 내지 3Torr 이하의 낮은 압력과 810 내지 850℃의 온도범위에서 LP-CVD 방식으로 실시한다.
유전체막(112)의 ONON 구조에서 질화막(112b)(이하, '제1 질화막'이라 함)은 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 50 내지 65Å의 두께로 형성한다.
한편, 유전체막(112)의 ONON 구조에서 제1 산화막(112a), 제1 질화막(112b) 및 제2 산화막(112c)을 형성한 후, 각 층들(112a 내지 112c)의 특성(Quality)을 향상시키고, 각 층들(112a 내지 112c) 간의 인터페이스(Interface)를 강화시키기 위하여 습식산화방식으로 750 내지 800℃의 온도범위에서 스팀어닐(Steam anneal)공정을 실시한다. 이때, 스팀어닐공정은 베어 실리콘 웨이퍼(Bare Si w/f) 즉, 모니터링 웨이퍼(Monitoring w/f) 기준으로 최상부가 150 내지 300Å의 두께로 산화되는 조건으로 실시한다.
유전체막(112)의 ONON 구조에서 제2 산화막(112c) 상에 형성된 질화막(12d)(이하, '제2 질화막'이라 함)은, 셀 영역(MC)의 하부층들을 보호하기 위하여, 반응가스로는 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 공정조건으로는 0.1 내지 3Torr이하의 낮은 압력과 650 내지 800℃의 온도범위를 이용한 LP-CVD 방식을 통해 35 내지 65Å의 두께로 형성한다.
상기 유전체막(112) 형성과정에서, 제1 산화막(12a), 제1 질화막(12b) 및 제2 산화막(12c)의 순차적인 증착공정과, 상기 스팀어닐공정과, 제2 질화막(112d) 증착공정은 소자 특성에 부합되는 두께로 증착을 하며, 각 공정간 지연시간이 수시간 이내의 시간 지연없이(No time delay) 공정을 진행하여 자연 산화막 도는 불순물의 오염을 방지한다.
도 2를 참조하면, 셀 영역(MC)을 제외한(예컨대, 일부가 포함될 수도 있다) 주변회로 영역(HV 및 LV)에 형성된 유전체막(112), 플로팅 게이트용 폴리실리콘막(108) 및 터널 산화막(106)을 제거하기 위하여, 주변회로 영역(HV 및 LV)만 오픈되도록 셀 영역(MC) 상에 셀 영역 닫힘 마스크(MC close mask)(200)를 형성한다. 셀 영역 닫힘 마스크(200)는 노광 마스크를 이용한 노광공정과, 포토리소그래피(Photolithography) 공정을 통한 식각공정을 통해 형성되는 포토레지스트 패턴(Photoresiste pattern)으로 이용할 수 있다.
도 3을 참조하면, 셀 영역 닫힘 마스크(200)를 이용한 식각공정을 실시하여 주변회로 영역(HV 및 LV)에 형성된 유전체막(112), 플로팅 게이트용 폴리실리콘막(108) 및 터널 산화막(106)을 순차적으로 제거한 후, 스트립(Strip) 공정을 실시하여 셀 영역 닫힘 마스크(200)를 제거한다.
이어서, 전체 구조 상부에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정으로는, DHF(Diluted HF; 예를 들면, 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용한 세정공정과, DHF(Diluted HF; 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)을 이용하고 딥 타임(Dip time)은 15 내지 50초 동안 실시하는 세정공정중 적어도 어느 하나의 세정공정을 이용한다. 이러한 전처리 세정공정을 통해 주변회로 영역(HV 및 LV)의 자연 산화막과 폴리머 등의 제거와, 셀 영역(MC)의 유전체막(112)중 제2 질화막(12d)의 일부를 원하는 두께만큼 리세스(Recess)해내어 셀 영역(MC)의 유전체막(112)의 두께를 균일하게 개선한다. 이에 따라, 유전체막(112)의 항복전압(BV)의 균일성을 확보하면서 고전압용 게이트 산화막(114)(도 4참조)을 균일하고 순도 높게 형성할 수 있다.
도 4를 참조하면, 주변회로 영역(HV 및 LV)의 반도체 기판(102) 상에 고전압용 게이트 산화막(114)을 증착한다(예컨대, 주변회로 영역과 인접한 셀 영역의 플로팅 게이트(110)의 측벽에도 형성될 수 있다). 고전압용 게이트 산화막(114)은 750 내지 850℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102) 계면과의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐공정을 20 내지 30분동안 실시하여 형성한다. 이때, 고전압용 게이트 산화막(114)은 소자 특성차원에서 요구되는 두께보다 작게 형성하고, 이후 저전압용 게이트 산화막(116)(도 7참조) 증착공정시 추가 산화로 원하는 타겟(Target)으로 형성한다.
도 5를 참조하면, 주변회로 영역(HV 및 LV)중 저전압 영역(LV)에 형성된 고전압용 게이트 산화막(114)을 제거하기 위하여 저전압 영역(LV)만 오픈되도록 셀 영역(MC) 및 고전압 영역(HV) 상에 저전압 영역 오픈 마스크(LV open mask)(400)를 형성한다. 저전압 영역 오픈 마스크(400)는 노광 마스크를 이용한 노광공정과, 포토리소그래피 공정을 통한 식각공정을 통해 형성된 포토레지스트 패턴으로 형성할 수 있다.
도 6을 참조하면, 저전압 영역 오픈 마스크(400)를 이용한 습식 식각공정을 실시하여 저전압 영역(LV)에 형성된 고전압용 게이트 산화막(114)을 제거한 후, 스트립 공정을 실시하여 저전압 영역 오픈 마스크(400)를 제거한다.
이어서, 고전압 영역(HV)에 형성된 고전압용 게이트 산화막(114)에 손상을 입히지 않도록 하기 위하여 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용한 전처리 세정공정을 실시하여 저전압 영역(LV)에 잔재하는 파티클을 제거한다.
도 7를 참조하면, 저전압 영역(LV)에 저전압용 게이트 산화막(116)을 증착한다. 저전압용 게이트 산화막(116)은 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 반도체 기판(102) 계면과의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐공정을 20 내지 30분동안 실시하여 형성한다. 이 과정에서, 도 6에서 도시된 고전압용 게이트 산화막(114)은 저전압용 게이트 산화막(116)의 증착 두께만큼 그 두께가 증가하며, 이에 따라 여기서는 도 6에 도시된 고전압용 게이트 산화막(114)과 구별하기 위하여 고전압용 게이트 산화막을 '114a'로 표시한다.
이어서, 셀 영역(MC)에서는 컨트롤 게이트(미도시)로, 고전압 영역(HV)에서는 고전압용 트랜지스터의 게이트전극으로, 저전압 영역(LV)에서는 저전압용 트랜지스터의 게이트전극으로 이용되는 컨트롤 게이트용 폴리실리콘막(118)을 전체 구조 상부에 증착한다. 또한, 컨트롤 게이트용 폴리실리콘막(118)은 후속 텅스텐 실리사이드층(미도시) 증착공정시, 플루오린(Fluorine; F)이 유전체막(112)의 제2 산화막(112c)으로 침투(또는, 확산)하여 제2 산화막(112c)과의 치환고용에 의한 제2 산화막(112c)의 두께 증가를 방지하기 위하여 플루오린의 확산을 억제하고, W와 P의 결합으로 이루어지는 WPx층의 생성을 방지하여 텅스텐 실리사이드층이 부풀어 오르는 현상(Blowing-up)을 방지하는 역할을 한다.
이러한, 컨트롤 게이트용 폴리실리콘막(118)은 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 이층 구조로 형성하되, 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 두께비는 1:2 내지 6:1의 비율로 하며, 셀 영역(MC)의 플로팅 게이트(110)의 스페이싱이 충분히 매립되도록 500 내지 1000Å의 두께로 형성한다. 이로써, 텅스텐 실리사이드층 증착공정시에 심(Seam) 형성이 억제되어 워드라인 저항(Rs)을 감소시킬 수 있다.
한편, 컨트롤 게이트용 폴리실리콘막(118)의 공정조건은 510 내지 550℃의 온도범위에서 0.1 내지 3Torr의 이하의 낮은 압력조건으로 증착하되, 도프트 비정질 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 증착한 후, PH3가스를 차단한 상태에서 연속적으로 언도프트 비정질 실리콘막을 증착하여 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 유전체막의 구조에 있어서, 유전체막이 ONON 구조에 한정되는 것이 아니며, 최상층이 질화막으로 형성되거나, 최상층의 질화막과 그 하부에 산화막의 구조를 가지는 모든 다층 구조에 대하여 적용가능하다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 ONON 구조의 유전체막을 사용하여 항복전압(BV)을 향상시키면서, 셀 영역 및 주변회로 영역의 게이트 산화막을 효과적으로 형성할 수 있다.
또한, 본 발명에서는 고전압 영역(HV)의 고전압용 게이트 산화막 형성전에 전처리 세정공정으로 DHF용액을 이용한 세정공정을 통해 ONON 구조의 유전체막중 제2 질화막의 일부를 리세스시켜 반도체 기판 표면 상에 존재하는 자연 산화막이나, 폴리머 등의 불순물 층을 제거함으로써 보다 순도가 높은 게이트 산화막을 구현할 수 있다.
또한, 본 발명에서는 상기에서 순도가 높은 게이트 산화막을 형성함으로써, 문턱전압(Vt)의 안정화, 항복전압(BV)의 안정화, 신뢰성 증진 등으로 인하여 소자 특성 개선에 효과적이다.
또한, 본 발명에서는 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성할 수 있다.
Claims (18)
- (a) 셀 영역과 주변회로 영역으로 정의되고, 상기 주변회로 영역은 고전압용 트랜지스터가 형성되는 고전압 영역 및 저전압용 트랜지스터가 형성되는 저전압 영역을 포함하며, 상기 셀 영역에는 터널 산화막 및 플로팅 게이트가 형성되고, 상기 주변회로 영역에는 상기 터널 산화막 및 상기 플로팅 게이트용 폴리실리콘막이 형성된, 반도체 기판을 제공하는 단계;(b) 전체 구조 상부에 최상층이 질화막으로 이루어지는 다층 구조의 유전체막을 형성한 후 셀 영역 닫힘 마스크를 이용한 식각공정을 실시하여 상기 주변회로 영역에 형성된 상기 유전체막, 상기 플로팅 게이트용 폴리실리콘막 및 상기 터널 산화막을 순차적으로 제거하는 단계;(c) 상기 셀 영역에 형성된 상기 최상층 질화막의 일부를 리세스하고, 상기 주변회로 영역의 반도체 기판의 상부 표면에 형성된 자연 산화막을 제거하기 위하여 전처리 세정공정을 실시하는 단계;(d) 상기 주변회로 영역에 게이트 산화막을 증착한 후 상기 저전압 영역 오픈 마스크를 이용한 식각공정을 통해 상기 저전압 영역에 형성된 상기 게이트 산화막을 제거하여 상기 고전압 영역에 고전압용 게이트 산화막을 형성하는 단계;(e) 상기 주변회로 영역에 게이트 산화막을 증착하여 상기 저전압 영역에 저전압용 게이트 산화막을 형성하는 단계; 및(g) 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막을 전면 증착하고, 상기컨트롤 게이트용 폴리실리콘막을 패터닝하여, 상기 셀 영역에는 컨트롤 게이트를 형성하고, 상기 고전압 영역에는 상기 고전압용 트랜지스터의 게이트전극을 형성하며, 상기 저전압 영역에는 상기 저전압용 트랜지스터의 게이트전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 (a)단계에서 상기 셀 영역의 반도체 기판에는, 소자간의 전기적인 분리를 위하여 트렌치가 형성되는 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 터널 산화막은, 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐 공정을 20 내지 30분동안 실시하여 80 내지 100Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 (b)단계전에, 상기 플로팅 게이트의 상부 표면에 형성된 자연산화막을 제거하기 위하여, DHF 또는 BOE를 이용한 전처리 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 유전체막은, 상기 최상층 질화막의 하부에 적어도하나의 산화막과, 적어도 하나의 질화막을 더 포함하되, 상기 산화막과 상기 질화막은 서로 교번적으로 적층된 구조로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 산화막은, 부분적인 우수한 내압과, TDDB 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 이용한 HTO 증착공정을 통해 35 내지 60Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 6 항에 있어서, 상기 HTO 증착공정은, 600 내지 700℃의 온도분위기의 챔버 내로 웨이퍼를 로딩한 후, 0.1 내지 3Torr 이하의 낮은 압력과, 810 내지 850℃의 온도범위에서 LP-CVD 방식으로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서, 상기 질화막은, 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 50 내지 65Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 (b)단계에서 상기 최상층 질화막을 형성하기전 공정으로, 상기 최상층 질화막과 함께 상기 유전체막을 구성하는 적어도 하나의 산화막과 적어도 하나의 질화막의 특성을 향상시키고, 상기 산화막과 상기 질화막 간의 인터페이스를 강화시키기 위하여, 습식산화방식으로 750 내지 800℃의 온도범위에서 스팀어닐공정을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 9 항에 있어서, 상기 스팀어닐공정은, 베어 실리콘 웨이퍼 기준으로 150 내지 300Å의 두께로 산화되도록 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 최상층 질화막은, 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 35 내지 65Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 전처리 세정공정은, DHF와 SC-1을 이용한 세정공정과, 상기 DHF을 이용하여 딥 시간을 15 내지 50초동안 실시하는 세정공정중 적어도 어느 하나의 세정공정을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 고전압용 게이트 산화막은, 750 내지 850℃의 온도범위에서 습식산화방식을 실시한 후, 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐 공정을 20 내지 30분동안 실시하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 고전압용 게이트 산화막은, 상기 (e)단계에서 저전압용 게이트 산화막 형성공정에 의해 그 두께가 더 증가되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 (e)단계전에, 상기 고전압용 게이트 산화막의 손상을 입히지 않으면서, 상기 저전압 영역에 잔재하는 파티클을 제거하기 위하여 SC-1을 이용한 전처리 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 저전압용 게이트 산화막은, 750 내지 800℃의 온도범위에서 습식산화방식을 실시한 후, 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐 공정을 20 내지 30분동안 실시하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 컨트롤용 폴리실리콘막은, 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 이층 구조로 형성하고, 상기 도프트 비정질 실리콘막과 언도프트 비정질실리콘막 간의 두께비는 1:2 내지 6:1의 비율로 하여 500 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 컨트롤용 폴리실리콘막은, 510 내지 550℃의 온도범위에서 0.1 내지 3Torr의 이하의 낮은 압력조건으로 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 이중 구조로 형성하되, 상기 도프트 비정질 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 증착한 후, PH3가스를 차단한 상태에서 연속적으로 상기 언도프트 비정질 실리콘막을 증착하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037324A KR100466190B1 (ko) | 2002-06-29 | 2002-06-29 | 플래시 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0037324A KR100466190B1 (ko) | 2002-06-29 | 2002-06-29 | 플래시 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001987A true KR20040001987A (ko) | 2004-01-07 |
| KR100466190B1 KR100466190B1 (ko) | 2005-01-13 |
Family
ID=37313717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0037324A KR100466190B1 (ko) | 2002-06-29 | 2002-06-29 | 플래시 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100466190B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157762B2 (en) | 2004-05-20 | 2007-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices |
| KR100841845B1 (ko) * | 2006-12-21 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| KR100871753B1 (ko) * | 2006-06-27 | 2008-12-05 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669103B1 (ko) | 2005-06-28 | 2007-01-15 | 삼성전자주식회사 | 플래시 메모리 장치의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167704A (ja) * | 1994-12-15 | 1996-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置 |
| JPH09129757A (ja) * | 1995-10-27 | 1997-05-16 | Nkk Corp | 不揮発性半導体メモリ装置およびその製造方法 |
| KR19980053682A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
| JP4342621B2 (ja) * | 1998-12-09 | 2009-10-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR20010063502A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 플래쉬 메모리소자 제조방법 |
-
2002
- 2002-06-29 KR KR10-2002-0037324A patent/KR100466190B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157762B2 (en) | 2004-05-20 | 2007-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices |
| US7452779B2 (en) | 2004-05-20 | 2008-11-18 | Samsung Electronics Co., Ltd. | Semiconductor devices having improved gate insulating layers and related methods of fabricating such devices |
| KR100871753B1 (ko) * | 2006-06-27 | 2008-12-05 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR100841845B1 (ko) * | 2006-12-21 | 2008-06-27 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100466190B1 (ko) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6620681B1 (en) | Semiconductor device having desired gate profile and method of making the same | |
| US7052960B2 (en) | Method for manufacturing a flash memory device | |
| KR100550779B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100578656B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| KR100537277B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100497603B1 (ko) | 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 | |
| KR100875067B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100466190B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100523920B1 (ko) | 플래시 소자의 제조 방법 | |
| KR20030092997A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100671616B1 (ko) | 플래시 메모리 소자의 게이트 라인 형성방법 | |
| US6803277B1 (en) | Method of forming gate electrode in flash memory device | |
| KR20030094439A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100482760B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100673224B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100466189B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100880307B1 (ko) | 플래시 메모리 셀의 제조방법 | |
| KR20020095690A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100854896B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20090077278A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20040048504A (ko) | 반도체 소자의 제조 방법 | |
| KR20040054144A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20040003492A (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR20050002248A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR20050002314A (ko) | 플래시 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |