JPH08167704A - 半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置Info
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- JPH08167704A JPH08167704A JP6311065A JP31106594A JPH08167704A JP H08167704 A JPH08167704 A JP H08167704A JP 6311065 A JP6311065 A JP 6311065A JP 31106594 A JP31106594 A JP 31106594A JP H08167704 A JPH08167704 A JP H08167704A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 212
- 238000004519 manufacturing process Methods 0.000 title claims description 65
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 238000000151 deposition Methods 0.000 claims abstract description 36
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 11
- 239000007789 gas Substances 0.000 claims description 76
- 238000000034 method Methods 0.000 claims description 74
- 230000008569 process Effects 0.000 claims description 37
- 238000012546 transfer Methods 0.000 claims description 31
- 238000006243 chemical reaction Methods 0.000 claims description 26
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 10
- 239000011261 inert gas Substances 0.000 claims description 7
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 claims description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 150000001412 amines Chemical class 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 238000002156 mixing Methods 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 2
- 238000001035 drying Methods 0.000 claims 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- 238000004140 cleaning Methods 0.000 claims 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims 1
- -1 oxygen nitride Chemical class 0.000 claims 1
- 238000010030 laminating Methods 0.000 abstract description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 32
- 239000004020 conductor Substances 0.000 description 18
- 238000012545 processing Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 208000032368 Device malfunction Diseases 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- CKFGINPQOCXMAZ-UHFFFAOYSA-N methanediol Chemical compound OCO CKFGINPQOCXMAZ-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ２層電極構造を有する半導体集積回路装置に
おいて、その２層電極の電荷のリークを防止する。 【構成】 多結晶シリコン膜からなるフローティングゲ
ート電極５ｄとコントロールゲート電極５ｆとを絶縁膜
５ｅを介して積み重ねてなる２層電極を半導体基板２上
に設けてなる半導体集積回路装置を製造する際に、半導
体基板２上に酸化シリコンからなる絶縁膜５ｅ1 をＣＶ
Ｄ法によって堆積する工程と、半導体基板２上に窒化シ
リコンからなる絶縁膜５ｅ2 をＣＶＤ法によって堆積す
る工程とを交互に堆積する工程を繰り返すことにより絶
縁膜５ｅを形成する工程と、絶縁膜５ｅを被覆するよう
に多結晶シリコン膜を堆積した後、その多結晶シリコン
膜をパターニングすることにより、コントロールゲート
電極５ｆを形成する工程とを有するものである。
おいて、その２層電極の電荷のリークを防止する。 【構成】 多結晶シリコン膜からなるフローティングゲ
ート電極５ｄとコントロールゲート電極５ｆとを絶縁膜
５ｅを介して積み重ねてなる２層電極を半導体基板２上
に設けてなる半導体集積回路装置を製造する際に、半導
体基板２上に酸化シリコンからなる絶縁膜５ｅ1 をＣＶ
Ｄ法によって堆積する工程と、半導体基板２上に窒化シ
リコンからなる絶縁膜５ｅ2 をＣＶＤ法によって堆積す
る工程とを交互に堆積する工程を繰り返すことにより絶
縁膜５ｅを形成する工程と、絶縁膜５ｅを被覆するよう
に多結晶シリコン膜を堆積した後、その多結晶シリコン
膜をパターニングすることにより、コントロールゲート
電極５ｆを形成する工程とを有するものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法、半導体製造装置および半導体集積回路装置技
術に関し、特に、２層電極構造を有する半導体集積回路
装置の製造に適用して有効な技術に関するものである。
製造方法、半導体製造装置および半導体集積回路装置技
術に関し、特に、２層電極構造を有する半導体集積回路
装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】この種の半導体集積回路装置として、例
えばＥＰＲＯＭ（Erasable Programmable ROM ）または
ＥＥＰＲＯＭ（Electrically Erasable Programmable R
OM）等のようなＰＲＯＭ（Programmable ROM）がある。
えばＥＰＲＯＭ（Erasable Programmable ROM ）または
ＥＥＰＲＯＭ（Electrically Erasable Programmable R
OM）等のようなＰＲＯＭ（Programmable ROM）がある。
【０００３】これらの半導体集積回路装置において、情
報を記憶するメモリセルは、２層の多結晶シリコン膜か
らなる２層電極構造を有している。すなわち、半導体基
板上に絶縁膜を介して配置されたフローティングゲート
電極と、その上層に絶縁膜を介して配置されたコントロ
ールゲート電極とを有する構造である。
報を記憶するメモリセルは、２層の多結晶シリコン膜か
らなる２層電極構造を有している。すなわち、半導体基
板上に絶縁膜を介して配置されたフローティングゲート
電極と、その上層に絶縁膜を介して配置されたコントロ
ールゲート電極とを有する構造である。
【０００４】そして、本発明者の検討した２層電極構造
を有するＥＥＰＲＯＭによれば、フローティングゲート
電極とコントロールゲート電極との間に介在される絶縁
膜が以下のように構成されている。
を有するＥＥＰＲＯＭによれば、フローティングゲート
電極とコントロールゲート電極との間に介在される絶縁
膜が以下のように構成されている。
【０００５】すなわち、その絶縁膜は、フローティング
ゲート電極を構成する多結晶シリコン膜を熱酸化するこ
とによって形成された二酸化シリコン（ＳｉＯ2)からな
る第１絶縁膜と、低圧ＣＶＤ（Chemical Vapor Deposit
ion)法によって形成された窒化シリコン（ＳｉＮ）から
なる第２絶縁膜と、この第２絶縁膜を熱酸化することに
よって形成されたＳｉＯ2 からなる第３絶縁膜とを下層
から順に堆積することによって構成されている。
ゲート電極を構成する多結晶シリコン膜を熱酸化するこ
とによって形成された二酸化シリコン（ＳｉＯ2)からな
る第１絶縁膜と、低圧ＣＶＤ（Chemical Vapor Deposit
ion)法によって形成された窒化シリコン（ＳｉＮ）から
なる第２絶縁膜と、この第２絶縁膜を熱酸化することに
よって形成されたＳｉＯ2 からなる第３絶縁膜とを下層
から順に堆積することによって構成されている。
【０００６】なお、ＥＥＰＲＯＭについては、例えば株
式会社オーム社、昭和５９年１１月３０日発行、「ＬＳ
Ｉハンドブック」Ｐ５２０，Ｐ５２１に記載がある。
式会社オーム社、昭和５９年１１月３０日発行、「ＬＳ
Ｉハンドブック」Ｐ５２０，Ｐ５２１に記載がある。
【０００７】
【発明が解決しようとする課題】ところが、上記２層電
極構造を有する半導体集積回路装置技術においては、以
下の問題があることを本発明者は見い出した。
極構造を有する半導体集積回路装置技術においては、以
下の問題があることを本発明者は見い出した。
【０００８】すなわち、フローティングゲート電極上に
熱酸化法によって形成した第１絶縁膜の膜厚が、フロー
ティングゲート電極上面の段差等に起因して局所的に薄
くなる（シンニング現象）ことにより、その部分におい
てフローティングゲート電極に蓄積された電荷がリーク
してしまう問題がある。
熱酸化法によって形成した第１絶縁膜の膜厚が、フロー
ティングゲート電極上面の段差等に起因して局所的に薄
くなる（シンニング現象）ことにより、その部分におい
てフローティングゲート電極に蓄積された電荷がリーク
してしまう問題がある。
【０００９】このため、そのメモリセルにデータを記憶
する際に、そのフローティングゲート電極に対して低電
圧で充分な電荷を蓄積することができない問題がある。
また、初期は正常に動作するが、リーク電流の増加に伴
い書換え回数が増えるため、動作中にデータを正常に記
憶することができなくなる、いわゆるデータリテンショ
ン不良が発生し、半導体集積回路装置が誤動作する結
果、半導体集積回路装置の信頼性および歩留りが著しく
低下する問題がある。
する際に、そのフローティングゲート電極に対して低電
圧で充分な電荷を蓄積することができない問題がある。
また、初期は正常に動作するが、リーク電流の増加に伴
い書換え回数が増えるため、動作中にデータを正常に記
憶することができなくなる、いわゆるデータリテンショ
ン不良が発生し、半導体集積回路装置が誤動作する結
果、半導体集積回路装置の信頼性および歩留りが著しく
低下する問題がある。
【００１０】本発明の目的は、２層電極構造を有する半
導体集積回路装置において、その２層電極の電荷のリー
クを防止することのできる技術を提供することにある。
導体集積回路装置において、その２層電極の電荷のリー
クを防止することのできる技術を提供することにある。
【００１１】本発明の目的は、半導体集積回路装置の性
能を向上させることのできる技術を提供することにあ
る。
能を向上させることのできる技術を提供することにあ
る。
【００１２】本発明の目的は、半導体集積回路装置の信
頼性を向上させることのできる技術を提供することにあ
る。
頼性を向上させることのできる技術を提供することにあ
る。
【００１３】本発明の目的は、半導体集積回路装置の歩
留りを向上させることのできる技術を提供することにあ
る。
留りを向上させることのできる技術を提供することにあ
る。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１６】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上に形成された多結晶シリコン
膜を被覆する所定の絶縁膜を形成する際に、前記半導体
基板上に酸化シリコンからなる第１絶縁膜をＣＶＤ法に
よって堆積した後、前記第１絶縁膜を被覆するように窒
化シリコンからなる第２絶縁膜をＣＶＤ法によって堆積
する処理を１回または複数回繰り返すことにより、前記
所定の絶縁膜を形成するものである。
製造方法は、半導体基板上に形成された多結晶シリコン
膜を被覆する所定の絶縁膜を形成する際に、前記半導体
基板上に酸化シリコンからなる第１絶縁膜をＣＶＤ法に
よって堆積した後、前記第１絶縁膜を被覆するように窒
化シリコンからなる第２絶縁膜をＣＶＤ法によって堆積
する処理を１回または複数回繰り返すことにより、前記
所定の絶縁膜を形成するものである。
【００１７】また、本発明の半導体集積回路装置の製造
方法は、多結晶シリコン膜からなる第１電極と第２電極
とを所定の絶縁膜を介して積み重ねた２層電極を半導体
基板上に設けてなる半導体集積回路装置を製造する際
に、以下の工程を有するものである。
方法は、多結晶シリコン膜からなる第１電極と第２電極
とを所定の絶縁膜を介して積み重ねた２層電極を半導体
基板上に設けてなる半導体集積回路装置を製造する際
に、以下の工程を有するものである。
【００１８】（ａ）前記半導体基板上に酸化シリコンか
らなる第１絶縁膜をＣＶＤ法によって堆積した後、前記
第１絶縁膜を被覆するように窒化シリコンからなる第２
絶縁膜をＣＶＤ法によって堆積する処理を１回または複
数回繰り返すことにより、前記所定の絶縁膜を形成する
工程。
らなる第１絶縁膜をＣＶＤ法によって堆積した後、前記
第１絶縁膜を被覆するように窒化シリコンからなる第２
絶縁膜をＣＶＤ法によって堆積する処理を１回または複
数回繰り返すことにより、前記所定の絶縁膜を形成する
工程。
【００１９】（ｂ）前記所定の絶縁膜を被覆するように
第２電極用の多結晶シリコン膜を堆積した後、その多結
晶シリコン膜をパターニングすることにより、前記第２
電極を形成する工程。
第２電極用の多結晶シリコン膜を堆積した後、その多結
晶シリコン膜をパターニングすることにより、前記第２
電極を形成する工程。
【００２０】
【作用】上記した本発明の半導体集積回路装置によれ
ば、第１絶縁膜をＣＶＤ法によって形成することによ
り、第１絶縁膜を下地の形状に沿って均一に被着するこ
とができるので、第１電極を形成する多結晶シリコン膜
の上面に起伏があったとしても、第１絶縁膜の膜厚をほ
ぼ均等にすることができる。すなわち、第１電極を被覆
する絶縁膜におけるシンニング現象を防止することがで
きるので、そのシンニング現象に起因する２層電極間に
おける電荷のリークを防止することが可能となる。
ば、第１絶縁膜をＣＶＤ法によって形成することによ
り、第１絶縁膜を下地の形状に沿って均一に被着するこ
とができるので、第１電極を形成する多結晶シリコン膜
の上面に起伏があったとしても、第１絶縁膜の膜厚をほ
ぼ均等にすることができる。すなわち、第１電極を被覆
する絶縁膜におけるシンニング現象を防止することがで
きるので、そのシンニング現象に起因する２層電極間に
おける電荷のリークを防止することが可能となる。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２２】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置のメモリセルにおける拡大断面図、図３
は図１の半導体集積回路装置の製造に用いる半導体製造
装置の説明図、図４は図３の半導体製造装置のＩＶ−Ｉ
Ｖ線の断面図、図５〜図７は図１の半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置のメモリセルにおける拡大断面図、図３
は図１の半導体集積回路装置の製造に用いる半導体製造
装置の説明図、図４は図３の半導体製造装置のＩＶ−Ｉ
Ｖ線の断面図、図５〜図７は図１の半導体集積回路装置
の製造工程中における半導体基板の要部断面図である。
【００２３】図１および図２に示す本実施例１の半導体
集積回路装置１ａは、例えばデータの消去および書き込
みを電気的に行うことが可能なフラッシュメモリ（ＥＥ
ＰＲＯＭ）である。なお、図２は、図１のメモリセル領
域ＭＣを拡大した図であり、半導体基板２をゲート長に
平行（図１の紙面に対して垂直な方向）に切断した場合
の断面を示している。
集積回路装置１ａは、例えばデータの消去および書き込
みを電気的に行うことが可能なフラッシュメモリ（ＥＥ
ＰＲＯＭ）である。なお、図２は、図１のメモリセル領
域ＭＣを拡大した図であり、半導体基板２をゲート長に
平行（図１の紙面に対して垂直な方向）に切断した場合
の断面を示している。
【００２４】半導体基板２は、例えばｐ- 形のシリコン
（Ｓｉ）単結晶等からなり、その上層部には、ｐウエル
３ｐおよびｎウエル３ｎが形成されている。半導体基板
２の主面上には、例えば二酸化ケイ素（ＳｉＯ2)からな
る素子分離用のフィールド絶縁膜４が形成されている。
（Ｓｉ）単結晶等からなり、その上層部には、ｐウエル
３ｐおよびｎウエル３ｎが形成されている。半導体基板
２の主面上には、例えば二酸化ケイ素（ＳｉＯ2)からな
る素子分離用のフィールド絶縁膜４が形成されている。
【００２５】なお、フィールド絶縁膜４の下層における
ｐウエル３ｐの上部には、チャネルストッパ領域ＣＳが
形成されている。チャネルストッパ領域ＣＳには、例え
ばｐ形不純物のホウ素が導入されている。
ｐウエル３ｐの上部には、チャネルストッパ領域ＣＳが
形成されている。チャネルストッパ領域ＣＳには、例え
ばｐ形不純物のホウ素が導入されている。
【００２６】メモリセル領域ＭＣには、複数のメモリセ
ル５が形成されている。メモリセル５は、ｐウエル３ｐ
の上部に形成された一対の半導体領域５ａ，５ｂと、半
導体基板２上に形成されたゲート絶縁膜５ｃと、ゲート
絶縁膜５ｃ上に形成されたフローティングゲート電極５
ｄと、フローティングゲート電極５ｄ上に絶縁膜５ｅ
（図１には図示せず・図２参照）を介して形成されたコ
ントロールゲート電極５ｆとを有している。
ル５が形成されている。メモリセル５は、ｐウエル３ｐ
の上部に形成された一対の半導体領域５ａ，５ｂと、半
導体基板２上に形成されたゲート絶縁膜５ｃと、ゲート
絶縁膜５ｃ上に形成されたフローティングゲート電極５
ｄと、フローティングゲート電極５ｄ上に絶縁膜５ｅ
（図１には図示せず・図２参照）を介して形成されたコ
ントロールゲート電極５ｆとを有している。
【００２７】半導体領域５ａは、半導体領域５ａ1 とそ
の内部に形成された半導体領域５ａ2 とによって形成さ
れている。半導体領域５ａ1 には、例えばｎ- 形不純物
のリン等が導入され、半導体領域５ａ2 には、例えばｎ
+ 形不純物のＡｓ等が導入されている。
の内部に形成された半導体領域５ａ2 とによって形成さ
れている。半導体領域５ａ1 には、例えばｎ- 形不純物
のリン等が導入され、半導体領域５ａ2 には、例えばｎ
+ 形不純物のＡｓ等が導入されている。
【００２８】一方のメモリセル５の半導体領域５ａと、
他方のメモリセル５の半導体領域５ａとは、半導体基板
２の上面を被覆する絶縁膜６ａに穿孔された接続孔７ａ
を通じて第１層配線８ａ1 と電気的に接続されており、
第１層配線８ａ1 によって互いに電気的に接続されてい
る。絶縁膜６ａは、例えばＳｉＯ2 からなる。また、第
１層配線８ａ1 は、例えばアルミニウム（Ａｌ）−Ｓｉ
−銅（Ｃｕ）合金からなる。
他方のメモリセル５の半導体領域５ａとは、半導体基板
２の上面を被覆する絶縁膜６ａに穿孔された接続孔７ａ
を通じて第１層配線８ａ1 と電気的に接続されており、
第１層配線８ａ1 によって互いに電気的に接続されてい
る。絶縁膜６ａは、例えばＳｉＯ2 からなる。また、第
１層配線８ａ1 は、例えばアルミニウム（Ａｌ）−Ｓｉ
−銅（Ｃｕ）合金からなる。
【００２９】また、半導体領域５ｂは、半導体領域５ｂ
1 とその内部に形成された半導体領域５ｂ2 とによって
形成されている。半導体領域５ｂ1 には、例えばｐ+ 形
不純物のホウ素等が導入され、半導体領域５ｂ2 には、
例えばｎ+ 形不純物のＡｓ等が導入されている。
1 とその内部に形成された半導体領域５ｂ2 とによって
形成されている。半導体領域５ｂ1 には、例えばｐ+ 形
不純物のホウ素等が導入され、半導体領域５ｂ2 には、
例えばｎ+ 形不純物のＡｓ等が導入されている。
【００３０】ゲート絶縁膜５ｃは、例えばＳｉＯ2 から
なる。フローティングゲート電極５ｄおよびコントロー
ルゲート電極５ｆは、例えばｎ形不純物のリンが導入さ
れてなる低抵抗ポリシリコンからなる。
なる。フローティングゲート電極５ｄおよびコントロー
ルゲート電極５ｆは、例えばｎ形不純物のリンが導入さ
れてなる低抵抗ポリシリコンからなる。
【００３１】絶縁膜５ｅは、例えば４つの絶縁膜５ｅ1
〜５ｅ4 が下層から順に堆積されて構成されている。絶
縁膜（第１絶縁膜）５ｅ1 は、例えばＣＶＤ法によって
形成された厚さ１００Å以下のＳｉＯ2 からなる。
〜５ｅ4 が下層から順に堆積されて構成されている。絶
縁膜（第１絶縁膜）５ｅ1 は、例えばＣＶＤ法によって
形成された厚さ１００Å以下のＳｉＯ2 からなる。
【００３２】その上の絶縁膜（第２絶縁膜）５ｅ2 は、
例えばＣＶＤ法によって形成された厚さ５０Å以下のＳ
ｉ3 Ｎ4 からなる。
例えばＣＶＤ法によって形成された厚さ５０Å以下のＳ
ｉ3 Ｎ4 からなる。
【００３３】その上の絶縁膜（第１絶縁膜）５ｅ3 は、
例えばＣＶＤ法によって形成されたＳｉＯ2 からなる。
例えばＣＶＤ法によって形成されたＳｉＯ2 からなる。
【００３４】さらに、その上の絶縁膜（第２絶縁膜）５
ｅ4 は、例えばＣＶＤ法によって形成されたＳｉ3 Ｎ4
からなる。
ｅ4 は、例えばＣＶＤ法によって形成されたＳｉ3 Ｎ4
からなる。
【００３５】このように、本実施例１においては、絶縁
膜５ｅをＣＶＤ法によって形成したことにより、絶縁膜
５ｅを下地の形状に沿って均一に被着することができる
ので、フローティングゲート電極５ｄの被覆性を良好に
することが可能となっている。
膜５ｅをＣＶＤ法によって形成したことにより、絶縁膜
５ｅを下地の形状に沿って均一に被着することができる
ので、フローティングゲート電極５ｄの被覆性を良好に
することが可能となっている。
【００３６】すなわち、絶縁膜５ｅの一部に膜厚が薄く
なるような箇所が形成されないので、フローティングゲ
ート電極５ｄとコントロールゲート電極５ｆとの間での
電荷のリークを低減することができ、フローティングゲ
ート電極５ｄの電荷蓄積容量を増加させることが可能と
なっている。このため、例えば半導体集積回路装置１を
低電圧動作で長時間使用したとしてもデータリテンショ
ン不良が発生しないようにすることが可能となってい
る。
なるような箇所が形成されないので、フローティングゲ
ート電極５ｄとコントロールゲート電極５ｆとの間での
電荷のリークを低減することができ、フローティングゲ
ート電極５ｄの電荷蓄積容量を増加させることが可能と
なっている。このため、例えば半導体集積回路装置１を
低電圧動作で長時間使用したとしてもデータリテンショ
ン不良が発生しないようにすることが可能となってい
る。
【００３７】したがって、半導体集積回路装置の性能を
向上させることが可能となっている。また、リーク電流
による半導体集積回路装置の誤動作を抑制することがで
きるので、半導体集積回路装置の信頼性および歩留りを
向上させることが可能となっている。
向上させることが可能となっている。また、リーク電流
による半導体集積回路装置の誤動作を抑制することがで
きるので、半導体集積回路装置の信頼性および歩留りを
向上させることが可能となっている。
【００３８】一方、周辺回路領域Ａには、例えばｎチャ
ネル形のＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳと略す）
９Ｎおよびｐチャネル形のＭＯＳ・ＦＥＴ（以下、単に
ｐＭＯＳと略す）９Ｐが形成されている。
ネル形のＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳと略す）
９Ｎおよびｐチャネル形のＭＯＳ・ＦＥＴ（以下、単に
ｐＭＯＳと略す）９Ｐが形成されている。
【００３９】ｎＭＯＳ９Ｎは、ｐウエル３ｐの上部に形
成された一対の半導体領域９Ｎａ，９Ｎｂと、半導体基
板２上に形成されたゲート絶縁膜９Ｎｃと、ゲート絶縁
膜９Ｎｃ上に形成されたゲート電極９Ｎｄとを有してい
る。この半導体領域９Ｎａ，９Ｎｂには、例えばｎ形不
純物のリンが導入されている。
成された一対の半導体領域９Ｎａ，９Ｎｂと、半導体基
板２上に形成されたゲート絶縁膜９Ｎｃと、ゲート絶縁
膜９Ｎｃ上に形成されたゲート電極９Ｎｄとを有してい
る。この半導体領域９Ｎａ，９Ｎｂには、例えばｎ形不
純物のリンが導入されている。
【００４０】ｐＭＯＳ９Ｐは、ｎウエル３ｎの上部に形
成された一対の半導体領域９Ｐａ，９Ｐｂと、半導体基
板２上に形成されたゲート絶縁膜９Ｐｃと、ゲート絶縁
膜９Ｐｃ上に形成されたゲート電極９Ｐｄとを有してい
る。この半導体領域９Ｐａ，９Ｐｂには、例えばｐ形不
純物のホウ素が導入されている。
成された一対の半導体領域９Ｐａ，９Ｐｂと、半導体基
板２上に形成されたゲート絶縁膜９Ｐｃと、ゲート絶縁
膜９Ｐｃ上に形成されたゲート電極９Ｐｄとを有してい
る。この半導体領域９Ｐａ，９Ｐｂには、例えばｐ形不
純物のホウ素が導入されている。
【００４１】ｎＭＯＳ９Ｎの半導体領域９Ｎａと、ｐＭ
ＯＳ９Ｐの半導体領域９Ｐａとは、絶縁膜６ａに穿孔さ
れた接続孔７ｂを通じて第１層配線８ａ2 と電気的に接
続され、この第１層配線８ａ2 によって互いに電気的に
接続されており、これによってＣＭＯＳ（Complementar
y Metal Oxide Semiconductor)回路が構成されている。
第１層配線８ａ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金から
なる。
ＯＳ９Ｐの半導体領域９Ｐａとは、絶縁膜６ａに穿孔さ
れた接続孔７ｂを通じて第１層配線８ａ2 と電気的に接
続され、この第１層配線８ａ2 によって互いに電気的に
接続されており、これによってＣＭＯＳ（Complementar
y Metal Oxide Semiconductor)回路が構成されている。
第１層配線８ａ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金から
なる。
【００４２】半導体基板２上には、例えばＢＰＳＧ（Bo
ro Phospho Silicate Glass)からなる絶縁膜６ｂが堆積
されている。これによって第１層配線８ａ1 ，８ａ2 が
被覆されている。絶縁膜６ｂ上には、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなる第２層配線８ｂ1 〜８ｂ4 が形成さ
れている。第２層配線８ｂ3 は、絶縁膜６ｂに穿孔され
た接続孔７ｂを通じて第１層配線８ａ2 と電気的に接続
されている。
ro Phospho Silicate Glass)からなる絶縁膜６ｂが堆積
されている。これによって第１層配線８ａ1 ，８ａ2 が
被覆されている。絶縁膜６ｂ上には、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなる第２層配線８ｂ1 〜８ｂ4 が形成さ
れている。第２層配線８ｂ3 は、絶縁膜６ｂに穿孔され
た接続孔７ｂを通じて第１層配線８ａ2 と電気的に接続
されている。
【００４３】絶縁膜６ｂ上には、例えばＳｉＯ2 からな
る絶縁膜６ｃが堆積されており、これによって第２層配
線８ｂ1 〜８ｂ4 が被覆されている。絶縁膜６ｃ上に
は、表面保護膜６ｄが堆積されている。
る絶縁膜６ｃが堆積されており、これによって第２層配
線８ｂ1 〜８ｂ4 が被覆されている。絶縁膜６ｃ上に
は、表面保護膜６ｄが堆積されている。
【００４４】次に、本実施例１の半導体集積回路装置１
を製造する際に用いる半導体製造装置を図３および図４
によって説明する。なお、図４は、図３のＩＶ−ＩＶ線
の断面図である。
を製造する際に用いる半導体製造装置を図３および図４
によって説明する。なお、図４は、図３のＩＶ−ＩＶ線
の断面図である。
【００４５】半導体製造装置１０は、中央の搬送チャン
バ（搬送室）１０ａと、その外周に設置された２つのカ
セット室１０ｂと、搬送チャンバ１０ａの外周に設置さ
れた複数のプロセスチャンバ１０ｃ〜１０ｆとを備える
マルチチャンバ構造の半導体製造装置である。なお、搬
送チャンバ１０ａとカセット室１０ｂおよびプロセスチ
ャンバ１０ｃ〜１０ｆとの間にはゲートバルブ１０ｇが
介在されている。
バ（搬送室）１０ａと、その外周に設置された２つのカ
セット室１０ｂと、搬送チャンバ１０ａの外周に設置さ
れた複数のプロセスチャンバ１０ｃ〜１０ｆとを備える
マルチチャンバ構造の半導体製造装置である。なお、搬
送チャンバ１０ａとカセット室１０ｂおよびプロセスチ
ャンバ１０ｃ〜１０ｆとの間にはゲートバルブ１０ｇが
介在されている。
【００４６】搬送チャンバ１０ａは、半導体基板２をカ
セット室１０ｂおよびプロセスチャンバ１０ｃ〜１０ｆ
に搬送するためのチャンバであり、半導体基板２を保持
し搬送するための搬送アーム（図示せず）が設置されて
いる。
セット室１０ｂおよびプロセスチャンバ１０ｃ〜１０ｆ
に搬送するためのチャンバであり、半導体基板２を保持
し搬送するための搬送アーム（図示せず）が設置されて
いる。
【００４７】カセット室１０ｂは、複数枚の半導体基板
２を収容するとともに、半導体基板２を半導体製造装置
１０の内外に搬入搬出するための機構部である。
２を収容するとともに、半導体基板２を半導体製造装置
１０の内外に搬入搬出するための機構部である。
【００４８】プロセスチャンバ１０ｃは、半導体基板２
の表面に形成された自然酸化膜等を、例えば三フッ化塩
素（ＣｌＦ3)ガス、塩素（Ｃｌ）ガスまたは希釈したフ
ッ酸蒸気中において除去するための前処理室である。
の表面に形成された自然酸化膜等を、例えば三フッ化塩
素（ＣｌＦ3)ガス、塩素（Ｃｌ）ガスまたは希釈したフ
ッ酸蒸気中において除去するための前処理室である。
【００４９】プロセスチャンバ（第１反応室）１０ｄ
は、例えばＳｉＯ2 からなる絶縁膜５ｅ1 ，５ｅ3 （図
２参照）を低圧ＣＶＤ法によって形成するためのホット
ウォール形のＣＶＤ処理部である。なお、プロセスチャ
ンバ１０ｄの構造は後述するプロセスチャンバ１０ｅの
構造と同一である。
は、例えばＳｉＯ2 からなる絶縁膜５ｅ1 ，５ｅ3 （図
２参照）を低圧ＣＶＤ法によって形成するためのホット
ウォール形のＣＶＤ処理部である。なお、プロセスチャ
ンバ１０ｄの構造は後述するプロセスチャンバ１０ｅの
構造と同一である。
【００５０】プロセスチャンバ（第２反応室）１０ｅ
は、例えばＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 ，５ｅ4
（図２参照）を低圧ＣＶＤ法によって形成するためのホ
ットウォール形のＣＶＤ処理室である。
は、例えばＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 ，５ｅ4
（図２参照）を低圧ＣＶＤ法によって形成するためのホ
ットウォール形のＣＶＤ処理室である。
【００５１】プロセスチャンバ１０ｅの反応室１０ｅ1
内には、図４に示すように、例えば２枚の半導体基板２
を載置するサセプタ１０ｅ2 が設置されている。また、
半導体基板２の上下左右には、半導体基板２を所定温度
に加熱するためのヒータ（加熱部）１０ｅ3 が設置され
ている。
内には、図４に示すように、例えば２枚の半導体基板２
を載置するサセプタ１０ｅ2 が設置されている。また、
半導体基板２の上下左右には、半導体基板２を所定温度
に加熱するためのヒータ（加熱部）１０ｅ3 が設置され
ている。
【００５２】さらに、プロセスチャンバ１０ｅには、反
応室１０ｅ1 内に所定の反応ガスを導入するためのガス
導入管１０ｅ4 と、反応室１０ｅ1 内のガスを排出する
ための排気管１０ｅ5 とが設置されている。
応室１０ｅ1 内に所定の反応ガスを導入するためのガス
導入管１０ｅ4 と、反応室１０ｅ1 内のガスを排出する
ための排気管１０ｅ5 とが設置されている。
【００５３】プロセスチャンバ１０ｆは、処理後の半導
体基板２を冷却するための冷却室である。
体基板２を冷却するための冷却室である。
【００５４】次に、本実施例１の半導体集積回路装置１
の製造方法を図２〜図７によって説明する。
の製造方法を図２〜図７によって説明する。
【００５５】図５は製造工程中におけるメモリセルの断
面図である。半導体基板２は、例えばｐ形Ｓｉ単結晶か
らなり、その上層部には、例えばｐ形不純物のホウ素が
導入されてなるｐウエル３ｐが形成されている。
面図である。半導体基板２は、例えばｐ形Ｓｉ単結晶か
らなり、その上層部には、例えばｐ形不純物のホウ素が
導入されてなるｐウエル３ｐが形成されている。
【００５６】半導体基板２の上部においてフィールド絶
縁膜４に囲まれた素子形成領域には、ゲート絶縁膜５ｃ
が形成されている。フィールド絶縁膜４は、素子分離用
の絶縁膜であり、その下層には、例えばｐ形不純物のホ
ウ素が導入されてなるチャネルストッパ領域ＣＳが形成
されている。なお、フィールド絶縁膜４およびゲート絶
縁膜５ｃは、例えばＳｉＯ2 からなる。
縁膜４に囲まれた素子形成領域には、ゲート絶縁膜５ｃ
が形成されている。フィールド絶縁膜４は、素子分離用
の絶縁膜であり、その下層には、例えばｐ形不純物のホ
ウ素が導入されてなるチャネルストッパ領域ＣＳが形成
されている。なお、フィールド絶縁膜４およびゲート絶
縁膜５ｃは、例えばＳｉＯ2 からなる。
【００５７】ゲート絶縁膜５ｃ上には、一部フィールド
絶縁膜４上に重なるようにフローティングゲート電極５
ｄが形成されている。フローティングゲート電極５ｄ
は、例えばｎ形不純物のリンが導入されてなる低抵抗ポ
リシリコンからなる。
絶縁膜４上に重なるようにフローティングゲート電極５
ｄが形成されている。フローティングゲート電極５ｄ
は、例えばｎ形不純物のリンが導入されてなる低抵抗ポ
リシリコンからなる。
【００５８】まず、この段階まで形成されている半導体
基板２を、例えば純水で２％以下に希釈したフッ酸液に
浸漬した後、純水によって洗浄し、さらに、例えばイソ
プロピルアルコール蒸気中で乾燥する。
基板２を、例えば純水で２％以下に希釈したフッ酸液に
浸漬した後、純水によって洗浄し、さらに、例えばイソ
プロピルアルコール蒸気中で乾燥する。
【００５９】続いて、その乾燥処理が終了した複数枚の
半導体基板２をカセット（図示せず）に収容した後、そ
のカセットを図３に示したカセット室１０ｂ内に収容す
る。
半導体基板２をカセット（図示せず）に収容した後、そ
のカセットを図３に示したカセット室１０ｂ内に収容す
る。
【００６０】その後、搬送チャンバ１０ａ内を窒素（Ｎ
2)ガスまたはアルゴン（Ａｒ）ガス等のような不活性ガ
ス雰囲気とした後、カセット室１０ｂ内の半導体基板２
を搬送チャンバ１０ａ内に設置された搬送アームによっ
て取り出し、プロセスチャンバ１０ｃ内に搬入する。
2)ガスまたはアルゴン（Ａｒ）ガス等のような不活性ガ
ス雰囲気とした後、カセット室１０ｂ内の半導体基板２
を搬送チャンバ１０ａ内に設置された搬送アームによっ
て取り出し、プロセスチャンバ１０ｃ内に搬入する。
【００６１】プロセスチャンバ１０ｃにおいては、その
処理室内を、例えば大気圧または0.０１Ｔｏｒｒ〜１０
Ｔｏｒｒ程度の低圧状態とした後、半導体基板２の表面
に形成された自然酸化膜を、例えば三フッ化塩素（Ｃｌ
Ｆ3)ガス、塩素（Ｃｌ）ガスまたは希釈したフッ酸蒸気
を用いて除去する。ただし、この自然酸化膜の除去処理
は、半導体基板２を半導体製造装置１０内に搬入する前
に行っても良い。
処理室内を、例えば大気圧または0.０１Ｔｏｒｒ〜１０
Ｔｏｒｒ程度の低圧状態とした後、半導体基板２の表面
に形成された自然酸化膜を、例えば三フッ化塩素（Ｃｌ
Ｆ3)ガス、塩素（Ｃｌ）ガスまたは希釈したフッ酸蒸気
を用いて除去する。ただし、この自然酸化膜の除去処理
は、半導体基板２を半導体製造装置１０内に搬入する前
に行っても良い。
【００６２】次いで、搬送チャンバ１０ａ内をＮ2 ガス
またはアルゴン（Ａｒ）ガス等のような不活性ガス雰囲
気とした状態で、プロセスチャンバ１０ｃ内の半導体基
板２を搬送アームによって取り出し、大気に曝すことな
く、続くプロセスチャンバ１０ｄ内に搬入する。
またはアルゴン（Ａｒ）ガス等のような不活性ガス雰囲
気とした状態で、プロセスチャンバ１０ｃ内の半導体基
板２を搬送アームによって取り出し、大気に曝すことな
く、続くプロセスチャンバ１０ｄ内に搬入する。
【００６３】続いて、プロセスチャンバ１０ｄにおいて
は、例えば水素（Ｈ2)ガス雰囲気のような酸素（Ｏ2)を
還元する雰囲気中において、例えば７００℃〜１０００
℃程度の熱処理を半導体基板２に対して施した後、例え
ばＴＥＯＳ（Tetraethoxysilane)ガスとＮ2 ガスとＯ2
ガスとの混合ガスを用いた低圧ＣＶＤ法によって、図６
に示すように、例えば厚さ１００Å以下のＳｉＯ2 から
なる絶縁膜５ｅ1 をフローティングゲート電極５ｄを被
覆するように半導体基板２上に形成する。
は、例えば水素（Ｈ2)ガス雰囲気のような酸素（Ｏ2)を
還元する雰囲気中において、例えば７００℃〜１０００
℃程度の熱処理を半導体基板２に対して施した後、例え
ばＴＥＯＳ（Tetraethoxysilane)ガスとＮ2 ガスとＯ2
ガスとの混合ガスを用いた低圧ＣＶＤ法によって、図６
に示すように、例えば厚さ１００Å以下のＳｉＯ2 から
なる絶縁膜５ｅ1 をフローティングゲート電極５ｄを被
覆するように半導体基板２上に形成する。
【００６４】このように、本実施例１においては、絶縁
膜５ｅ1 をＣＶＤ法によって形成するので、フローティ
ングゲート電極５ｄを良好に被覆することができるよう
になっている。すなわち、絶縁膜５ｅ1 の一部に膜厚が
薄くなるような箇所が生じない。
膜５ｅ1 をＣＶＤ法によって形成するので、フローティ
ングゲート電極５ｄを良好に被覆することができるよう
になっている。すなわち、絶縁膜５ｅ1 の一部に膜厚が
薄くなるような箇所が生じない。
【００６５】この際のＴＥＯＳガス分圧と全圧との比
は、製品によっても異なるので一概には言えないが、処
理時間を考慮すると、例えば0.０００１〜１の範囲が良
い。
は、製品によっても異なるので一概には言えないが、処
理時間を考慮すると、例えば0.０００１〜１の範囲が良
い。
【００６６】また、圧力は、製品によっても異なるので
一概には言えないが、絶縁膜５ｅ1の均一性および処理
時間を考慮すると、例えば0.０１〜１０Ｔｏｒｒ程度が
良い。例えば圧力が0.０１Ｔｏｒｒ以下とすると処理時
間が長くなってしまう。圧力が１０Ｔｏｒｒ以上とする
と処理時間を短くすることはできるが、膜厚が不均一と
なってしまう。
一概には言えないが、絶縁膜５ｅ1の均一性および処理
時間を考慮すると、例えば0.０１〜１０Ｔｏｒｒ程度が
良い。例えば圧力が0.０１Ｔｏｒｒ以下とすると処理時
間が長くなってしまう。圧力が１０Ｔｏｒｒ以上とする
と処理時間を短くすることはできるが、膜厚が不均一と
なってしまう。
【００６７】さらに、処理温度は、製品によっても異な
るので一概には言えないが、絶縁膜５ｅ1 の均一性およ
び処理時間を考慮すると、例えば６５０℃〜７８０℃の
範囲である。例えば処理温度が６５０℃以下とすると処
理時間が長くなってしまう。処理温度が７８０℃以上と
すると処理時間を短くすることはできるが、膜厚が不均
一となってしまう。
るので一概には言えないが、絶縁膜５ｅ1 の均一性およ
び処理時間を考慮すると、例えば６５０℃〜７８０℃の
範囲である。例えば処理温度が６５０℃以下とすると処
理時間が長くなってしまう。処理温度が７８０℃以上と
すると処理時間を短くすることはできるが、膜厚が不均
一となってしまう。
【００６８】その後、搬送チャンバ１０ａ内をＮ2 ガス
またはＡｒガス等のような不活性ガス雰囲気とした状態
で、プロセスチャンバ１０ｄ内の半導体基板２を搬送ア
ームによって取り出し、大気に曝すことなく、続くプロ
セスチャンバ１０ｅ内に搬入する。
またはＡｒガス等のような不活性ガス雰囲気とした状態
で、プロセスチャンバ１０ｄ内の半導体基板２を搬送ア
ームによって取り出し、大気に曝すことなく、続くプロ
セスチャンバ１０ｅ内に搬入する。
【００６９】次いで、プロセスチャンバ１０ｅにおいて
は、例えばアンモニアガスまたはアミン類ガスを用いた
低圧ＣＶＤ法によって、図６に示すように、絶縁膜５ｅ
1 上に、例えばＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 を形成
する。
は、例えばアンモニアガスまたはアミン類ガスを用いた
低圧ＣＶＤ法によって、図６に示すように、絶縁膜５ｅ
1 上に、例えばＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 を形成
する。
【００７０】続いて、搬送チャンバ１０ａ内をＮ2 ガス
またはＡｒガス等のような不活性ガス雰囲気とした後、
プロセスチャンバ１０ｅ内の半導体基板２を取り出し、
大気に曝すことなく、続くプロセスチャンバ１０ｄ内に
搬入する。
またはＡｒガス等のような不活性ガス雰囲気とした後、
プロセスチャンバ１０ｅ内の半導体基板２を取り出し、
大気に曝すことなく、続くプロセスチャンバ１０ｄ内に
搬入する。
【００７１】その後、プロセスチャンバ１０ｄにおいて
は、上記と同様の低圧ＣＶＤ法等によって、絶縁膜５ｅ
2 上に、例えばＳｉＯ2 からなる絶縁膜５ｅ3 を形成し
た後、搬送チャンバ１０ａ内をＮ2 ガスまたはＡｒガス
等のような不活性ガス雰囲気とした状態で、プロセスチ
ャンバ１０ｄ内の半導体基板２を取り出し、大気に曝す
ことなく、続くプロセスチャンバ１０ｅ内に搬入する。
は、上記と同様の低圧ＣＶＤ法等によって、絶縁膜５ｅ
2 上に、例えばＳｉＯ2 からなる絶縁膜５ｅ3 を形成し
た後、搬送チャンバ１０ａ内をＮ2 ガスまたはＡｒガス
等のような不活性ガス雰囲気とした状態で、プロセスチ
ャンバ１０ｄ内の半導体基板２を取り出し、大気に曝す
ことなく、続くプロセスチャンバ１０ｅ内に搬入する。
【００７２】次いで、プロセスチャンバ１０ｅにおいて
は、上記と同様の低圧ＣＶＤ法等によって、図６に示す
ように、絶縁膜５ｅ3 上に、例えばＳｉ3 Ｎ4 からなる
絶縁膜５ｅ4 を形成することにより、絶縁膜５ｅを形成
する。
は、上記と同様の低圧ＣＶＤ法等によって、図６に示す
ように、絶縁膜５ｅ3 上に、例えばＳｉ3 Ｎ4 からなる
絶縁膜５ｅ4 を形成することにより、絶縁膜５ｅを形成
する。
【００７３】続いて、半導体基板２上に、例えばｐ形不
純物のリンが導入された低抵抗ポリシリコンからなる導
体膜を堆積した後、その導体膜をフォトリソグラフィ技
術およびエッチング技術によってパターニングすること
により、図７に示すように、絶縁膜５ｅ4 上にコントロ
ールゲート電極５ｆを形成する。
純物のリンが導入された低抵抗ポリシリコンからなる導
体膜を堆積した後、その導体膜をフォトリソグラフィ技
術およびエッチング技術によってパターニングすること
により、図７に示すように、絶縁膜５ｅ4 上にコントロ
ールゲート電極５ｆを形成する。
【００７４】その後、半導体集積回路装置の通常の製造
プロセスに従って図１および図２に示した半導体集積回
路装置１ａを製造する。
プロセスに従って図１および図２に示した半導体集積回
路装置１ａを製造する。
【００７５】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【００７６】(1).絶縁膜５ｅをＣＶＤ法によって形成し
たことにより、フローティングゲート電極５ｄの被覆性
を向上させることができ、フローティングゲート電極５
ｄの上面に起伏があったとしても、絶縁膜５ｅ1 の膜厚
がほぼ均等になりシンニング現象を防止することができ
るので、そのシンニング現象に起因する２層電極間にお
ける電荷のリークを防止することが可能となる。
たことにより、フローティングゲート電極５ｄの被覆性
を向上させることができ、フローティングゲート電極５
ｄの上面に起伏があったとしても、絶縁膜５ｅ1 の膜厚
がほぼ均等になりシンニング現象を防止することができ
るので、そのシンニング現象に起因する２層電極間にお
ける電荷のリークを防止することが可能となる。
【００７７】(2).上記(1) により、２層電極間における
電荷のリークに起因するデータリテンション不良を防止
することが可能となる。
電荷のリークに起因するデータリテンション不良を防止
することが可能となる。
【００７８】(3).上記(1),(2) により、半導体集積回路
装置１ａの性能、信頼性および歩留りを向上させること
が可能となる。
装置１ａの性能、信頼性および歩留りを向上させること
が可能となる。
【００７９】(4).半導体製造装置１０をマルチチャンバ
構造としたことにより、製造装置の大幅な変更を伴うこ
となく、フローティングゲート電極５ｄとコントロール
ゲート電極５ｆとの間の絶縁膜５ｅを良好に形成するこ
との可能な半導体製造装置１０を提供することが可能と
なる。
構造としたことにより、製造装置の大幅な変更を伴うこ
となく、フローティングゲート電極５ｄとコントロール
ゲート電極５ｆとの間の絶縁膜５ｅを良好に形成するこ
との可能な半導体製造装置１０を提供することが可能と
なる。
【００８０】（実施例２）図８は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。
ある半導体集積回路装置の要部断面図である。
【００８１】図８に示す本実施例２の半導体集積回路装
置１ｂは、例えばＤＲＡＭ（Dynamic RAM)である。な
お、図８はＤＲＡＭのメモリセル１１を示している。
置１ｂは、例えばＤＲＡＭ（Dynamic RAM)である。な
お、図８はＤＲＡＭのメモリセル１１を示している。
【００８２】メモリセル１１は、例えば１つのｎＭＯＳ
１２とキャパシタ１３とから構成されている。ｎＭＯＳ
１２は、半導体基板２の上部に形成された一対の半導体
領域１２ａ，１２ｂと、半導体基板２上に形成されたゲ
ート絶縁膜１２ｃと、ゲート絶縁膜１２ｃ上に形成され
たゲート電極１２ｄとを有している。
１２とキャパシタ１３とから構成されている。ｎＭＯＳ
１２は、半導体基板２の上部に形成された一対の半導体
領域１２ａ，１２ｂと、半導体基板２上に形成されたゲ
ート絶縁膜１２ｃと、ゲート絶縁膜１２ｃ上に形成され
たゲート電極１２ｄとを有している。
【００８３】ｎＭＯＳ１２の一対の半導体領域１２ａ，
１２ｂには、例えばｎ形不純物のリンまたはＡｓが導入
されている。
１２ｂには、例えばｎ形不純物のリンまたはＡｓが導入
されている。
【００８４】一方の半導体領域１２ａは、絶縁膜５ｅ1
，５ｅ2 ，６ｅに穿孔された接続孔７ｃを通じて、例
えば低抵抗ポリシリコンからなる引出し電極１４と電気
的に接続されている。また、他方の半導体領域１２ｂ
は、半導体基板２上の絶縁膜５ｅ1 ，５ｅ2 に穿孔され
た接続孔７ｄを通じてキャパシタ１３の下部電極１３ａ
と電気的に接続されている。
，５ｅ2 ，６ｅに穿孔された接続孔７ｃを通じて、例
えば低抵抗ポリシリコンからなる引出し電極１４と電気
的に接続されている。また、他方の半導体領域１２ｂ
は、半導体基板２上の絶縁膜５ｅ1 ，５ｅ2 に穿孔され
た接続孔７ｄを通じてキャパシタ１３の下部電極１３ａ
と電気的に接続されている。
【００８５】絶縁膜５ｅ1 ，５ｅ2 は、前記実施例１と
同一材料からなり、その形成方法も前記実施例１と同じ
方法である。本実施例２においては、この最下層（半導
体基板２の直上層またはそれに最も近い層）の絶縁膜を
絶縁膜５ｅ1 ，５ｅ2 の積層膜によって構成したことに
より、接続孔７ｃ，７ｄの形状をテーパの少ないほぼ垂
直に形成することが可能となっている。その理由は、下
層の絶縁膜５ｅ1 と上層の絶縁膜５ｅ2 とでエッチング
レートが異なるためオーバーエッチを抑制できるからで
ある。これにより、微細な接続孔７ｃ，７ｄを良好に形
成することが可能となっている。
同一材料からなり、その形成方法も前記実施例１と同じ
方法である。本実施例２においては、この最下層（半導
体基板２の直上層またはそれに最も近い層）の絶縁膜を
絶縁膜５ｅ1 ，５ｅ2 の積層膜によって構成したことに
より、接続孔７ｃ，７ｄの形状をテーパの少ないほぼ垂
直に形成することが可能となっている。その理由は、下
層の絶縁膜５ｅ1 と上層の絶縁膜５ｅ2 とでエッチング
レートが異なるためオーバーエッチを抑制できるからで
ある。これにより、微細な接続孔７ｃ，７ｄを良好に形
成することが可能となっている。
【００８６】ゲート絶縁膜１２ｃは、例えばＳｉＯ2 か
らなる。ゲート電極１２ｄは、低抵抗ポリシリコンから
なる導体層１２ｄ1 上にタングステンシリサイド等のよ
うなシリサイド層１２ｄ2 が積層されて構成されてい
る。なお、ゲート電極１２ｄの側面には、サイドウォー
ル１５が形成されている。これにより、ｎＭＯＳ１２が
ＬＤＤ（Lightly Doped Drain)構造を構成するようにな
っている。
らなる。ゲート電極１２ｄは、低抵抗ポリシリコンから
なる導体層１２ｄ1 上にタングステンシリサイド等のよ
うなシリサイド層１２ｄ2 が積層されて構成されてい
る。なお、ゲート電極１２ｄの側面には、サイドウォー
ル１５が形成されている。これにより、ｎＭＯＳ１２が
ＬＤＤ（Lightly Doped Drain)構造を構成するようにな
っている。
【００８７】キャパシタ１３は、上記した下部電極１３
ａと、それを被覆する容量絶縁膜１３ｂと、それを被覆
する上部電極１３ｃとから構成されている。下部電極１
３ａおよび上部電極１３ｃは、共に、例えば低抵抗ポリ
シリコンからなる。容量絶縁膜１３ｂは、例えば５酸化
タンタル（Ｔａ2 Ｏ5)からなる。
ａと、それを被覆する容量絶縁膜１３ｂと、それを被覆
する上部電極１３ｃとから構成されている。下部電極１
３ａおよび上部電極１３ｃは、共に、例えば低抵抗ポリ
シリコンからなる。容量絶縁膜１３ｂは、例えば５酸化
タンタル（Ｔａ2 Ｏ5)からなる。
【００８８】絶縁膜６ｅ上には、例えばＢＰＳＧ等から
なる絶縁膜６ｆが堆積されている。絶縁膜６ｆ上には、
例えばタングステンからなる第１層配線８ａ3 が形成さ
れている。この第１層配線８ａ3 は、絶縁膜６ｆに穿孔
された接続孔７ｅを通じて上記した引出し電極１４と電
気的に接続されている。また、絶縁膜６ｆ上には、例え
ばＳｉＯ2 からなる絶縁膜６ｇが堆積されており、これ
により、第１層配線８ａ3 が被覆されている。
なる絶縁膜６ｆが堆積されている。絶縁膜６ｆ上には、
例えばタングステンからなる第１層配線８ａ3 が形成さ
れている。この第１層配線８ａ3 は、絶縁膜６ｆに穿孔
された接続孔７ｅを通じて上記した引出し電極１４と電
気的に接続されている。また、絶縁膜６ｆ上には、例え
ばＳｉＯ2 からなる絶縁膜６ｇが堆積されており、これ
により、第１層配線８ａ3 が被覆されている。
【００８９】このように、本実施例２によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【００９０】(1).ＣＶＤ法によって形成されたＳｉＯ2
からなる絶縁膜５ｅ1 上にＣＶＤ法によって形成された
Ｓｉ3 Ｎ4 からなる絶縁膜５ｅ2 を堆積してなる積層膜
に接続孔７ｃ，７ｄを形成したことにより、接続孔７
ｃ，７ｄの側面のオーバエッチングを抑制することが可
能となる。
からなる絶縁膜５ｅ1 上にＣＶＤ法によって形成された
Ｓｉ3 Ｎ4 からなる絶縁膜５ｅ2 を堆積してなる積層膜
に接続孔７ｃ，７ｄを形成したことにより、接続孔７
ｃ，７ｄの側面のオーバエッチングを抑制することが可
能となる。
【００９１】(2).上記(1) により、テーパの少ない微細
な接続孔７ｃ，７ｄを形成することが可能となる。
な接続孔７ｃ，７ｄを形成することが可能となる。
【００９２】(3).上記(1) により、接続孔７ｃ，７ｄ形
成時におけるオーバーエッチに起因する絶縁不良を抑制
することができるので、半導体集積回路装置の信頼性お
よび歩留りを向上させることが可能となる。
成時におけるオーバーエッチに起因する絶縁不良を抑制
することができるので、半導体集積回路装置の信頼性お
よび歩留りを向上させることが可能となる。
【００９３】（実施例３）図９は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。
ある半導体集積回路装置の要部断面図である。
【００９４】図９に示す本実施例３の半導体集積回路装
置１ｃは、例えばＳＲＡＭ（StaticRAM）である。な
お、図９にはＳＲＡＭのメモリセルを構成するドライバ
ＭＯＳ・ＦＥＴ１６とトランスファＭＯＳ・ＦＥＴ１７
が示されている。
置１ｃは、例えばＳＲＡＭ（StaticRAM）である。な
お、図９にはＳＲＡＭのメモリセルを構成するドライバ
ＭＯＳ・ＦＥＴ１６とトランスファＭＯＳ・ＦＥＴ１７
が示されている。
【００９５】ドライバＭＯＳ・ＦＥＴ１６は、半導体基
板２の上部に形成された一対の半導体領域１６ａ，１６
ｂと、半導体基板２上に形成されたゲート絶縁膜１６ｃ
と、ゲート絶縁膜１６ｃ上に形成されたゲート電極１６
ｄとを有している。
板２の上部に形成された一対の半導体領域１６ａ，１６
ｂと、半導体基板２上に形成されたゲート絶縁膜１６ｃ
と、ゲート絶縁膜１６ｃ上に形成されたゲート電極１６
ｄとを有している。
【００９６】ドライバＭＯＳ・ＦＥＴ１６の一対の半導
体領域１６ａ，１６ｂには、例えばｎ形不純物のリンま
たはＡｓが導入されている。一方の半導体領域１６ａ
は、絶縁膜６ｈに穿孔された接続孔７ｆを通じてトラン
スファＭＯＳ・ＦＥＴ１７のソース・ドレインおよびチ
ャネルを構成するための導体層１７ａと電気的に接続さ
れている。
体領域１６ａ，１６ｂには、例えばｎ形不純物のリンま
たはＡｓが導入されている。一方の半導体領域１６ａ
は、絶縁膜６ｈに穿孔された接続孔７ｆを通じてトラン
スファＭＯＳ・ＦＥＴ１７のソース・ドレインおよびチ
ャネルを構成するための導体層１７ａと電気的に接続さ
れている。
【００９７】ゲート絶縁膜１６ｃは、例えばＳｉＯ2 か
らなる。ゲート電極１６ｄは、図示はしないが、低抵抗
ポリシリコンからなる導体層上にタングステンシリサイ
ド等のようなシリサイド層が積層されて構成されてい
る。なお、ゲート電極１６ｄの側面には、サイドウォー
ル１５が形成されている。これにより、ドライバＭＯＳ
・ＦＥＴ１６がＬＤＤ構造を構成するようになってい
る。
らなる。ゲート電極１６ｄは、図示はしないが、低抵抗
ポリシリコンからなる導体層上にタングステンシリサイ
ド等のようなシリサイド層が積層されて構成されてい
る。なお、ゲート電極１６ｄの側面には、サイドウォー
ル１５が形成されている。これにより、ドライバＭＯＳ
・ＦＥＴ１６がＬＤＤ構造を構成するようになってい
る。
【００９８】トランスファＭＯＳ・ＦＥＴ１７は、上記
した導体層（第１電極）１７ａと、導体層１７ａ上に形
成された絶縁膜５ｅ1 ，５ｅ2 と、絶縁膜５ｅ1 ，５ｅ
2 上に形成された導体層（第２電極）１７ｂとから構成
されている。
した導体層（第１電極）１７ａと、導体層１７ａ上に形
成された絶縁膜５ｅ1 ，５ｅ2 と、絶縁膜５ｅ1 ，５ｅ
2 上に形成された導体層（第２電極）１７ｂとから構成
されている。
【００９９】導体層１７ａは、例えば低抵抗ポリシリコ
からなり、上記したようにソース・ドレインおよびチャ
ネルを形成するための層である。なお、図９はチャネル
長に沿って切断した図なので、チャネルのみが示されて
いる。
からなり、上記したようにソース・ドレインおよびチャ
ネルを形成するための層である。なお、図９はチャネル
長に沿って切断した図なので、チャネルのみが示されて
いる。
【０１００】絶縁膜５ｅ1 ，５ｅ2 は、前記実施例１，
２と同じ材料からなり、その形成方法も前記実施例１と
同じ方法である。絶縁膜５ｅ1 ，５ｅ2 のうち、導体層
１７ａ，１７ｂに挟まれている部分は、トランスファＭ
ＯＳ・ＦＥＴ１７のゲート絶縁膜として機能している。
すなわち、本実施例３においては、トランスファＭＯＳ
・ＦＥＴ１７のゲート絶縁膜が、例えば低圧ＣＶＤ法に
よって形成されたＳｉＯ2 からなる絶縁膜５ｅ1 と、例
えば低圧ＣＶＤ法によって形成されたＳｉ3 Ｎ4 からな
る絶縁膜５ｅ2 との積層膜によって構成されている。
２と同じ材料からなり、その形成方法も前記実施例１と
同じ方法である。絶縁膜５ｅ1 ，５ｅ2 のうち、導体層
１７ａ，１７ｂに挟まれている部分は、トランスファＭ
ＯＳ・ＦＥＴ１７のゲート絶縁膜として機能している。
すなわち、本実施例３においては、トランスファＭＯＳ
・ＦＥＴ１７のゲート絶縁膜が、例えば低圧ＣＶＤ法に
よって形成されたＳｉＯ2 からなる絶縁膜５ｅ1 と、例
えば低圧ＣＶＤ法によって形成されたＳｉ3 Ｎ4 からな
る絶縁膜５ｅ2 との積層膜によって構成されている。
【０１０１】これにより、導体層１７ａに起伏があった
としてもそれを被覆する絶縁膜５ｅ1 の厚さをほぼ均一
にすることができ、絶縁膜５ｅ1 の一部に薄い箇所が形
成されるシンニング現象を防止することができるので、
そのシンニング現象に起因するトランスファＭＯＳ・Ｆ
ＥＴ１７のしきい値電圧の変動等を防止することが可能
となっている。
としてもそれを被覆する絶縁膜５ｅ1 の厚さをほぼ均一
にすることができ、絶縁膜５ｅ1 の一部に薄い箇所が形
成されるシンニング現象を防止することができるので、
そのシンニング現象に起因するトランスファＭＯＳ・Ｆ
ＥＴ１７のしきい値電圧の変動等を防止することが可能
となっている。
【０１０２】導体層１７ｂは、例えば低抵抗ポリシリコ
ンからなり、トランスファＭＯＳ・ＦＥＴ１７のゲート
電極として機能している。絶縁膜５ｅ2 上には、例えば
ＣＶＤ法等によって形成されたＳｉＯ2 からなる絶縁膜
６ｉが堆積されており、これにより、導体層１７ｂが被
覆されている。
ンからなり、トランスファＭＯＳ・ＦＥＴ１７のゲート
電極として機能している。絶縁膜５ｅ2 上には、例えば
ＣＶＤ法等によって形成されたＳｉＯ2 からなる絶縁膜
６ｉが堆積されており、これにより、導体層１７ｂが被
覆されている。
【０１０３】このように、本実施例３によれば、以下の
効果を得ることが可能となる。
効果を得ることが可能となる。
【０１０４】(1).トランスファＭＯＳ・ＦＥＴ１７のゲ
ート絶縁膜を、例えば低圧ＣＶＤ法によって形成された
ＳｉＯ2 からなる絶縁膜５ｅ1 と、例えば低圧ＣＶＤ法
によって形成されたＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 と
の積層膜によって形成することにより、トランスファＭ
ＯＳ・ＦＥＴ１７の導体層１７ａに起伏があったとして
もそれを被覆する絶縁膜５ｅ1 の厚さをほぼ均一にする
ことができ、絶縁膜５ｅ1 の一部に薄い箇所が形成され
るシンニング現象を防止することができるので、そのシ
ンニング現象に起因するトランスファＭＯＳ・ＦＥＴ１
７のしきい値電圧の変動等を防止することが可能とな
る。
ート絶縁膜を、例えば低圧ＣＶＤ法によって形成された
ＳｉＯ2 からなる絶縁膜５ｅ1 と、例えば低圧ＣＶＤ法
によって形成されたＳｉ3 Ｎ4 からなる絶縁膜５ｅ2 と
の積層膜によって形成することにより、トランスファＭ
ＯＳ・ＦＥＴ１７の導体層１７ａに起伏があったとして
もそれを被覆する絶縁膜５ｅ1 の厚さをほぼ均一にする
ことができ、絶縁膜５ｅ1 の一部に薄い箇所が形成され
るシンニング現象を防止することができるので、そのシ
ンニング現象に起因するトランスファＭＯＳ・ＦＥＴ１
７のしきい値電圧の変動等を防止することが可能とな
る。
【０１０５】(2).上記(1) により、半導体集積回路装置
１ｃの性能、信頼性および歩留りを向上させることが可
能となる。
１ｃの性能、信頼性および歩留りを向上させることが可
能となる。
【０１０６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１０７】例えば前記実施例１においては、２層電極
間にＳｉＯ2 膜とＳｉ3 Ｎ4 膜とをそれぞれ２層ずつ交
互に重ねて形成した場合について説明したが、これに限
定されるものではなく種々変更可能であり、ＳｉＯ2 膜
とＳｉ3 Ｎ4 膜とをそれぞれ３層ずつあるいはそれ以上
ずつ交互に重ねて形成しても良い。そして、このＳｉＯ
2 膜とＳｉ3 Ｎ4 膜との積層順序を逆にしても良い。
間にＳｉＯ2 膜とＳｉ3 Ｎ4 膜とをそれぞれ２層ずつ交
互に重ねて形成した場合について説明したが、これに限
定されるものではなく種々変更可能であり、ＳｉＯ2 膜
とＳｉ3 Ｎ4 膜とをそれぞれ３層ずつあるいはそれ以上
ずつ交互に重ねて形成しても良い。そして、このＳｉＯ
2 膜とＳｉ3 Ｎ4 膜との積層順序を逆にしても良い。
【０１０８】また、前記実施例１においては、２層電極
間の絶縁膜をＳｉＯ2 膜とＳｉ3 Ｎ4 膜とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば絶縁膜中にＴａ2 Ｏ5 からなる絶縁膜、ＰＺＴ（Ｐｂ
ＺｒＴｉＯ3)からなる絶縁膜またはＢＺＴ（Ｂａx Ｚｎ
y Ｔｉz Ｏ）からなる絶縁膜を介在させても良い。この
場合も、所定の絶縁膜の形成行程からそれに続く所定の
絶縁膜の形成工程の間において半導体基板を、Ｎ2 ガス
やＡｒガス等のような不活性ガス雰囲気中において大気
に曝すことなく搬送させるようにする。
間の絶縁膜をＳｉＯ2 膜とＳｉ3 Ｎ4 膜とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば絶縁膜中にＴａ2 Ｏ5 からなる絶縁膜、ＰＺＴ（Ｐｂ
ＺｒＴｉＯ3)からなる絶縁膜またはＢＺＴ（Ｂａx Ｚｎ
y Ｔｉz Ｏ）からなる絶縁膜を介在させても良い。この
場合も、所定の絶縁膜の形成行程からそれに続く所定の
絶縁膜の形成工程の間において半導体基板を、Ｎ2 ガス
やＡｒガス等のような不活性ガス雰囲気中において大気
に曝すことなく搬送させるようにする。
【０１０９】また、前記実施例２，３においてはＳｉＯ
2 膜とＳｉ3 Ｎ4 膜とを形成した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを２層ずつある
いはそれ以上ずつ交互に重ねて形成しても良い。そし
て、このＳｉＯ2 膜とＳｉ3 Ｎ4 膜との積層順序を逆に
しても良い。
2 膜とＳｉ3 Ｎ4 膜とを形成した場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを２層ずつある
いはそれ以上ずつ交互に重ねて形成しても良い。そし
て、このＳｉＯ2 膜とＳｉ3 Ｎ4 膜との積層順序を逆に
しても良い。
【０１１０】前記実施例１〜３においては、ＳｉＯ2 膜
を形成するためのＣＶＤ処理の際に、ＴＥＯＳガスとＮ
2 ガスとＯ2 ガスとの混合ガスを用いた場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばＴＥＯＳガスのみでも良いし、ＴＥＯＳ
ガスとＮ2 ガスとの混合ガスまたはＴＥＯＳガスとＯ2
ガスとの混合ガスを用いても良い。
を形成するためのＣＶＤ処理の際に、ＴＥＯＳガスとＮ
2 ガスとＯ2 ガスとの混合ガスを用いた場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばＴＥＯＳガスのみでも良いし、ＴＥＯＳ
ガスとＮ2 ガスとの混合ガスまたはＴＥＯＳガスとＯ2
ガスとの混合ガスを用いても良い。
【０１１１】また、ＳｉＯ2 膜をＣＶＤ法で形成するた
めの原料ガスとしては、例えばＳｉＨ2 Ｃｌ2 ガスとＮ
2 Ｏガスとの混合ガス、ＳｉＨ2 Ｃｌ2 ガスとＮＯガス
との混合ガス、ＳｉＨ4 ガスとＮ2 Ｏガスとの混合ガ
ス、ＳｉＨ4 ガスとＮＯガスとの混合ガス、あるいはこ
れら混合ガスとＮ2 ガスまたはＨ2 ガスとの混合ガスを
用いても良し、水素を含まないＳｉ−Ｃ−Ｏ（シリカカ
ーボナイト）系ガスを用いても良い。
めの原料ガスとしては、例えばＳｉＨ2 Ｃｌ2 ガスとＮ
2 Ｏガスとの混合ガス、ＳｉＨ2 Ｃｌ2 ガスとＮＯガス
との混合ガス、ＳｉＨ4 ガスとＮ2 Ｏガスとの混合ガ
ス、ＳｉＨ4 ガスとＮＯガスとの混合ガス、あるいはこ
れら混合ガスとＮ2 ガスまたはＨ2 ガスとの混合ガスを
用いても良し、水素を含まないＳｉ−Ｃ−Ｏ（シリカカ
ーボナイト）系ガスを用いても良い。
【０１１２】前記実施例１〜３においては、絶縁膜の形
成に用いるプロセスチャンバをホットウォール形のＣＶ
Ｄ処理部とした場合について説明したが、これに限定さ
れるものではなく、例えばＣＶＤ処理に際して半導体基
板のみを加熱する、いわゆるコールドウォール形のＣＶ
Ｄ処理部としても良い。
成に用いるプロセスチャンバをホットウォール形のＣＶ
Ｄ処理部とした場合について説明したが、これに限定さ
れるものではなく、例えばＣＶＤ処理に際して半導体基
板のみを加熱する、いわゆるコールドウォール形のＣＶ
Ｄ処理部としても良い。
【０１１３】また、前記実施例１〜３においては、Ｓｉ
Ｏ2 膜とＳｉ3 Ｎ4 膜とをそれぞれ異なるプロセスチャ
ンバで形成した場合について説明したが、これに限定さ
れるものではなく、例えば１つのプロセスチャンバ内で
ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを形成するようにしても良
い。この場合は、形成する膜に応じて反応ガスを変えれ
ば良い。
Ｏ2 膜とＳｉ3 Ｎ4 膜とをそれぞれ異なるプロセスチャ
ンバで形成した場合について説明したが、これに限定さ
れるものではなく、例えば１つのプロセスチャンバ内で
ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを形成するようにしても良
い。この場合は、形成する膜に応じて反応ガスを変えれ
ば良い。
【０１１４】また、前記実施例１〜３においては、絶縁
膜をＳｉＯ2 膜とＳｉ3 Ｎ4 膜との積層構造とした場合
について説明したが、これに限定されるものではなく、
例えばその絶縁膜の一層または全部を酸化窒素ケイ素膜
で構成するようにしても良い。この場合は、同一処理室
内に、ＳｉＨ4 ガスまたはＳｉＨ2 Ｃｌ2 ガスと、アン
モニアまたはアミン類と、酸化窒素ガスとの混合ガスを
流し、その混合比を切り換えることにより形成すれば良
い。
膜をＳｉＯ2 膜とＳｉ3 Ｎ4 膜との積層構造とした場合
について説明したが、これに限定されるものではなく、
例えばその絶縁膜の一層または全部を酸化窒素ケイ素膜
で構成するようにしても良い。この場合は、同一処理室
内に、ＳｉＨ4 ガスまたはＳｉＨ2 Ｃｌ2 ガスと、アン
モニアまたはアミン類と、酸化窒素ガスとの混合ガスを
流し、その混合比を切り換えることにより形成すれば良
い。
【０１１５】また、前記実施例３においては、トランス
ファＭＯＳ・ＦＥＴのゲート絶縁膜を、ＣＶＤ法によっ
て形成されたＳｉＯ2 膜と、ＣＶＤ法によって形成され
たＳｉ3 Ｎ4 膜とで形成した場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば半導体基板上に形成されるキャパシタの容量絶縁膜
をＣＶＤ法によって形成されたＳｉＯ2 膜と、ＣＶＤ法
によって形成されたＳｉ3 Ｎ4 膜とで形成するようにし
ても良い。この場合も容量絶縁膜の厚さをほぼ均一にで
き、所定箇所において膜厚が薄くなるのを防止できるの
で、キャパシタの上下電極間の電荷のリークを防止で
き、キャパシタの電荷蓄積容量を増加させることが可能
となる。
ファＭＯＳ・ＦＥＴのゲート絶縁膜を、ＣＶＤ法によっ
て形成されたＳｉＯ2 膜と、ＣＶＤ法によって形成され
たＳｉ3 Ｎ4 膜とで形成した場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば半導体基板上に形成されるキャパシタの容量絶縁膜
をＣＶＤ法によって形成されたＳｉＯ2 膜と、ＣＶＤ法
によって形成されたＳｉ3 Ｎ4 膜とで形成するようにし
ても良い。この場合も容量絶縁膜の厚さをほぼ均一にで
き、所定箇所において膜厚が薄くなるのを防止できるの
で、キャパシタの上下電極間の電荷のリークを防止で
き、キャパシタの電荷蓄積容量を増加させることが可能
となる。
【０１１６】また、前記実施例１においては、ＳｉＯ2
からなる絶縁膜を堆積するのに先立って、ＳｉＯ2 を形
成するためのプロセスチャンバ内をＯ2 を還元する雰囲
気とした状態で半導体基板に対して熱処理を施した場合
について説明したが、これに限定されるものではなく、
熱処理用のプロセスチャンバを用意し、そのチャンバ内
で熱処理を施すようにしても良い。
からなる絶縁膜を堆積するのに先立って、ＳｉＯ2 を形
成するためのプロセスチャンバ内をＯ2 を還元する雰囲
気とした状態で半導体基板に対して熱処理を施した場合
について説明したが、これに限定されるものではなく、
熱処理用のプロセスチャンバを用意し、そのチャンバ内
で熱処理を施すようにしても良い。
【０１１７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＥＥＰ
ＲＯＭ、ＤＲＡＭまたはＳＲＡＭに適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えばゲートアレイ等のような論理回路、論理付きＥＥ
ＰＲＯＭまたは論理付きＳＲＡＭ等のような他の半導体
集積回路装置の製造方法に適用することも可能である。
なされた発明をその背景となった利用分野であるＥＥＰ
ＲＯＭ、ＤＲＡＭまたはＳＲＡＭに適用した場合につい
て説明したが、これに限定されず種々適用可能であり、
例えばゲートアレイ等のような論理回路、論理付きＥＥ
ＰＲＯＭまたは論理付きＳＲＡＭ等のような他の半導体
集積回路装置の製造方法に適用することも可能である。
【０１１８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１９】本発明の半導体集積回路装置の製造方法に
よれば、第１絶縁膜をＣＶＤ法によって形成することに
より、第１絶縁膜を下地の形状に沿って均一に被着する
ことができるので、第１電極を形成する多結晶シリコン
膜の上面に起伏があったとしても、第１絶縁膜の膜厚を
ほぼ均等にすることができる。すなわち、第１電極を被
覆する絶縁膜におけるシンニング現象を防止することが
できるので、そのシンニング現象に起因する２層電極間
における電荷のリークを防止することが可能となる。こ
のため、例えば本発明をＥＥＰＲＯＭに適用した場合に
は、２層電極における電荷のリークに起因するデータリ
テンション不良を防止することが可能となる。したがっ
て、半導体集積回路装置の性能、信頼性および歩留りを
向上させることが可能となる。
よれば、第１絶縁膜をＣＶＤ法によって形成することに
より、第１絶縁膜を下地の形状に沿って均一に被着する
ことができるので、第１電極を形成する多結晶シリコン
膜の上面に起伏があったとしても、第１絶縁膜の膜厚を
ほぼ均等にすることができる。すなわち、第１電極を被
覆する絶縁膜におけるシンニング現象を防止することが
できるので、そのシンニング現象に起因する２層電極間
における電荷のリークを防止することが可能となる。こ
のため、例えば本発明をＥＥＰＲＯＭに適用した場合に
は、２層電極における電荷のリークに起因するデータリ
テンション不良を防止することが可能となる。したがっ
て、半導体集積回路装置の性能、信頼性および歩留りを
向上させることが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】図１の半導体集積回路装置のメモリセルにおけ
る拡大断面図である。
る拡大断面図である。
【図３】図１の半導体集積回路装置の製造に用いる半導
体製造装置の説明図である。
体製造装置の説明図である。
【図４】図３の半導体製造装置のＩＶ−ＩＶ線の断面図
である。
である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
の要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の要部断面図である。
の要部断面図である。
１ａ〜１ｃ 半導体集積回路装置 ２ 半導体基板 ３ｐ ｐウエル ３ｎ ｎウエル ４ フィールド絶縁膜 ５ メモリセル ５ａ，５ｂ 半導体領域 ５ａ1 ，５ａ2 ，５ｂ1 ，５ｂ2 半導体領域 ５ｃ ゲート絶縁膜 ５ｄ フローティングゲート電極（第１電極） ５ｅ 絶縁膜 ５ｅ1 絶縁膜（第１絶縁膜） ５ｅ2 絶縁膜（第２絶縁膜） ５ｅ3 絶縁膜（第１絶縁膜） ５ｅ4 絶縁膜（第２絶縁膜） ５ｆ コントロールゲート電極（第２電極） ６ａ〜６ｃ，６ｆ〜６ｉ 絶縁膜 ６ｄ 表面保護膜 ７ａ〜７ｆ 接続孔 ８ａ1 〜８ａ3 第１層配線 ８ｂ1 〜８ｂ4 第２層配線 ９Ｎ ｎチャネル形のＭＯＳ・ＦＥＴ ９Ｎａ，９Ｎｂ 半導体領域 ９Ｎｃ ゲート絶縁膜 ９Ｎｄ ゲート電極 ９Ｐ ｐチャネル形のＭＯＳ・ＦＥＴ ９Ｐａ，９Ｐｂ 半導体領域 ９Ｐｃ ゲート絶縁膜 ９Ｐｄ ゲート電極 １０ 半導体製造装置 １０ａ 搬送チャンバ（搬送室） １０ｂ カセット室 １０ｃ〜１０ｆ プロセスチャンバ １０ｅ1 反応室 １０ｅ2 サセプタ １０ｅ3 ヒータ（加熱部） １０ｅ4 ガス導入管 １０ｅ5 排気管 １０ｇ ゲートバルブ １１ メモリセル １２ ｎチャネル形のＭＯＳ・ＦＥＴ １２ａ，１２ｂ 半導体領域 １２ｃ ゲート絶縁膜 １２ｄ ゲート電極 １２ｄ1 導体層 １２ｄ2 シリサイド層 １３ キャパシタ １３ａ 下部電極 １３ｂ 容量絶縁膜 １３ｃ 上部電極 １４ 引出し電極 １５ サイドウォール １６ ドライバＭＯＳ・ＦＥＴ １６ａ，１６ｂ 半導体領域 １６ｃ ゲート絶縁膜 １６ｄ ゲート電極 １７ トランスファＭＯＳ・ＦＥＴ １７ａ 導体層（第１電極） １７ｂ 導体層（第２電極） Ａ 周辺回路領域 ＣＳ チャネルストッパ領域 ＭＣ メモリセル領域
Claims (18)
- 【請求項１】 半導体基板上に形成された多結晶シリコ
ン膜を被覆する所定の絶縁膜を形成する際に、前記半導
体基板上に酸化シリコンからなる第１絶縁膜をＣＶＤ法
によって堆積する工程と、前記半導体基板上に窒化シリ
コンからなる第２絶縁膜をＣＶＤ法によって堆積する工
程とを有し、前記第１絶縁膜と前記第２絶縁膜とを交互
に堆積する工程を１回または複数回繰り返すことによ
り、前記所定の絶縁膜を形成することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 多結晶シリコン膜からなる第１電極と第
２電極とを所定の絶縁膜を介して積み重ねた２層電極を
半導体基板上に設けてなる半導体集積回路装置を製造す
る際に、以下の工程を有することを特徴とする半導体集
積回路装置の製造方法。 （ａ）前記半導体基板上に酸化シリコンからなる第１絶
縁膜をＣＶＤ法によって堆積する工程。 （ｂ）前記半導体基板上に窒化シリコンからなる第２絶
縁膜をＣＶＤ法によって堆積する工程。 （ｃ）前記第１絶縁膜と前記第２絶縁膜とを交互に堆積
する工程を１回または複数回繰り返すことにより、前記
所定の絶縁膜を形成する工程。 （ｄ）前記所定の絶縁膜を被覆するように第２電極用の
多結晶シリコン膜を堆積した後、その多結晶シリコン膜
をパターニングすることにより、前記第２電極を形成す
る工程。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１絶縁膜の堆積のため
の工程と、前記第２絶縁膜の堆積のための工程との移行
に際して、前記半導体基板を大気に曝すことなく真空中
において移行することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項４】 請求項２記載の半導体集積回路装置の製
造方法において、前記所定の絶縁膜の堆積工程と、前記
第２電極用の多結晶シリコン膜の堆積工程との移行に際
して、前記半導体基板を大気に曝すことなく真空中にお
いて移行することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 半導体基板上に形成された酸化シリコン
からなる第１絶縁膜上に、窒化シリコンからなる第２絶
縁膜をＣＶＤ法によって堆積する工程と、前記半導体基
板を大気中に曝すことなく真空中で別の反応室に搬送す
る工程と、前記半導体基板上に酸化シリコンからなる第
１絶縁膜をＣＶＤ法によって堆積する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか一項に記載の半
導体集積回路装置の製造方法において、前記第１絶縁膜
または前記第２絶縁膜を堆積する工程に先立って、前記
半導体基板を、純水によって２％以下に希釈されたフッ
酸液に浸漬することにより洗浄した後、その半導体基板
をイソプロピルアルコール蒸気中で乾燥する工程を有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、前記乾燥工程後、前記半導体基板の表
面に形成された自然酸化膜を、希釈したフッ酸蒸気中で
除去する工程を有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項８】 請求項６記載の半導体集積回路装置の製
造方法において、前記乾燥工程後、前記半導体基板の表
面に形成された自然酸化膜を、大気圧または低圧下にお
いて三フッ化塩素ガスまたは塩化水素によって除去する
工程を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項９】 請求項７または８記載の半導体集積回路
装置の製造方法において、前記自然酸化膜を除去した
後、前記半導体基板を大気に曝すことなく不活性ガス雰
囲気中を搬送させて所定の絶縁膜を堆積するための反応
室に搬入する工程を有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項１０】 請求項１〜９のいずれか一項に記載の
半導体集積回路装置の製造方法において、前記第１絶縁
膜を堆積する際に、モノシランガスまたはジクロルシラ
ンガスのいずれか一方のガスと、二窒化酸素ガスまたは
窒化酸素ガスのいずれか一方のガスとの混合ガスあるい
はその混合ガスに窒素ガスおよび水素ガスの少なくとも
一方のガスを混合してなるガスを用いることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１１】 請求項１〜１０のいずれか一項に記載
の半導体集積回路装置の製造方法において、前記第１絶
縁膜を堆積する際に、テトラエトキシシランガスまたは
テトラエトキシシランガスと、酸素ガスおよび窒素ガス
の少なくとも一方のガスとの混合ガスを用いることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
の製造方法において、テトラエトキシシランガス分圧と
全圧との比を0.０００１〜１の範囲とし、圧力を0.０１
〜0.１０Ｔｏｒｒとし、温度を６５０℃〜７８０℃の範
囲とすることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１３】 請求項１〜１０のいずれか一項に記載
の半導体集積回路装置の製造方法において、前記第２絶
縁膜を堆積する際に、アンモニアガスまたはアミン類ガ
スを用いることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１４】 請求項１〜１３のいずれか一項に記載
の半導体集積回路装置の製造方法において、前記所定の
絶縁膜の少なくとも一層に、５酸化タンタル、ＰＺＴま
たはＢＺＴからなる絶縁膜を形成する工程を有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 半導体基板上に所定の絶縁膜を堆積す
るための半導体製造装置であって、酸化シリコンからな
る第１絶縁膜をＣＶＤ法によって堆積するための第１反
応室と、窒化シリコンからなる第２絶縁膜をＣＶＤ法に
よって堆積するための第２反応室と、前記第１反応室お
よび前記第２反応室に半導体基板を搬送する際に真空状
態を確保する搬送室とを備え、前記第１反応室および前
記第２反応室は、反応室内全体を加熱する加熱部を設け
てなるホットウォール形の反応室であることを特徴とす
る半導体製造装置。 - 【請求項１６】 半導体基板上に所定の絶縁膜を堆積す
るための半導体製造装置であって、酸化シリコンからな
る第１絶縁膜をＣＶＤ法によって堆積するための第１反
応室と、窒化シリコンからなる第２絶縁膜をＣＶＤ法に
よって堆積するための第２反応室と、前記第１反応室お
よび前記第２反応室に半導体基板を搬送する際に真空状
態を確保する搬送室とを備え、前記第１反応室および前
記第２反応室は、反応室内に収容された半導体基板を加
熱する加熱部を設けてなるコールドウォール形の反応室
であることを特徴とする半導体製造装置。 - 【請求項１７】 半導体基板上に所定の絶縁膜を堆積す
るための半導体製造装置であって、酸化シリコンからな
る第１絶縁膜と、窒化シリコンからなる第２絶縁膜とを
導入ガスの切り換えによって同一室内で半導体基板上に
堆積するための反応室と、前記反応室に半導体基板を搬
送する際に真空状態を確保する搬送室とを備えることを
特徴とする半導体製造装置。 - 【請求項１８】 多結晶シリコン膜からなる第１電極と
第２電極とを所定の絶縁膜を介して積み重ねてなる２層
電極を半導体基板上に設けてなる半導体集積回路装置で
あって、前記所定の絶縁膜がＣＶＤ法によって堆積され
た酸化シリコンからなる第１絶縁膜と、ＣＶＤ法によっ
て堆積された窒化シリコンからなる第２絶縁膜とを有す
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311065A JPH08167704A (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311065A JPH08167704A (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167704A true JPH08167704A (ja) | 1996-06-25 |
Family
ID=18012702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6311065A Pending JPH08167704A (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置の製造方法、半導体製造装置および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466190B1 (ko) * | 2002-06-29 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR101321880B1 (ko) * | 2010-05-25 | 2013-10-28 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법 및 기판 처리 장치 |
-
1994
- 1994-12-15 JP JP6311065A patent/JPH08167704A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466190B1 (ko) * | 2002-06-29 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR101321880B1 (ko) * | 2010-05-25 | 2013-10-28 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체 장치의 제조 방법 및 기판 처리 장치 |
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|---|---|---|---|
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041214 |