KR20090077278A - 플래시 메모리 소자의 제조 방법 - Google Patents

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KR20090077278A
KR20090077278A KR1020080003126A KR20080003126A KR20090077278A KR 20090077278 A KR20090077278 A KR 20090077278A KR 1020080003126 A KR1020080003126 A KR 1020080003126A KR 20080003126 A KR20080003126 A KR 20080003126A KR 20090077278 A KR20090077278 A KR 20090077278A
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 제1 플라즈마 산화(plasma oxidation) 공정을 실시하여 상기 제1 도전막 상에 제1 산화막을 형성하는 단계, 제1 플라즈마 질화(plasma nitridation) 공정을 실시하여 상기 제1 산화막 상에 제1 질소 함유 절연막을 형성하는 단계, 제2 플라즈마 산화 공정을 실시하여 상기 제1 질소 함유 절연막 상에 제2 산화막을 형성하는 단계 및 상기 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함한다.
유전체막, ONO, 플라즈마 산화, 플라즈마 질화

Description

플래시 메모리 소자의 제조 방법{Manufacturing method a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 플라즈마 산화(plasma oxidation) 및 플라즈마 질화(plasma nitridation) 공정을 이용하여 박막 특성이 우수한 유전체막을 형성할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링(coupling) 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(coupling ratio)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간절연막의 정전 용량의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현될 수 있다.
최근에는 소자가 고집적화되면서 셀 사이즈(cell size)가 줄어들게 되어 유전체막의 커패시턴스(capacitance) 값이 감소하여 커플링 비(coupling ratio)가 감소하게 된다. 종래의 유전체막은 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용한 ONO(Oxide-Nitride-Oxide) 구조로 형성되는데, 이 경우 유전체막의 산화막은 통상의 건식 혹은 습식 산화에 의해 형성된 산화막에 비하여 막질이 떨어지며 85%이하의 낮은 스텝 커버리지(Step Coverage) 특성을 갖는다. 이로 인해, 기존의 CVD 방식으로 증착된 ONO 유전체막 구조로는 커플링 비와 누설 전류 스펙(leakage current spec)을 맞추기가 힘들어 커플링 비를 확보하기 위해 ONO 유전체막의 두께를 감소시키고 있다.
그러나, 유전체막의 두께가 감소하면 누설 전류(leakage current) 증가 및 전하 보존(charge retention) 특성 감소를 가져와 소자의 특성이 저하된다. 따라서, ONO 유전체막의 두께가 감소하더라도 누설 전류 및 전하 보전 특성 저하가 발생되지 않도록 ONO 유전체막의 막질 개선이 요구되고 있다.
본 발명은 플라즈마 산화(plasma oxidation) 및 플라즈마 질화(plasma nitridation) 공정으로 박막 특성이 우수한 유전체막을 형성하여 누설 전류 특성 등을 향상시켜 소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 제1 플라즈마 산화(plasma oxidation) 공정을 실시하여 제1 도전막 상에 제1 산화막을 형성하는 단계, 제1 플라즈마 질화(plasma nitridation) 공정을 실시하여 제1 산화막 상에 제1 질소 함유 절연막을 형성하는 단계, 제2 플라즈마 산화 공정을 실시하여 제1 질소 함유 절연막 상에 제2 산화막을 형성하는 단계, 및 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함한다.
상기에서, 제1 및 제2 플라즈마 산화 공정 각각은 O2 분위기하에서 400 내지 600℃의 온도와 1 내지 5torr의 압력을 이용하여 실시된다.
제1 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 형성된다. 제1 플라 즈마 질화 공정은 제1 산화막 형성 후 인-시튜(in-situ)로 실시된다.
제2 플라즈마 산화 공정은 상기 제1 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시된다.
제1 산화막 형성 전, 제1 도전막 상에 제2 질소 함유 절연막을 형성하는 단계를 더 포함한다. 제2 질소 함유 절연막은 제2 플라즈마 질화 공정을 이용하여 형성된다. 제2 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시된다.
제1 플라즈마 산화 공정은 제2 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시된다.
제2 도전막 형성 전, 제2 산화막 상에 제3 질소 함유 절연막을 형성하는 단계를 더 포함한다. 제3 질소 함유 절연막은 제3 플라즈마 질화 공정을 이용하여 형성된다. 제3 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시된다.
제2 플라즈마 산화 공정은 제3 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시된다.
제1 및 제2 도전막 각각은 도프트 폴리실리콘막으로 형성된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 플라즈마 산화(plasma oxidation) 및 플라즈마 질화(plasma nitridation) 공정으로 기존의 CVD 방식에 비해 막질 및 스텝 커버리지(step coverage) 특성이 우수한 ONO 유전체막을 형성함으로써, 누설 전류 특성을 향상시키고, 셀 간 간섭(interference) 현상을 감소시켜 소자의 동작 특성을 향상시킬 수 있다.
둘째, 600℃ 이하의 저온에서 써멀(thernal)에 의한 열화없이 유전체막을 형성하여 유전율을 높여 동일 두께에서 전기적 두께를 낮춤으로써, 커플링 비(coupling ratio)를 향상시켜 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
셋째, 유전체막을 600℃ 이하의 저온에서 형성하므로 하부에 위치한 터널 절연막에 대한 써멀 버짓(Thermal budget)을 줄여 소자의 신뢰성을 향상시킬 수 있다.
넷째, 유전체막의 하부막과 플로팅 게이트 사이 또는 유전체막의 상부막과 컨트롤 게이트 사이에 질소 함유 절연막을 형성함으로써, 후속한 공정에서 게이트 측벽에 측벽 산화 공정을 실시하더라도 플로팅 게이트 또는 컨트롤 게이트의 양쪽 끝부분에서 버즈 빅(bird's beak) 현상을 방지할 수 있다.
다섯째, 상기한 바에 의해 고성능 및 고신뢰성의 소자를 제작할 수 있다.
여섯째, 인-시튜(in-situ)로 유전체막 각각의 막을 형성함으로써, TAT(Turn Around Time)를 단축하여 생산성을 향상시키고 타 장비 투자 비용을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 공정단면도들이다.
도 1a를 참조하면, 터널 절연막(102) 및 제1 도전막(104)이 형성된 반도체 기판(100)이 제공된다. 터널 절연막(102)은 전하를 터널링(tunneling) 하기 위한 것으로, 실리콘 산화막(SiO2)으로 형성될 수 있으며, 이 경우 산화(oxidation) 공정으로 형성될 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(floating gate)를 형성하기 위한 것으로, 박막에 전기적인 특성을 부여하기 위한 도펀트(dopant)가 주입된 도프트 폴리실리콘막(doped polysilicon layer)으로 형성된다. 제1 도전막(104)은 후속한 플라즈마 질화(plasma nitridation) 공정 시 질화되는 두께를 고려하여 목표 두께보다 두껍게 형성된다.
이때, 제1 도전막(104)은 마스크(미도시)를 이용한 식각 공정을 이용하여 일 방향(비트라인 방향)으로 패터닝되어 형성된다. 제1 도전막(104) 패터닝 시에는 제1 도전막(104) 상에 형성된 소자 분리 영역의 소자 분리 마스크(미도시), 제1 도전 막(104), 터널 절연막(102) 및 반도체 기판(100)이 식각되어 트렌치(미도시)가 형성된다. 이후, 트렌치가 채워지도록 트렌치를 포함한 소자 분리 마스크 상에 절연 물질이 증착되어 절연막(미도시)이 형성된 다음 소자 분리용 질화막이 노출되는 시점까지 절연막이 평탄화되어 트렌치 내부에 소자 분리막(미도시)이 형성된다. 소자 분리막이 형성된 후에는 유효 필드 높이(Effective Field Height; EFH)를 조절하기 위한 식각 공정이 더 실시되어 제1 도전막(104)의 측벽 일부가 노출된다.
도 1b를 참조하면, 제1 도전막(104) 및 소자 분리막 상에 제1 질소 함유 절연막(106)을 더 형성한다. 제1 질소 함유 절연막(106)은 제1 도전막(104)과 이후에 형성될 유전체막의 하부막으로 이용되는 산화막이 직접 대면하는 것을 방지하기 위한 것으로 생략 가능하며, 질소를 포함한 절연막이면 모두 적용 가능하다.
제1 질소 함유 절연막(106)은 제1 도전막(104)의 표면을 질화(nitridation) 처리하여 형성할 수 있으며, 바람직하게 플라즈마 질화(plasma nitridation; PN) 공정을 이용하여 실시할 수 있다. 이때, 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시한다.
이로써, 플라즈마 질화 공정에 의해 제1 도전막(104)의 상부가 일정 두께 이상 질화되면서 제1 도전막(104) 상에 제1 질소 함유 절연막(106)이 형성된다. 이 경우, 제1 질소 함유 절연막(106)은 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성된다. 이때, 제1 도전막(104)은 목표 두께로 형성된다. 한편, 제 1 질소 함유 절연막(106)은 후속한 플라즈마 산화 공정 시 산화되는 두께를 고려하여 목표 두께보다 두껍게 형성한다.
이렇듯, 제1 도전막(104) 상에 제1 질소 함유 절연막(106)이 형성될 경우 이후에 형성될 유전체막의 하부막으로 이용되는 산화막과 제1 도전막(104)이 직접 대면하지 않게 된다. 따라서, 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 플로팅 게이트의 양쪽 끝부분(edge)에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
또한, 플라즈마 질화 방식을 이용하여 제1 질소 함유 절연막(106)을 형성할 경우 기존의 화학적기상증착(Chemical Vapor Deposition; CVD) 방식에 비해 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다.
더욱이, 600℃ 이하의 저온에서 써멀(thermal)에 의한 열화 없이 제1 산화막(108)을 형성하여 이후에 형성될 유전체막의 유전율을 높일 수 있고, 터널 절연막(102)에 대한 써멀 버짓(Thermal budget)을 줄일 수 있다.
도 1c를 참조하면, 인-시튜(in-situ)로 플라즈마 산화(plasma oxidation) 공정을 실시하여 제1 질소 함유 절연막(106) 상에 유전체막의 하부막으로 사용하기 위한 제1 산화막(108)을 형성한다. 이때, 플라즈마 산화 공정은 O2 분위기에서 400 내지 600℃의 온도와 1 내지 5torr의 압력을 이용하여 실시한다.
이로써, 플라즈마 산화 공정에 의해 제1 질소 함유 절연막(106)의 상부가 일정 두께 이상 산화되면서 제1 질소 함유 절연막(106) 상에 제1 산화막(108)이 형성 된다. 이 경우, 제1 산화막(108)은 실리콘 산화막(SiO2)으로 형성된다. 이때, 제1 질소 함유 절연막(106)은 목표 두께로 형성된다. 한편, 제1 산화막(108)은 후속한 플라즈마 질화 공정 시 질화되는 두께를 고려하여 목표 두께보다 두껍게 형성한다.
이렇듯, 플라즈마 산화 방식을 이용하여 제1 산화막(108)을 형성할 경우 기존의 CVD 방식에 비해 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다. 또한, 600℃ 이하의 저온에서 써멀에 의한 열화 없이 제1 산화막(108)을 형성하여 이후에 형성될 유전체막의 유전율을 높일 수 있다.
도 1d를 참조하면, 인-시튜로 플라즈마 질화(PN) 공정을 실시하여 제1 산화막(108) 상에 유전체막의 중간막으로 사용하기 위한 제2 질소 함유 절연막(110)을 형성한다. 이때, 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시한다.
이로써, 플라즈마 질화 공정에 의해 제1 산화막(108)의 상부가 일정 두께 이상 질화되면서 제1 산화막(108) 상에 제2 질소 함유 절연막(110)이 형성된다. 이 경우, 제2 질소 함유 절연막(110)은 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성된다. 이때, 제1 산화막(108)은 목표 두께로 형성된다. 한편, 제2 질소 함유 절연막(110)은 후속한 산화 공정 시 산화되는 두께를 고려하여 목표 두께보다 두껍게 형성한다.
이렇듯, 플라즈마 질화 방식을 이용하여 제2 질소 함유 절연막(110)을 형성할 경우 기존의 CVD 방식에 비해 막질을 향상시킬 수 있고, 거의 100%에 가까운 우 수한 스텝 커버리지를 획득할 수 있다. 또한, 600℃ 이하의 저온에서 써멀에 의한 열화 없이 제2 질소 함유 절연막(110)을 형성하므로 이후에 형성될 유전체막의 유전율을 높일 수 있고, 터널 절연막(102)에 대한 써멀 버짓을 줄일 수 있다.
도 1e를 참조하면, 인-시튜로 플라즈마 산화 공정을 실시하여 제2 질소 함유 절연막(110) 상에 유전체막의 상부막으로 사용하기 위한 제2 산화막(112)을 형성한다. 이때, 플라즈마 산화 공정은 O2 분위기에서 400 내지 600℃의 온도와 1 내지 5torr의 압력을 이용하여 실시한다.
이로써, 플라즈마 산화 공정에 의해 제2 질소 함유 절연막(110)의 상부가 일정 두께 이상 산화되면서 제2 질소 함유 절연막(110) 상에 제2 산화막(112)이 형성된다. 이 경우, 제2 산화막(112)은 실리콘 산화막(SiO2)으로 형성된다. 이때, 제2 질소 함유 절연막(110)은 목표 두께로 형성된다. 한편, 제2 산화막(112)은 후속에서 플라즈마 질화 공정을 추가로 실시할 경우 플라즈마 질화 공정 시 질화되는 두께를 고려하여 목표 두께보다 두껍게 형성한다.
이렇듯, 플라즈마 산화 방식을 이용하여 제2 산화막(112)을 형성할 경우 기존의 CVD 방식에 비해 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다. 또한, 600℃ 이하의 저온에서 써멀에 의한 열화 없이 제2 산화막(112)을 형성하므로 이후에 형성될 유전체막의 유전율을 높일 수 있고, 터널 절연막(102)에 대한 써멀 버짓을 줄일 수 있다.
도 1f를 참조하면, 제2 산화막(112) 상에 제3 질소 함유 절연막(114)을 더 형성한다. 제3 질소 함유 절연막(114)은 유전체막의 상부막으로 이용되는 제2 산화막(112)과 이후에 형성될 컨트롤 게이트가 직접 대면하는 것을 방지하기 위한 것으로 생략 가능하며, 질소를 포함한 절연막이면 모두 적용 가능하다.
제3 질소 함유 절연막(114)은 제2 산화막(112)의 표면을 질화 처리하여 형성할 수 있으며, 바람직하게 플라즈마 질화(PN) 공정을 이용하여 실시할 수 있다. 이때, 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시한다.
이로써, 플라즈마 질화 공정에 의해 제2 산화막(112)의 상부가 일정 두께 이상 질화되면서 제2 산화막(112) 상에 제3 질소 함유 절연막(114)이 형성된다. 이 경우, 제3 질소 함유 절연막(114)은 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성된다. 이때, 제2 산화막(112)은 목표 두께로 형성된다.
이렇듯, 제2 산화막(112) 상에 제3 질소 함유 절연막(114)이 형성될 경우 유전체막의 상부막으로 이용되는 제2 산화막(112)과 이후에 형성될 컨트롤 게이트(control gate)가 직접 대면하지 않게 된다. 따라서, 후속한 공정에서 게이트 측벽에 산화 공정을 실시하더라도 컨트롤 게이트의 양쪽 끝부분(edge)에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
또한, 플라즈마 질화 방식을 이용하여 제3 질소 함유 절연막(114)을 형성할 경우 기존의 CVD 방식에 비해 막질을 향상시킬 수 있고, 거의 100%에 가까운 우수한 스텝 커버리지를 획득할 수 있다. 더욱이, 600℃ 이하의 저온에서 써멀에 의한 열화없이 제3 질소 함유 절연막(114)을 형성하므로 이후에 형성될 유전체막의 유전율을 높일 수 있고, 터널 절연막(102)에 대한 써멀 버짓을 줄일 수 있다.
이로써, 제1 산화막(108), 제2 질소 함유 절연막(110) 및 제2 산화막(112)과 더불어 제1 질소 함유 절연막(106) 및 제3 질소 함유 절연막(114)을 포함하는 NONON 구조의 유전체막(116)이 형성된다. 한편, 제1 및 제3 질소 함유 절연막(106, 114)이 생략될 경우 유전체막은 제1 산화막(108), 제2 질소 함유 절연막(110) 및 제2 산화막(112)으로 구성된다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 유전체막(116)은 플라즈마 산화 및 플라즈마 질화 공정을 이용하여 기존의 CVD 방식에 비해 막질 및 스텝 커버리지 특성이 우수한 유전체막(116)을 형성함으로써, 누설 전류(leakage current) 특성을 향상시키고, 셀 간 간섭(interference) 현상을 감소시켜 프로그램(program)/소거(erase) 등과 같은 소자의 동작 특성을 향상시킬 수 있다.
또한, 600℃ 이하의 저온에서 써멀(thernal)에 의한 열화없이 유전체막(116)을 형성하여 유전체막(116)의 유전율을 높여 동일 두께에서 전기적 두께를 낮춤으로써, 커플링 비(coupling ratio)를 향상시켜 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다. 그리고, 유전체막(116)을 600℃ 이하의 저온에서 형성하므로 하부에 위치한 터널 절연막(102)에 대한 써멀 버짓을 줄여 소자의 신뢰성을 향상시킬 수 있다.
더욱이, 인-시튜로 제1 내지 제3 질소 함유 절연막(106, 110, 114), 제1 및 제2 산화막(108, 112)을 포함하는 유전체막(116)을 형성하거나 인-시튜로 제1 산화 막(108), 제2 질소 함유 절연막(110) 및 제2 산화막(112)을 포함하는 유전체막(116)을 형성함으로써, TAT(Turn Around Time)를 단축하여 생산성을 향상시키고 타 장비 투자 비용을 절감할 수 있다.
도 1g를 참조하면, 제3 질소 함유 절연막(114) 상에 제2 도전막(118)을 형성한다. 제2 도전막(118)은 플래시 메모리 소자의 컨트롤 게이트를 형성하기 위한 것으로, 박막에 전기적인 특성을 부여하기 위한 도펀트가 주입된 도프트 폴리실리콘막(doped polysilicon layer)으로 형성한다. 한편, 제2 도전막(118)은 도프트 폴리실리콘막 상에 금속막을 더 포함하여 형성할 수도 있다.
이후, 도시하지 않았으나 통상적인 식각 공정으로 제2 도전막(118), 유전체막(116) 및 제1 도전막(104)을 일 방향(워드라인 방향)으로 패터닝하여 게이트 라인을 형성한 후 측벽 산화 공정을 실시한다. 이때, 제1 도전막(104)으로 이루어지는 플로팅 게이트가 형성되고, 제2 도전막(118)으로 이루어지는 컨트롤 게이트가 형성되며, 터널 절연막(102), 플로팅 게이트, 유전체막(116) 및 컨트롤 게이트를 포함하는 게이트 라인이 형성된다.
상기한 바와 같이, 제1 및 제3 질소 함유 절연막(106, 114) 중 적어도 어느 하나의 막을 추가로 형성할 경우 측벽 산화 공정 시 플로팅 게이트 또는 컨트롤 게이트의 양쪽 끝부분에서 산화막의 두께가 증가하는 버즈 빅 현상을 방지할 수 있다. 상기한 바에 의해, 고성능 및 고신뢰성의 소자를 제작할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 공정단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 106 : 제1 질소 함유 절연막
108 : 제1 산화막 110 : 제2 질소 함유 절연막
112 : 제2 산화막 114 : 제3 질소 함유 절연막
116 : 유전체막 118 : 제2 도전막

Claims (14)

  1. 터널 절연막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계;
    제1 플라즈마 산화 공정을 실시하여 상기 제1 도전막 상에 제1 산화막을 형성하는 단계;
    제1 플라즈마 질화 공정을 실시하여 상기 제1 산화막 상에 제1 질소 함유 절연막을 형성하는 단계;
    제2 플라즈마 산화 공정을 실시하여 상기 제1 질소 함유 절연막 상에 제2 산화막을 형성하는 단계; 및
    상기 제2 산화막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 플라즈마 산화 공정 각각은 O2 분위기하에서 400 내지 600℃의 온도와 1 내지 5torr의 압력을 이용하여 실시되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하 에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 플라즈마 질화 공정은 상기 제1 산화막 형성 후 인-시튜(in-situ)로 실시되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2 플라즈마 산화 공정은 상기 제1 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시되는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제1 산화막 형성 전,
    상기 제1 도전막 상에 제2 질소 함유 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제2 질소 함유 절연막은 제2 플라즈마 질화 공정을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제2 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시되는 플래시 메모리 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 제1 플라즈마 산화 공정은 상기 제2 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서, 상기 제2 도전막 형성 전,
    상기 제2 산화막 상에 제3 질소 함유 절연막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제3 질소 함유 절연막은 제3 플라즈마 질화 공정을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제3 플라즈마 질화 공정은 Ar 및 N2 가스를 혼합한 혼합 가스 분위기하에서 400 내지 600℃의 온도와 0.1 내지 5.0torr의 압력을 이용하여 실시되는 플래 시 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제2 플라즈마 산화 공정은 상기 제3 질소 함유 절연막 형성 후 인-시튜(in-situ)로 실시되는 플래시 메모리 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제1 및 제2 도전막 각각은 도프트 폴리실리콘막으로 형성되는 플래시 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733297A (zh) * 2013-12-24 2015-06-24 北京兆易创新科技股份有限公司 快闪存储器绝缘介质层的制作方法和快闪存储器结构

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