KR100898656B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 산화막, 질화막 및 산화막 적층 구조의 유전체막을 형성함에 있어서, 상기 각각의 산화막을 라디칼 산화막(radical oxidation layer)으로 형성하고, 이들 각각의 막의 상부 또는 하부에 플라즈마 질화(Plasma Nitridation; PN) 처리 공정을 통해 적어도 한 층 이상의 질소 함유 절연막을 형성함으로써, 라디칼 산화막의 스텝 커버리지 특성 및 이들 각각의 막 중 하나 이상의 막의 막질 특성을 향상시켜 전체적으로 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 향상시킬 수 있다.
유전체막, 라디칼 산화, 플라즈마 질화 처리
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 누설 전류 및 전하 보존 특성 등의 소자 특성이 향상된 유전체막을 형성할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 이러한 비휘발성 메모리 소자의 단위 셀은 반도체 기판의 활성 영역 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 순차적으로 적층되어 형성되며, 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링(coupling) 되면서 데이터를 저장할 수 있다. 따라서, 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(coupling ratio)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간절연막의 정전 용량의 합에 대한 게이트 층간절연막의 정전 용량의 비로 표현될 수 있 다.
종래의 플래시 메모리 소자는 플로팅 게이트와 컨트롤 게이트를 이격시키기 위한 유전체막으로 SiO2/Si3N4/SiO2(Oxide-Nitride-Oxide; ONO) 구조를 주로 사용하며, 이 중 SiO2는 DCS(dichlorosilane) 또는 MS(monosilane) 베이스의 화학기상증착 방식으로 증착한다. 이러한 화학기상증착 방법에 의해 형성된 산화막은 통상의 건식 혹은 습식 산화에 의해 형성된 산화막에 비하여 막질이 떨어지며 85%이하의 낮은 스텝 커버리지(Step Coverage) 특성을 갖는 문제점이 발생한다. 최근에는 소자의 고집적화로 인하여 커플링 비를 확보하기 위해 유전체막의 두께가 감소됨에 따라 누설 전류(leakage current) 및 신뢰성 특성이 열화되고, ONO 박막의 두께가 양쪽 에지(edge) 부분에서 감소되는 문제점이 발생되어 스텝 커버리지가 우수한 방법이 요구되고 있다. 또한, 후속의 열(thermal) 공정에 의해 ONO 박막의 양쪽 에지 부분의 두께가 증가하는 버즈 빅(bird's beak) 현상이 발생하는데, 이 경우 두께가 상대적으로 얇은 ONO 박막의 중앙부에 전계가 집중되어 누설 전류가 증가되는 문제점이 발생되며 셀 문턱전압(cell Vth) 분포의 균일도(uniformity)가 나빠지는 문제점이 발생한다.
본 발명은 라디칼 산화막을 이용하여 산화막, 질화막 및 산화막 적층 구조의 유전체막을 형성하고, 이들 각각의 막의 상부 또는 하부에 플라즈마 질화 처리 공정을 통해 적어도 한 층 이상의 질소 함유 절연막을 형성함으로써, 유전체막의 스텝 커버리지 특성 및 막질 특성을 향상시켜 소자 특성을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 제1 라디칼 산화막을 치밀화하는 단계, 제1 라디칼 산화막의 상부에 질화막을 형성하는 단계, 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 제2 라디칼 산화막을 치밀화하는 단계를 실시하여 유전체막을 형성하는 단계와, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
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본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 제1 라디칼 산화막을 치밀화하는 단계, 제1 라디칼 산화막의 상부에 질화막을 형성하는 단계, 질화막을 치밀화하는 단계, 및 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조방법은 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 제1 도전막의 표면을 질화처리하는 단계, 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계와, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조방법은 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 제1 라디칼 산화막을 치밀화하는 단계, 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 질화막을 치밀화하는 단계, 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계와, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
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본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계와, 제1 도전막의 표면을 질화처리하는 단계, 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 제1 라디칼 산화막을 치밀화하는 단계, 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 질화막을 치밀화하는 단계, 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계와, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
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상기에서, 제1 도전막 및 제2 도전막 각각은 도프트 폴리실리콘(doped polysilicon)으로 형성된다. 제1 라디칼 산화막 및 제2 라디칼 산화막 각각은 라디칼 산화(radical oxidation) 공정을 이용하여 형성된다.
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라디칼 산화 공정은 700 내지 950℃의 온도 및 0.1 내지 1Torr의 압력하에서 O2 및 H2 가스를 이용하여 실시된다. 제1 라디칼 산화막 및 제2 라디칼 산화막 각각은 20 내지 100Å의 두께로 형성된다.
질화막은 실리콘 질화막(Si3N4)으로 형성된다. 질화막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 형성된다. LPCVD 방법은 600 내지 900℃의 온도에서 실시된다.
상기에서, 제1 도전막의 표면을 질화처리하는 단계, 제1 라디칼 산화막을 치밀화하는 단계, 질화막을 치밀화하는 단계, 및 제2 라디칼 산화막을 치밀화하는 단계 각각은 플라즈마 질화(Plasma Nitridation) 처리 공정을 이용하여 실시되어 질소 함유 절연막의 형성을 수반한다. 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력 및 300 내지 600℃의 온도에서 실시된다. 플라즈마 질화 처리 공정은 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시된다.
제2 도전막 형성 전, 어닐링 공정을 실시하는 단계를 더 포함한다. 어닐링 공정은 스팀 어닐링(steam annealing), N2 어닐링 또는 O2 어닐링으로 700 내지 1000℃의 온도에서 실시된다.
본 발명은 아래와 같은 효과가 있다.
첫째, 산화막, 질화막 및 산화막 적층 구조의 유전체막을 형성함에 있어서, 상기 각각의 산화막을 라디칼 산화 공정을 이용한 라디칼 산화막으로 형성하여 스텝 커버리지 특성을 향상시키고, 이들 각각의 막의 상부 또는 하부에 플라즈마 질화 처리 공정을 통해 적어도 한 층 이상의 질소 함유 절연막을 형성하여 이들 각각의 막 중 하나 이상의 막의 막질 특성을 향상시켜 전체적으로 유전체막의 누설 전류(leakage current), 절연파괴 전압(breakdown voltage), 싸이클링(cycling) 및 전하 보존(charge retention) 특성 등을 향상시킬 수 있다.
둘째, 유전체막을 라디칼 산화 공정을 이용하여 형성함에 따라 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막 간 갭 필 마진(gap-fill margin)을 증가시킬 수 있다.
셋째, 플로팅 게이트용 도전막 또는 컨트롤 게이트용 도전막과 라디칼 산화막 사이에 질소 함유 절연막을 형성함으로써, 후속한 공정에서 게이트 측벽의 산화 공정을 실시하더라도 도전막의 양쪽 에지 부분에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
넷째, 상기한 바에 의해 고성능 및 고신뢰성의 플래시 메모리 소자를 제조할 수 있다.
다섯째, 제1 라디칼 산화막, 질화막 및 제2 라디칼 산화막의 상부 또는 하부에 질소 함유 절연막을 형성하여 이들 각각의 막 중 하나 이상의 막을 치밀화하므로 컨트롤 게이트용 도전막 형성 전 어닐링 공정을 생략하여 공정을 단순화하고, 제조 비용을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 웰 영역(미도시)이 형성된 반도체 기판(100)이 제공된다. 웰 영역은 트리플(triple) 구조로 형성될 수 있으며, 이러한 웰 영역은 반도체 기판(100) 상에 스크린 산화막(screen oxide; 미도시)을 형성한 후 웰 이온 주입 공정 및 문턱 전압 이온 주입 공정을 실시하여 형성한다.
이후, 스크린 산화막을 제거한 후 웰 영역이 형성된 반도체 기판(100) 상에 터널 절연막(102)을 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다.
그런 다음, 터널 절연막(102) 상에 제1 도전막(104)을 형성한다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(floating gate)를 형성하기 위한 것으로, 도프트 폴리실리콘막(doped polysilicon layer)으로 형성할 수 있다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 제1 도전막(104)을 일 방향(비트라인 방향)으로 패터닝한다. 계속해서, 노출된 터널 절연막(102)을 식각한 후 이로 인해 노출된 반도체 기판(100)을 식각하여 소자 분리 영역에 트렌치(미도시)를 형성한다. 그런 다음, 트렌치가 채워지도록 트렌치를 포함한 제1 도전막(104) 상에 절연 물질을 증착한 후 평탄화하여 트렌치 내부에만 소자 분리막(미도시)을 형성한다. 이때, 마스크로는 포토레지스트 패턴이 이용될 수 있으며, 이 경우 포토레지스트 패턴은 제1 도전막(104) 상에 포토레지스트를 도포한 후 노광 및 현상 공정으로 패터닝하여 형성할 수 있다.
도 1b를 참조하면, 패터닝된 제1 도전막(104) 및 소자 분리막 상에 제1 질소 함유 절연막(106)을 더 형성한다. 이러한 제1 질소 함유 절연막(106)은 제1 도전 막(104)의 표면을 질화 처리하여 5 내지 30Å의 두께로 형성할 수 있으며, 이 경우 플라즈마 질화(Plasma Nitridation; PN) 처리 공정을 실시하여 형성한다.
구체적으로, 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 이로써, 제1 도전막(104) 상에 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON) 등의 제1 질소 함유 절연막(106)이 형성될 수 있다.
이렇듯, 제1 도전막(104) 상에 제1 질소 함유 절연막(106)이 형성될 경우 이후에 형성될 유전체막의 하부막으로 이용되는 산화막과 제1 도전막(104)이 직접 대면하지 않게 된다. 따라서, 후속한 공정에서 게이트의 측벽에 산화막을 형성하기 위한 산화 공정을 실시하더라도 제1 도전막(104)과 산화막의 계면(interface) 반응이 억제됨에 따라 제1 도전막(104)의 양쪽 에지(edge) 부분에서 산화막의 두께가 증가하는 버즈 빅(bird's beak) 현상을 방지할 수 있다.
도 1c를 참조하면, 제1 질소 함유 절연막(106) 상에 제1 라디칼 산화막(radical oxide layer; 108)을 형성한다. 제1 라디칼 산화막(108)은 플래시 메모리 소자의 유전체막 중 하부막으로 사용하기 위한 것으로, 라디칼 산화(radical oxidation) 공정을 이용하여 형성할 수 있다. 이러한, 라디칼 산화 공정은 700 내지 950℃의 온도 및 0.1 내지 1Torr의 압력하에서 O2 가스 및 H2 가스를 이용하여 실시할 수 있다. 이로써, 제1 라디칼 산화막(108)은 실리콘 산화막(SiO2)으로 형성된다. 이때, 제1 라디칼 산화막(108)은 20 내지 100Å의 두께로 형성할 수 있다.
상기한 바와 같이, 라디칼 산화 공정에 의해 형성된 제1 라디칼 산화막(108)은 기존의 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용한 산화막에 비해 스텝 커버리지(step coverage) 특성이 우수하여 이후에 형성될 유전체막의 누설 전류(leakage current), 절연파괴 전압(breakdown voltage), 싸이클링(cycling) 및 전하 보존(charge retention) 특성 등을 향상시킬 수 있다.
도 1d를 참조하면, 제1 라디칼 산화막(108) 상에 제2 질소 함유 절연막(110)을 형성한다. 제2 질소 함유 절연막(110)은 제1 라디칼 산화막(108)을 치밀화하기 위하여 형성하는 것으로, 제1 라디칼 산화막(108)의 표면을 질화 처리하여 5 내지 30Å의 두께로 형성할 수 있다. 이 경우, 제2 질소 함유 절연막(110)은 플라즈마 질화(Plasma Nitridation; PN) 처리 공정을 실시하여 형성한다.
구체적으로, 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 이로써, 제1 라디칼 산화막(108) 상에 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON) 등의 제2 질소 함유 절연막(110)이 형성될 수 있다.
이렇듯, 제2 질소 함유 절연막(110)을 형성할 경우 제1 라디칼 산화막(108)이 치밀화되어 제1 라디칼 산화막(108)의 막질 특성이 향상됨에 따라 이후에 형성될 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 더욱 향상시킬 수 있다.
도 1e를 참조하면, 제2 질소 함유 절연막(110) 상에 질화막(112)을 형성한다. 질화막(112)은 플래시 메모리 소자의 유전체막의 중간막으로 사용하기 위한 것으로, 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이러한 질화막(112)은 CVD 방법을 이용하여 형성할 수 있으며, 바람직하게 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법을 이용하여 형성할 수 있다. 이 경우, LPCVD 방법은 600 내지 900℃의 온도에서 실시할 수 있다.
도 1f를 참조하면, 질화막(112) 상에 제3 질소 함유 절연막(114)을 더 형성한다. 제3 질소 함유 절연막(114)은 질화막(112)을 치밀화하기 위하여 형성하는 것으로, 질화막(112)의 표면을 질화 처리하여 5 내지 30Å의 두께로 형성할 수 있다. 이 경우, 제3 질소 함유 절연막(114)은 플라즈마 질화(Plasma Nitridation; PN) 처리 공정을 실시하여 형성한다.
구체적으로, 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 이로써, 질화막(112) 상에 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON) 등의 제3 질소 함유 절연막(114)이 형성될 수 있다.
이렇듯, 제3 질소 함유 절연막(114)을 더 형성할 경우 질화막(112)이 치밀화되어 질화막(112)의 막질 특성이 향상됨에 따라 이후에 형성될 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 더욱 향상시킬 수 있다.
도 1g를 참조하면, 제3 질소 함유 절연막(114) 상에 제2 라디칼 산화막(116) 을 형성한다. 제2 라디칼 산화막(116)은 플래시 메모리 소자의 유전체막의 상부막으로 사용하기 위한 것으로, 라디칼 산화(radical oxidation) 공정을 이용하여 형성할 수 있다. 이러한, 라디칼 산화 공정은 700 내지 950℃의 온도 및 0.1 내지 1Torr의 압력하에서 O2 가스 및 H2 가스를 이용하여 실시할 수 있다. 이로써, 제2 라디칼 산화막(116)은 실리콘 산화막(SiO2)으로 형성된다. 이때, 제2 라디칼 산화막(116)은 20 내지 100Å의 두께로 형성할 수 있다.
상기한 바와 같이, 라디칼 산화 공정에 의해 형성된 제2 라디칼 산화막(116)은 기존의 CVD 방법을 이용한 산화막에 비해 스텝 커버리지 특성이 우수하여 이후에 형성될 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 향상시킬 수 있다.
도 1h를 참조하면, 제2 라디칼 산화막(116) 상에 제4 질소 함유 절연막(118)을 더 형성한다. 제4 질소 함유 절연막(118)은 제2 라디칼 산화막(116)을 치밀화하기 위하여 형성하는 것으로, 제2 라디칼 산화막(116)의 표면을 질화 처리하여 5 내지 30Å의 두께로 형성할 수 있다. 이 경우, 제4 질소 함유 절연막(118)은 플라즈마 질화(Plasma Nitridation; PN) 처리 공정을 실시하여 형성한다.
구체적으로, 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력, 300 내지 600℃의 온도 및 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다. 이로써, 제2 라디칼 산화막(116) 상에 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON) 등의 제4 질소 함유 절연막(118)이 형성될 수 있다.
이렇듯, 제4 질소 함유 절연막(118)을 형성할 경우 제2 라디칼 산화막(116)이 치밀화되어 제2 라디칼 산화막(116)의 막질 특성이 향상됨에 따라 이후에 형성될 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 더욱 향상시킬 수 있다.
더욱이, 제4 질소 함유 절연막(118)을 형성할 경우 후속한 컨트롤 게이트용 폴리실리콘막과 제2 라디칼 산화막(116)이 직접 대면하지 않게 된다. 따라서, 후속한 공정에서 게이트의 측벽에 산화막을 형성하기 위한 산화 공정을 실시하더라도 컨트롤 게이트용 폴리실리콘막과 제2 라디칼 산화막(116)의 계면 반응이 억제됨에 따라 컨트롤 게이트용 폴리실리콘막의 양쪽 에지 부분에서 산화막의 두께가 증가하는 버즈 빅 현상을 방지할 수 있다.
이때, 제1 질소 함유 절연막(106), 제1 라디칼 산화막(108), 제2 질소 함유 절연막(110), 질화막(112), 제3 질소 함유 절연막(114), 제2 라디칼 산화막(116) 및 제4 질소 함유 절연막(118)을 포함하는 유전체막(120)이 형성된다.
본 발명에서는 설명의 편의를 위하여 유전체막에 제1 내지 제4 질소 함유 절연막을 사용하였으나, 제1 내지 제4 질소 함유 절연막 중 선택되는 하나, 둘 또는 셋 이상의 질소 함유 절연막을 제1 라디칼 산화막, 질화막 및 제2 라디칼 산화막의 상부 또는 하부에 적절히 조합하여 유전체막을 구성할 수도 있다.
도 2 내지 도 8은 본 발명에서 제시하는 서로 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 2를 참조하면, 한 층의 질소 함유 절연막을 포함하여 제1 라디칼 산화막(108), 질화막(112) 및 제2 라디칼 산화막(116)의 적층 구조로 유전체막(120)을 형성할 경우에는 제1 라디칼 산화막(108)의 상부에 제1 질소 함유 절연막(106)을 형성하는 것이 바람직하다.
도 3 내지 도 6을 참조하면, 두 층의 질소 함유 절연막을 포함하여 제1 라디칼 산화막(108), 질화막(112) 및 제2 라디칼 산화막(116)의 적층 구조로 유전체막(120)을 형성할 경우에는 제1 및 제2 라디칼 산화막(108, 116)의 상부, 제1 라디칼 산화막(108)의 하부 및 상부, 제1 라디칼 산화막(108)의 상부 및 제2 라디칼 산화막(116)의 하부, 그리고 제1 라디칼 산화막(108)의 하부 및 제2 라디칼 산화막(116)의 상부에 각각 제1 및 제2 질소 함유 절연막(106, 110)을 형성하는 것이 바람직하다.
도 7 및 도 8를 참조하면, 세 층의 질소 함유 절연막을 포함하여 제1 라디칼 산화막(108), 질화막(112) 및 제2 라디칼 산화막(116)의 적층 구조로 유전체막(120)을 형성할 경우에는 제1 라디칼 산화막(108)의 상부와 제2 라디칼 산화막(116)의 하부 및 상부, 제1 라디칼 산화막(108)의 하부 및 상부와 제2 라디칼 산화막(116)의 하부에 각각 제1 내지 제3 질소 함유 절연막(106, 110, 114)을 형성하는 것이 바람직하다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 유전체막은 산화막, 질화막 및 산화막 적층 구조의 유전체막을 형성함에 있어서, 상기 각각의 산화막을 라디칼 산화막으로 형성하고, 이들 각각의 막의 상부 또는 하부에 플라즈마 질화 처리 공 정을 통해 적어도 한 층 이상의 질소 함유 절연막을 적절히 조합하여 형성함으로써, 라디칼 산화막의 스텝 커버리지 특성 및 이들 각각의 막 중 하나 이상의 막의 막질 특성을 향상시켜 전체적으로 유전체막의 누설 전류, 절연파괴 전압, 싸이클링 및 전하 보존 특성 등을 향상시킬 수 있다.
이어서, 후속한 공정의 컨트롤 게이트용 도전막 형성 전에 어닐링(annealing) 공정을 추가로 실시할 수 있다. 이때, 어닐링 공정은 700 내지 1000℃의 온도에서 스팀 어닐링(steam annealing), N2 어닐링 또는 O2 어닐링으로 실시할 수 있다. 그러나, 적어도 한 층 이상의 질소 함유 절연막을 포함하여 유전체막(120)을 구성할 경우 유전체막(120)이 치밀화되므로 어닐링 공정을 생략하는 것이 가능하며, 이를 통해 공정을 단순화하고, 제조 비용을 절감할 수 있다.
도 1i를 참조하면, 제4 질소 함유 절연막(118) 상에 제2 도전막(122)을 형성한다. 제2 도전막(122)은 플래시 메모리 소자의 컨트롤 게이트를 형성하기 위한 것으로, 도프트 폴리실리콘막으로 형성할 수 있다.
본 발명의 일 실시예 따르면, 라디칼 산화 공정을 이용한 제1 및 제2 라디칼 산화막(106, 116)을 포함하여 유전체막(120)을 형성함에 따라 우수한 스텝 커버리지 특성을 확보하여 플로팅 게이트용 제1 도전막(104)과 컨트롤 게이트용 제2 도전막(122) 간 갭 필 마진(gap-fill margin)을 증가시킬 수 있다.
한편, 제2 도전막(122) 상에는 후속한 게이트 식각 공정에서 제2 도전막(122)이 손상되는 것을 방지하기 위하여 하드 마스크막(미도시)을 더 형성할 수 있다.
도 1j를 참조하면, 통상적인 식각 공정을 실시하여 하드 마스크막, 제2 도전막(122), 유전체막(120), 제1 도전막(104) 및 터널 절연막(102)을 순차적으로 패터닝한다. 이때, 패터닝은 일 방향(비트라인 방향)으로 패터닝된 제1 도전막(104)과 교차하는 방향(워드라인 방향)으로 실시한다. 이로써, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a) 및 제2 도전막(122)으로 이루어지는 컨트롤 게이트(122a)가 형성되고, 이때, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(120), 컨트롤 게이트(122a) 및 하드 마스크막을 포함하는 게이트 패턴(124)이 완성된다. 한편, 식각 과정에서 터널 절연막(102)은 반드시 패터닝되지 않아도 무관하다.
도 1k를 참조하면, 게이트 패턴(124)을 형성하기 위한 식각 공정에 의해 게이트 패턴(124)에 발생된 손상을 보상하기 위하여 측벽 산화(sidewall oxidation) 공정을 실시한다. 이로써, 측벽 산화 공정을 통해 게이트 패턴(124)의 측벽이 산화되어 식각 손상층이 측벽 산화막(126)으로 형성된다.
이때, 플로팅 게이트(104a)와 제1 라디칼 산화막(106) 사이에 제1 질소 함유 절연막(106)이 형성되거나 컨트롤 게이트(122)와 제2 라디칼 산화막(116) 사이에 제4 질소 함유 절연막(118)이 형성될 경우 각각의 계면에서의 반응성이 억제됨으로써, 측벽 산화 공정을 실시하더라도 플로팅 게이트(104a) 또는 컨트롤 게이트(122)의 양쪽 에지(edge) 부분에서 산화막의 두께가 증가하는 버즈 빅 현상을 방지할 수 있다.
상기한 바와 같이, 본 발명은 유전체막(120)의 소자 특성을 더욱 향상시켜 고성능 및 고신뢰성의 플래시 메모리 소자를 제조할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1k는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 공정단면도들이다.
도 2 내지 도 8은 본 발명에서 제시하는 서로 다른 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 제1 질소 함유 절연막 108 : 제1 라디칼 산화막
110 : 제2 질소 함유 절연막 112 : 질화막
114 : 제3 질소 함유 절연막 116 : 제2 라디칼 산화막
118 : 제4 질소 함유 절연막 120 : 유전체막
122 : 제2 도전막 122a : 컨트롤 게이트
124 : 게이트 패턴 126 : 측벽 산화막
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- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막을 치밀화하는 단계, 상기 제1 라디칼 산화막의 상부에 질화막을 형성하는 단계, 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 상기 제2 라디칼 산화막을 치밀화하는 단계를 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
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- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막을 치밀화하는 단계, 상기 제1 라디칼 산화막의 상부에 질화막을 형성하는 단계, 상기 질화막을 치밀화하는 단계, 및 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막의 표면을 질화처리하는 단계, 상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 상기 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막을 치밀화하는 단계, 상기 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 상기 질화막을 치밀화하는 단계, 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 상기 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막의 표면을 질화처리하는 단계, 상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막을 치밀화하는 단계, 상기 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 상기 질화막을 치밀화하는 단계, 및 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 터널 절연막과 제1 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막의 표면을 질화처리하는 단계, 상기 제1 도전막 상에 제1 라디칼 산화막을 형성하는 단계, 상기 제1 라디칼 산화막을 치밀화하는 단계, 상기 제1 라디칼 산화막 상에 질화막을 형성하는 단계, 상기 질화막을 치밀화하는 단계, 상기 질화막의 상부에 제2 라디칼 산화막을 형성하는 단계, 및 상기 제2 라디칼 산화막을 치밀화하는 단계를 순차적으로 실시하여 유전체막을 형성하는 단계; 및상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제6항, 제8항, 제9항, 제10항, 제11항, 및 제12항 중 어느 한 항에 있어서,상기 제1 라디칼 산화막 및 상기 제2 라디칼 산화막 각각은 라디칼 산화(radical oxidation) 공정을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 라디칼 산화 공정은 700 내지 950℃의 온도 및 0.1 내지 1Torr의 압력하에서 실시되는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 라디칼 산화 공정은 O2 및 H2 가스를 이용하여 실시되는 플래시 메모리 소자의 제조 방법.
- 제6항, 제8항, 제9항, 제10항, 제11항, 및 제12항 중 어느 한 항에 있어서,상기 제1 라디칼 산화막 및 상기 제2 라디칼 산화막 각각은 20 내지 100Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제6항, 제8항, 제9항, 제10항, 제11항, 및 제12항 중 어느 한 항에 있어서,상기 질화막은 실리콘 질화막(Si3N4)으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 17 항에 있어서,상기 질화막은 저압화학기상증착(LPCVD) 방법으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 18 항에 있어서,상기 저압화학기상증착(LPCVD) 방법은 600 내지 900℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
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- 제6항, 제9항, 제10항, 및 제12항 중 어느 한 항에 있어서,상기 제2 라디칼 산화막을 치밀화하는 단계는플라즈마 질화 처리 공정을 이용하여 실시되어 상기 제2 라디칼 산화막의 상부에 질소 함유 절연막을 형성하는 플래시 메모리 소자의 제조 방법.
- 제8항, 제10항, 제11항, 및 제12항 중 어느 한 항에 있어서,상기 질화막을 치밀화하는 단계는플라즈마 질화 처리 공정을 이용하여 실시되어 상기 질화막의 상부에 질소 함유 절연막을 형성하는 플래시 메모리 소자의 제조 방법.
- 제9항, 제11항, 제12항에 있어서,상기 제1 도전막의 표면을 질화처리하는 단계는 플라즈마 질화 처리 공정을 이용하여 실시되어 상기 제1 도전막의 상부에 질소 함유 절연막을 형성하는 플래시 메모리 소자의 제조 방법.
- 제 21 항 및 제 23 항 중 어느 한 항에 있어서,상기 플라즈마 질화 처리 공정은 OkW보다 높고, 5kW이하의 파워, 0.1 내지 1torr의 압력 및 300 내지 600℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
- 제 24 항에 있어서,상기 플라즈마 질화 처리 공정은 Ar 가스와 N2 가스를 혼합한 혼합 가스 분위기에서 실시되는 플래시 메모리 소자의 제조 방법.
- 제6항, 제8항, 제9항, 제10항, 제11항, 및 제12항 중 어느 한 항에 있어서,상기 제2 도전막 형성 전, 어닐링 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 26 항에 있어서,상기 어닐링 공정은 스팀 어닐링, N2 어닐링 또는 O2 어닐링으로 실시되는 플래시 메모리 소자의 제조 방법.
- 제 26 항에 있어서,상기 어닐링 공정은 700 내지 1000℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
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| KR20050072979A (ko) * | 2004-01-08 | 2005-07-13 | 삼성전자주식회사 | 비휘발성 메모리 셀의 유전막 형성방법 |
| KR20050113793A (ko) * | 2004-05-31 | 2005-12-05 | 삼성전자주식회사 | 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 |
-
2007
- 2007-10-26 KR KR1020070108184A patent/KR100898656B1/ko not_active IP Right Cessation
Patent Citations (4)
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