KR20050064671A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, ONO 유전체막의 제 1 산화막에 도핑 및 질화를 위한 열처리 공정을 실시하여 플로팅 게이트의 표면으로 불순물을 파일업시키는 동시에 제 1 산화막 상부에 산화질화막(SiON)을 형성함으로써 플로팅 게이트의 불순물 부족에 의한 불순물 부족에 의한 C-V 그래프 왜곡 현상을 개선하고, ONO 유전체막의 제 1 산화막과 질화막 사이의 균일한 계면을 형성할 수 있어 유전체막의 유효 두께(Teff)와 파괴 전압을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 ONO 유전체막의 제 1 산화막에 도핑 및 질화를 위한 열처리 공정을 실시하여 플로팅 게이트의 표면으로 불순물을 파일업시키는 동시에 제 1 산화막 상부에 산화질화막(SiON)을 형성함으로써 플로팅 게이트의 불순물 부족에 의한 불순물 부족에 의한 C-V 그래프 왜곡 현상을 개선하고, ONO 유전체막의 제 1 산화막과 질화막 사이의 균일한 계면을 형성할 수 있어 유전체막의 유효 두께(Teff)와 파괴 전압을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
DRAM 소자의 캐패시터에 해당하는 플래쉬 메모리 소자의 플로팅 게이트는 인(P)이 도핑된 폴리실리콘막으로 형성한다. 그런데, 유전체막을 형성하기 전에 HF 또는 BOE를 이용하여 폴리실리콘막을 세정하게 되는데, 이러한 세정 공정에 의해 인(P)이 손실된다. 한편, NH4OH를 함유하는 물질을 이용하여 세정 공정을 실시하기도 하는데, 이 경우에는 화학적 산화막이 생성되어 후속 열처리 공정을 실시할 때 계면쪽으로 인(P)이 집중되는 현상이 발생하여 플로팅 게이트로 사용되는 도프트 폴리실리콘막의 표면쪽에 인이 부족하게 되는 상황이 발생하게 된다. 이로 인해 플로팅 게이트에 바이어스를 인가할 때 인(P)의 소모(depletion)에 의한 C-V 그래프의 왜곡 현상을 초래하여 충분한 충전 용량을 확보하기 어려울 뿐만 아니라 왜곡된 바이어스에 의해 파괴 전압이 매우 취약한 특성을 가지고 있다.
따라서, 본 발명의 목적은 불순물 부족에 의한 C-V 그래프 왜곡 현상을 개선하고, ONO 유전체막의 제 1 산화막과 질화막 사이의 균일한 계면을 형성할 수 있어 유전체막의 유효 두께(Teff)와 파괴 전압을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 ONO 유전체막의 제 1 산화막에 도핑 및 질화를 위한 열처리 공정을 실시하여 플로팅 게이트의 표면으로 불순물을 파일업시키는 동시에 제 1 산화막 상부에 산화질화막(SiON)을 형성함으로써 상기한 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 그 상부에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막을 도핑하여 상기 제 1 산화막 내부 및 상기 제 1 산화막과 상기 제 1 폴리실리콘막의 계면에 불순물이 함유되도록 하는 단계와, 질소 분위기에서 열처리 공정을 실시하여 상기 제 1 폴리실리콘막의 표면에 불순물을 파일업시키고, 상기 제 1 산화막을 질화시켜 그 상부에 산화 질화막을 형성하는 단계와, 전체 구조 상부에 질화막 및 제 2 산화막을 형성하여 유전체막을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후 식각 공정을 실시하여 단위 셀을 형성하는 단계를 포함한다.
상기 제 1 폴리실리콘막은 인(P) 또는 비소(As)가 도핑된다.
상기 제 1 산화막은 CVD 방법을 이용하거나 산화 공정을 이용하여 40 내지 100Å의 두께로 형성한다.
상기 제 1 산화막의 도핑은 N형 불순물을 이용하여 실시한다.
상기 N형 불순물은 인(P) 또는 비소(As)를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 상기 제 1 폴리실리콘막을 도핑하고 열처리하는 단계와, 전체 구조 상부에 제 1 산화막을 형성한 후 질소 분위기에서 열처리 공정을 실시하여 상기 제 1 폴리실리콘막의 표면에 불순물을 파일업시키고, 상기 제 1 산화막을 질화시켜 그 상부에 산화 질화막을 형성하는 단계와, 전체 구조 상부에 질화막 및 제 2 산화막을 형성하여 유전체막을 형성하는 단계와, 전체 구조 상부에 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후 식각 공정을 실시하여 단위 셀을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102)을 형성한 후 플로팅 게이트로 작용하는 제 1 폴리실리콘막(103)을 형성하고, 인(P) 또는 비소(As)를 이용하여 제 1 폴리실리콘막(103)을 도핑한다. 그리고, 전체 구조 상부에 ONO 유전체막의 제 1 산화막(104)을 40∼100Å의 두께로 형성하는데, HTO, TEOS등의 CVD 방법을 이용하거나 산화 공정을 이용하여 형성한다.
도 1b를 참조하면, 인(P) 또는 비소(As)와 같은 N형 불순물을 이용하여 제 1 산화막(104A)을 도핑하여 제 1 산화막(104) 내부 및 제 1 산화막(104)과 제 1 폴리실리콘막(103)의 계면에 불순물이 함유되도록 한다.
도 1c를 참조하면, 인시투 공정 또는 익스시투 공정으로 NH3를 함유하는 분위기에서 열처리 공정을 실시한다. 이에 의해 제 1 산화막(104A) 내부 및 산화막과 제 1 폴리실리콘막(103)의 계면에 분포된 불순물을 제 1 폴리실리콘막(103)의 표면에 파일업(file up)시켜 부족한 불순물을 보충시킨다. 이와 동시에 제 1 산화막(104A)이 질화되어 제 1 산화막(104A) 상부에 산화 질화막(SiON)(105)이 형성된다.
도 1d를 참조하면, 전체 구조 상부에 질화막(106) 및 제 2 산화막(107)을 형성하여 ONO 유전체막을 형성한 후 열처리 공정을 실시한다.
도 1e를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(108) 및 텅스텐 실리사이드막(109)을 형성한 후 식각 공정을 실시하여 단위 셀을 형성한다.
본 발명의 다른 실시 예로서 제 1 산화막을 형성하기 전에 제 1 폴리실리콘막에 도핑 공정 및 질화를 위한 열처리 공정을 실시하고, 제 1 산화막을 형성한 후 질화를 위한 열처리 공정만 실시할 경우에도 상기와 동일한 기술적 효과를 얻을 수 있으며, 경우에 따라 더 안정적인 파괴 전압을 확보할 수 있다.
상기한 바와 같이 본 발명에 의하면 ONO 유전체막의 제 1 산화막을 형성한 후 도핑 및 질화를 위한 열처리 공정을 실시하여 제 1 폴리실리콘막 표면으로 불순물을 파일업시키는 동시에 제 1 산화막 상부에 산화 질화막을 형성함으로써 파괴 전압 특성을 종래에 비해 확연히 개선할 수 있으며, 따라서 해당 파괴 전압 마진에 따라 원하는 특히 제 1 산화막을 포함하여 유효 두께(Teff)를 조절할 수 있는 공정 마진 및 수율 마진에 큰 효과를 얻을 수 있다. 또한, 제 1 산화막과 질화막 사이에 균일한 산화 질화막이 존재하게 되어 질화막 증착시보다 좋은 균일성을 얻을 수 있어 전체적인 유전체막의 변화를 최소화시킬 수 있다.
더불어 신규 장비 투자없이 적용할 수 있는 잇점이 있어 개선되는 효과에 대하여 추가되는 비용이 없는 경제적 특징이 있다.
도 1a 내지 도 1e는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리실리콘막 104 및 104A : 제 1 산화막
105 : 질화막 106 : 제 2 산화막
107 : 제 2 폴리실리콘막 108 : 텅스텐 실리사이드막
Claims (6)
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 그 상부에 제 1 산화막을 형성하는 단계;상기 제 1 산화막을 도핑하여 상기 제 1 산화막 내부 및 상기 제 1 산화막과 상기 제 1 폴리실리콘막의 계면에 불순물이 함유되도록 하는 단계;질소 분위기에서 열처리 공정을 실시하여 상기 제 1 폴리실리콘막의 표면에 불순물을 파일업시키고, 상기 제 1 산화막을 질화시켜 그 상부에 산화 질화막을 형성하는 단계;전체 구조 상부에 질화막 및 제 2 산화막을 형성하여 유전체막을 형성하는 단계; 및전체 구조 상부에 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후 식각 공정을 실시하여 단위 셀을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 인(P) 또는 비소(As)가 도핑된 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 산화막은 CVD 방법을 이용하거나 산화 공정을 이용하여 40 내지 100Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 산화막의 도핑은 N형 불순물을 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 N형 불순물은 인(P) 또는 비소(As)를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 상기 제 1 폴리실리콘막을 도핑하고 열처리하는 단계;전체 구조 상부에 제 1 산화막을 형성한 후 질소 분위기에서 열처리 공정을 실시하여 상기 제 1 폴리실리콘막의 표면에 불순물을 파일업시키고, 상기 제 1 산화막을 질화시켜 그 상부에 산화 질화막을 형성하는 단계;전체 구조 상부에 질화막 및 제 2 산화막을 형성하여 유전체막을 형성하는 단계; 및전체 구조 상부에 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후 식각 공정을 실시하여 단위 셀을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
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Cited By (4)
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| KR100806130B1 (ko) * | 2006-07-12 | 2008-02-22 | 삼성전자주식회사 | 불휘발성 메모리 장치의 제조방법 |
| KR100898656B1 (ko) * | 2007-10-26 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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