KR20040005331A - Ｅｅｐｒｏｍ 및 그 제조방법 - Google Patents

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Abstract

EEPROM(Electrically Erasable Programmable ROM) 및 그 제조방법을 개시한다. 본 발명에서 제안하는 EEPROM은 반도체 기판의 표면에 비하여 오목하게 형성된 트렌치 소자분리막을 포함하고 있어서, 반도체 기판의 표면뿐만 아니라 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분까지 활성영역으로 활용한다. 따라서, 평면 레이아웃 상으로 단위 셀 크기의 증가 없이도 실질적인 유효 채널 영역을 확장시켜 셀 성능(performance)을 향상시킬 수 있다.

Description

ＥＥＰＲＯＭ 및 그 제조방법{EEPROM and method for fabricating the same}
본 발명은 전원이 공급되지 않아도 데이터가 지워지지 않는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이고, 보다 상세하게는 EEPROM(Electrically Erasable Programmable ROM) 및 그 제조방법에 관한 것이다.
전기적 고쳐 쓰기 가능한 비휘발성 메모리를 EEPROM으로 부르고 있다. EEPROM으로는 플로팅 게이트(floating gate)형, MNOS(Metal-Nitride-Oxide-Silicon)형, MONOS(Metal-Oxide-Nitride-Oxide-Silicon)형, 또는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)형 등 다양한 특징을 갖는 구조들이 제안되었다.
그 중에서 전형적인 SONOS형 EEPROM은 도 1 및 도 2에 도시한 바와 같다. 도 1은 비트라인 방향으로 자른 단면도이고, 도 2는 게이트 방향으로 자른 단면도이다. 도 1 및 도 2를 참조하면, 소자분리막(15)이 형성된 기판(10) 위에 터널 산화막으로 사용될 하부산화막(20), 메모리(스토리지)층인 질화막(30), 충전 전하의 손실을 막는 블록킹막 역할을 하는 상부산화막(40) 및 게이트로 사용되는 폴리실리콘막(50)으로 구성되어 있다. 이들 적층체 양옆의 기판(10) 내에는 소스/드레인(60)이 형성되어 있다.
이러한 SONOS형 구조는 매우 간단하며, 프로그램/소거시 사용되는 전압이 플로팅 게이트형 구조에 비해 상대적으로 낮기 때문에 셀 축소 측면에서도 유리하다. 그런데, EEPROM을 더욱 고집적화하려면 그 규격 축소로 인한 소자간 격리 및 활성영역 면적 제한 등의 문제를 해결해야 할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 종래의 EEPROM에 비해 더욱 고집적화할 수 있는 EEPROM을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 성능(performance) 향상효과가 있고 이에 따른 추가적인 셀 크기 축소도 가능한 SONOS형 EEPROM 제조방법을제공하는 것이다.
도 1 및 도 2는 종래의 SONOS형 EEPROM을 설명하기 위한 도면들이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따라 SONOS형 EEPROM을 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
도 7은 도 6의 B 부분을 확대하여 도시한 것이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따라 SONOS형 EEPROM을 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판, 115a : 트렌치 소자분리막, 120 : 터널 산화막,
130 : 질화막, 140 : 블록킹 산화막, 150 : 게이트 도전층,
C : 추가적인 채널, D : 추가적인 스토리지, 155 : 실리사이드.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 EEPROM은 반도체 기판의 표면에 대하여 오목하게 형성된 트렌치 소자분리막, 상기 소자분리막과 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판의 면을 따라 형성된 터널 산화막, 상기 터널 산화막 상에 형성된 질화막, 상기 질화막 상에 형성된 블록킹 산화막, 및 상기 블록킹 산화막 상에 형성된 폴리실리콘 게이트 도전층을 포함한다.
상기 게이트 도전층과 상기 블록킹 산화막의 계면 중 상기 소자분리막과 상방에서 대향하고 있는 부분이 상기 반도체 기판의 표면보다 아래에 위치할 수 있다. 그리고, 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리는 둥근 것이 바람직하다.
종래의 SONOS형 EEPROM은 도 2에 A로 표시한 부분처럼 일반적인 2차원적 활성영역의 하부산화막(20), 질화막(30) 및 상부산화막(40) 부분만을 스토리지로 사용한다. 그러나, 본 발명에 따른 SONOS형 EEPROM은 셀의 2차원적인 레이아웃은 종래와 동일하더라도 마치 활성영역의 폭을 증가시킨 것과 같은 3차원적인 효과를 가진다. 이것은 반도체 기판의 표면뿐만 아니라 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분까지도 활성영역으로 활용할 수 있기 때문에 가능해진다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 EEPROM 제조방법에서는 반도체 기판 상에 활성영역과 비활성영역을 정의한 다음, 상기 비활성영역에 상기 반도체 기판의 표면에 대하여 오목한 모양의 트렌치 소자분리막을 형성함으로써 상기 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분으로까지 상기 활성영역을 확장시킨다. 상기 소자분리막과 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판의 면을 따라 터널 산화막을 형성한다. 이어서, 상기 터널 산화막 상에 질화막, 블록킹 산화막 및 폴리실리콘 게이트 도전층을 순차적으로 형성한다.
상기 오목한 모양의 트렌치 소자분리막을 형성하기 위해서는, 상기 비활성영역에 상기 반도체 기판의 표면과 실질적으로 나란한 트렌치 소자분리막을 형성한 다음에, 상기 소자분리막이 소정 두께 남도록 식각하여 상기 오목한 모양의 트렌치 소자분리막을 형성한다. 상기 소자분리막이 소정 두께 남도록 식각하는 단계는 HF를 이용한 습식 에치백을 이용하여 수행할 수 있다.
상기 활성영역을 확장시키는 단계 이후, 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리를 둥글게 만드는 단계를 더 포함하는 것이 바람직하다. 이 경우에, 상기 모서리에 NH4OH, H2O2및 H2O의 혼합액을 적용하여 식각해내는 방법을 이용하거나, 상기 모서리를 산화시킨 다음 산화된 부분을 습식 식각으로 제거하는 방법을 이용할 수 있다.
상기 터널 산화막은 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 산화막을 증착한 다음에, 상기 산화막을 어닐링하는 단계를 수행하여 형성할 수 있는데, 여기서 어닐링하는 단계의 가스 분위기는 N2O, NO 또는 둘 다를 포함하는 것이 바람직하다.
본 발명에 따른 SONOS형 EEPROM은 셀의 2차원적인 레이아웃은 종래와 동일하더라도 마치 활성영역의 폭을 증가시킨 것과 같은 3차원적인 효과를 가질 수 있다. 이것은 반도체 기판의 표면뿐만 아니라 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분까지도 활성영역으로 활용할 수 있기 때문에 가능해진다. 이렇게 만들어진 SONOS 활성영역 측벽에도 질화막의 스토리지가 형성되고 이로 인해 채널을 증가시킬 수 있다. 따라서, 프로그램/소거 효율 및 소거시 셀 전류 성능을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3 내지 도 6은 본 발명의 일 실시예에 따라 SONOS형 EEPROM을 제조하는 방법을 공정 순서에 따라 도시한 것들로서, 게이트 방향으로 자른 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판(110)을 준비하여, 필요한 경우 이온주입으로 웰(미도시)을 형성한다. 이어서, 반도체 기판(110) 상에 활성영역과 비활성영역을 구분하는 STI(Shallow Trench Isolation)(115)를 형성한다. STI(115)는 비활성영역에 형성되는 것으로, 반도체 기판(110)의 표면과 실질적으로 나란하게 형성된다.
이러한 STI(115)를 형성하는 방법은 공지의 방법을 따를 수 있다. 예를 들어, 반도체 기판(110)에 산화막 및 질화막을 형성한 다음, 이들을 패터닝하여 트렌치를 형성할 부위에 개구부를 만든다. 다음에 패터닝된 산화막과 질화막을 마스크로 사용하여 반도체 기판(110)에 3000-6000Å 정도 깊이의 트렌치를 형성한다. 이어서, 트렌치 내부를 절연물질로 채운다. 예컨대, 트렌치의 내벽 상에 산화막 라이너 및/또는 질화막 라이너를 형성한 다음, 그 위로 중온산화막(Middle Temperature Oxide : MTO)을 형성하고, 나머지 부분은 갭 필링 성능이 양호한 물질, 예컨대 USG(Undoped Silicate Glass) 또는 HDP-CVD(High Density Plasma-CVD)법을 이용하여 형성한 산화막으로 매립한다. 이러한 결과물의 상면을 CMP(Chemical Mechanical Polishing) 또는 에치백의 방법으로 평탄화한다. 이 때에, 패터닝된 질화막이 CMP 공정의 스토퍼 또는 에치백의 스토퍼로 작용한다. 마지막으로, 반도체 기판(110) 위에 남아 있는 패터닝된 산화막과 질화막을 제거하면, 반도체 기판(110)의 표면보다 약간 높거나 거의 단차가 없이 나란한 STI(115)가 형성된다.
도 4를 참조하면, 상기 STI(115)가 소정 두께 남도록 식각하여 반도체 기판(110)의 표면에 대하여 오목한 모양의 트렌치 소자분리막(115a)을 형성한다. 트렌치 소자분리막(115a)에 비하여 위로 볼록하게 솟은 반도체 기판 부분은 전부 활성영역으로 활용할 수 있다. 따라서, 활성영역은 소자분리막(115a) 위쪽 옆으로 드러난 반도체 기판 부분까지로 확장된다. 그 결과, 2차원적인 레이아웃을 변경하지 않고서도 활성영역을 확장시킬 수 있다.
상기 STI(115)를 식각할 때에는 HF를 이용한 습식 에치백을 이용할 수 있다.HF는 H2O에 희석한 것을 이용하는데, 그 온도는 보통 실온의 것으로 한다. HF와 H2O의 비율은 1:10-1:1000으로 할 수 있다. HF를 적용하는 방법도 딥(dip) 방식 또는 스프레이(spray) 방식을 이용할 수 있다. 다른 대안으로서, HF를 NH4F와 혼합하여 BOE(Buffered Oxide Etchant) 형태로 적용할 수도 있다. 이와 같은 식각액이 적용되는 시간을 조절함으로써 원하는 두께의 소자분리막(115a)을 남긴다.
소자분리막(115a)이 종래의 필드 산화막보다 얇더라도 활성영역이 상대적으로 위로 솟아있어서 효과적인 소자간의 격리가 된다. 그러나, 만약 얇아진 소자분리막(115a)의 두께가 문제가 된다면 도 3을 참조하여 설명한 단계에서 STI(115)를 형성할 때의 트렌치를 좀 더 깊게 형성함으로써, 남아있는 소자분리막(115a)의 두께가 증가되도록 한다.
도 5를 참조하면, 소자분리막(115a)과 그것에 대하여 볼록하게 솟은 반도체 기판(110)의 면을 따라 터널 산화막(120)을 형성한다. 터널 산화막(120)은 도 4의 결과물을 열산화시켜 형성할 수 있다. 다른 대안으로서, 터널 산화막(120)은 LPCVD법에 의해 MTO를 증착한 다음에, 상기 MTO를 어닐링하는 단계를 수행하여 형성할 수 있다. 이 때의 어닐링은 가스 분위기로서 N2O, NO 또는 둘 다를 포함하는 것을 사용한다. 바로 증착된 상태의(as-deposited) MTO는 그 표면에 실리콘 댕글링 본드(dangling bond) 등의 결함을 가지고 있기 쉽다. N2O 또는 NO 분위기에서의 어닐링은 이러한 결함을 치유하여 MTO의 누설전류 특성과 신뢰성 등을 향상시킨다.
이어서, 터널 산화막(120) 상에 메모리(스토리지)층인 질화막(130)을 형성한다. 질화막(130)은 터널 산화막(120)을 질화처리(nitridation)하여 형성하거나 LPCVD법에 의해 질화막을 증착하여 형성할 수 있다. 그 위로 충전 전하의 손실을 막는 블록킹 산화막(140)을 형성한다. 블록킹 산화막(140)도 열산화법에 의해 형성할 수 있다.
도 6을 참조하면, 블록킹 산화막(140) 위로 폴리실리콘 게이트 도전층(150)을 형성한다. 게이트 도전층(150)과 블록킹 산화막(140)의 계면 중 소자분리막(115a)과 상방에서 대향하고 있는 부분이 반도체 기판(110)의 표면보다 아래에 위치한다. 폴리실리콘은 LPCVD법으로 500℃ 내지 700℃의 온도에서 증착할 수 있다. 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑하여 도프트(doped) 폴리실리콘 상태로 증착할 수도 있다.
도 6에서 볼 수 있는 바와 같이, 본 발명에 따른 EEPROM은 반도체 기판(110)의 표면에 대하여 오목하게 형성된 트렌치 소자분리막(115a), 소자분리막(115a)과 소자분리막(115a)에 대하여 볼록하게 솟은 반도체 기판(110)의 면을 따라 형성된 터널 산화막(120), 터널 산화막(120) 상에 형성된 질화막(130), 질화막(130) 상에 형성된 블록킹 산화막(140), 및 블록킹 산화막(140) 상에 형성된 폴리실리콘 게이트 도전층(150)을 포함한다. 게이트 도전층(150)과 블록킹 산화막(140)의 계면 중 소자분리막(115a)과 상방에서 대향하고 있는 부분이 반도체 기판(110)의 표면보다 아래에 위치한다.
종래의 SONOS형 EEPROM은 도 2에서 A로 표시한 부분처럼 일반적인 2차원적활성영역의 하부산화막(20), 질화막(30) 및 상부산화막(40) 부분만을 스토리지로 사용한다. 그러나, 본 발명에 따른 SONOS형 EEPROM은 셀의 2차원적인 레이아웃은 동일하면서 마치 활성영역의 폭을 증가시킨 것과 같은 3차원적인 효과를 가질 수 있다. 이것은 반도체 기판(110)의 표면뿐만 아니라 소자분리막(115a) 위쪽 옆으로 드러난 반도체 기판 부분까지도 활성영역으로 활용할 수 있기 때문에 가능해진다.
도 7은 도 6의 B 부분을 확대하여 도시한 것이다. 도 7에서처럼, 소자분리막(115a) 위쪽 옆으로 드러난 반도체 기판 부분에 추가적인 스토리지(D)가 형성되어 이를 활용할 수 있으므로 활성영역의 폭을 증가시킨 효과를 누릴 수 있다. 이로 인해 반도체 기판(110)에도 추가적인 채널(C)이 형성된다. 따라서, 프로그램 및 소거 효율 및 독출시 셀 전류 성능 향상을 구현할 수 있다. 성능이 향상된 부분만큼 셀을 축소할 수 있으므로 고집적화에 유리하게 적용될 수 있다. 즉, 평면보다 확장된 활성영역을 사용함으로써 상대적인 면적 확장을 가할 수 있어서 고집적과 소자의 밀도를 증가시킬 수 있고, 효과적으로 격리된 단위 소자를 형성할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따라 SONOS형 EEPROM을 제조하는 방법을 공정 순서에 따라 도시한 단면도들이다.
먼저, 도 3 및 도 4를 참조하여 설명한 단계까지 진행한다. 이어서, 도 8에서와 같이, 소자분리막(115a)에 대하여 볼록하게 솟은 반도체 기판(110) 부분의 모서리를 둥글게 만들어 둥근 모서리(E)를 형성한다.
예를 들어, 도 4에서 도시한 것과 같은 각진 모서리에 NH4OH, H2O2및 H2O의혼합액을 적용하여 식각해내는 방법을 이용할 수 있다. 각진 모서리는 상기 혼합액에 의한 공격을 다른 부분에 비하여 상대적으로 많이 받기 때문에 둥글어진다. NH4OH, H2O2및 H2O의 혼합비는 1:1:5-1:4:100으로 할 수 있다. 혼합액 온도는 50 내지 75℃일 수 있다.
또는 각진 모서리를 산화시킨 다음, 산화된 부분을 습식 식각으로 제거하는 방법을 이용할 수 있다. 도 4의 결과물을 산화 분위기에 노출시키면 반도체 기판(110)의 드러난 부분이 산화되는데, 특히 각진 모서리 부분에서 산화가 활발히 일어나며 모서리 부분에 형성된 산화막은 반도체 물질과 둥근 계면을 형성한다. HF 등을 이용한 습식 식각으로 모서리 부분에 형성된 산화막을 제거하면 모서리의 둥근 면이 노출된다.
도 9를 참조하면, 소자분리막(115a)과 그것에 대하여 볼록하게 솟은 반도체 기판(110)의 면을 따라 터널 산화막(120)을 형성한다. 그리고, 그 위에 차례로 질화막(130), 블록킹 산화막(140) 및 폴리실리콘 게이트 도전층(150)을 형성한다.
본 실시예에서와 같이 둥근 모서리(E)를 형성하면, 각진 모서리에 전계(electric field)가 집중되는 현상을 방지할 수 있다. 모서리에 전계 집중되는 것을 방지함으로써 터널 산화막(120)이 열화되는 불량을 방지한다.
폴리실리콘 게이트 도전층(150)을 형성한 다음에 실리사이드(155)를 더 형성한다. 예를 들어, 코발트 실리사이드, 텅스텐 실리사이드 또는 티타늄 실리사이드를 더 형성할 수 있다. 이러한 실시사이드(155)는 폴리실리콘 게이트 도전층(150) 위에 코발트, 텅스텐 또는 티타늄 등의 금속을 적층한 후 RTA(Rapid ThermalAnnealing)과 같은 열처리를 수행한다. 그러면, 폴리실리콘 게이트 도전층(150)에서 공급된 실리콘과 적층된 금속이 반응하여 실리사이드(155)가 형성된다. 미반응된 금속은 후속적으로 세정하여 제거한다. 실리사이드(155)는 폴리실리콘에 비하여 저항이 낮으므로 소자의 구동 속도를 개선할 수 있다.
이상에서는 본 발명의 실시예들에 대하여 설명하였으나, 본 발명은 상기한 실시예들에만 한정되는 것은 아니고 다양한 변경이나 변형이 가능하다. 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 변형 및 등가를 포함한다.
본 발명에서 제안하는 EEPROM은 반도체 기판의 표면에 비하여 오목하게 형성된 트렌치 소자분리막을 포함하고 있어서, 반도체 기판의 표면뿐만 아니라 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분까지 활성영역으로 활용할 수 있다. 따라서, 평면 레이아웃 상으로 단위 셀 크기의 증가 없이도 실질적인 유효 채널 영역을 확장시켜 프로그램 및 소거 효율을 증가시킨다.
따라서, 본 발명에 따르면 셀 성능을 향상시킬 수 있고, 성능 향상 부분만큼의 추가적인 셀 사이즈 축소도 가능해진다. 따라서, 고집적과 소자의 팩킹(packing) 밀도를 높일 수 있다.

Claims (12)

  1. 반도체 기판의 표면에 대하여 오목하게 형성된 트렌치 소자분리막;
    상기 소자분리막과 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판의 면을 따라 형성된 터널 산화막;
    상기 터널 산화막 상에 형성된 질화막;
    상기 질화막 상에 형성된 블록킹 산화막; 및
    상기 블록킹 산화막 상에 형성된 폴리실리콘 게이트 도전층을 포함하는 것을 특징으로 하는 EEPROM.
  2. 제1항에 있어서, 상기 게이트 도전층과 상기 블록킹 산화막의 계면 중 상기 소자분리막과 상방에서 대향하고 있는 부분이 상기 반도체 기판의 표면보다 아래에 위치하는 것을 특징으로 하는 EEPROM.
  3. 제1항에 있어서, 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리가 둥근 것을 특징으로 하는 EEPROM.
  4. 반도체 기판 상에 활성영역과 비활성영역을 정의하는 단계;
    상기 비활성영역에 상기 반도체 기판의 표면에 대하여 오목한 모양의 트렌치 소자분리막을 형성함으로써 상기 소자분리막 위쪽 옆으로 드러난 반도체 기판 부분으로까지 상기 활성영역을 확장시키는 단계;
    상기 소자분리막과 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판의 면을 따라 터널 산화막을 형성하는 단계; 및
    상기 터널 산화막 상에 질화막, 블록킹 산화막 및 폴리실리콘 게이트 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조방법.
  5. 제4항에 있어서, 상기 오목한 모양의 트렌치 소자분리막을 형성하는 단계는,
    상기 비활성영역에 상기 반도체 기판의 표면과 실질적으로 나란한 트렌치 소자분리막을 형성하는 단계; 및
    상기 소자분리막이 소정 두께 남도록 식각하여 상기 오목한 모양의 트렌치 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조방법.
  6. 제5항에 있어서, 상기 소자분리막이 소정 두께 남도록 식각하는 단계는 HF를 이용한 습식 에치백을 이용하여 수행하는 것을 특징으로 하는 EEPROM 제조방법.
  7. 제4항에 있어서, 상기 활성영역을 확장시키는 단계 이후,
    상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리를 둥글게 만드는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조방법.
  8. 제7항에 있어서, 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리를 둥글게 만들기 위하여, 상기 모서리에 NH4OH, H2O2및 H2O의 혼합액을 적용하여 식각해내는 것을 특징으로 하는 EEPROM 제조방법.
  9. 제7항에 있어서, 상기 소자분리막에 대하여 볼록하게 솟은 반도체 기판 부분의 모서리를 둥글게 만들기 위하여, 상기 모서리를 산화시킨 다음, 산화된 부분을 습식 식각으로 제거하는 것을 특징으로 하는 EEPROM 제조방법.
  10. 제4항에 있어서, 상기 터널 산화막을 형성하는 단계는
    LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 산화막을 증착하는 단계; 및
    상기 산화막을 어닐링하는 단계를 포함하고,
    상기 어닐링하는 단계의 가스 분위기는 N2O, NO 또는 둘 다를 포함하는 것을 특징으로 하는 EEPROM 제조방법.
  11. 제4항에 있어서, 상기 질화막은 상기 터널 산화막을 질화처리(nitridation)하여 형성하거나 LPCVD법에 의해 질화막을 증착하여 형성하는 것을 특징으로 하는 EEPROM 제조방법.
  12. 제4항에 있어서, 상기 폴리실리콘 게이트 도전층을 형성한 다음에 코발트 실리사이드, 텅스텐 실리사이드 또는 티타늄 실리사이드를 더 형성하는 것을 특징으로 하는 EEPROM 제조방법.
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