JP4728266B2

JP4728266B2 - 不揮発性半導体記憶装置のメモリセル

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Publication number: JP4728266B2
Application number: JP2007043966A
Authority: JP
Inventors: 浩一福田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-02-23
Filing date: 2007-02-23
Publication date: 2011-07-20
Anticipated expiration: 2027-02-23
Also published as: JP2008210859A

Description

本発明は、不揮発性半導体記憶装置に関し、特に不揮発性半導体記憶装置を構成するメモリセル構造に関する。

不揮発性半導体メモリは、電源を遮断しても記録されたデータを保持し続けるという特性を有し、ファームウエアの保存や、カートリッジによるアプリケーションの供給等に使用されている。不揮発性半導体メモリには様々な種類があり、ウエハの製造段階でデータが書き込まれるタイプのＭＲＯＭや、ウエハ製造後にデータの書き込みがなされデータの消去および書き換えも可能なＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ等が知られている。

不揮発性半導体メモリの基本構造としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型や、フローティングゲート型が一般的に知られている。前者は、積層ゲート内に形成された窒化膜にデータを担う電荷を蓄積させることによってデータを保持し、後者は、積層ゲート内に形成された多結晶シリコンからなる電気的に他の部分から絶縁されたフローティングゲートにデータを担う電荷を蓄積させることによってデータを保持する。ＭＯＮＯＳ型は、フローティング型とは異なり、酸化膜に欠陥があっても全ての電荷が消失することはない為、信頼性に優れた半導体メモリを構成することができる。また、ＭＯＮＯＳ型は、フローティング型と比べ低コストで製造することが可能である。近年このＭＯＮＯＳ構造の優れた特徴を生かし、窒化膜中の複数箇所に電荷を蓄える多値化メモリ構造も提案されている（特許文献１）。

図１は、従来のＭＯＮＯＳ型の半導体メモリセルの断面構造図である。このタイプの半導体メモリセルは、Ｐ型半導体基板１上に酸化膜４、窒化膜５、酸化膜６、およびコントロールゲート７からなる積層ゲートが形成される。そして、この積層ゲートを挟んだ両側にＮ型の第１拡散領域２および第２拡散領域３が形成され、ＮチャンネルＦＥＴが構成されている。

ＭＯＮＯＳ型半導体メモリセルにデータを書き込む場合には、第２拡散領域３とＰ型半導体基板１を接地し、第１拡散領域２に例えば５Ｖを印加し、コントロールゲート７に例えば１０Ｖ印加する。するとチャンネル中を第２拡散領域３から第１拡散領域２に向かって移動する電子は、第１拡散領域２の近傍で高い運動エネルギーを獲得してホットエレクトロンになり、その一部がゲート酸化膜４を飛び越えて窒化膜５の第１拡散領域２側の電荷蓄積領域５ａに注入され、保持される。また、第１拡散領域２と第２拡散領域３に印加する電圧を入れ替えることによって、（すなわち第１拡散領域２を接地し、第２拡散領域３に５Ｖ印加する。）窒化膜５の第２拡散領域３側の電荷蓄積領域５ｂにホットエレクトロンが注入され、これが保持される。このように、ＭＯＮＯＳ型半導体メモリは、窒化膜５内の異なる部分の各々に電荷を保持することで、１セルあたり２ビットのデータを格納することができるようになっている。

次に窒化膜５内の電荷蓄積領域５ａに保持されたデータを読み出す場合には、Ｐ型半導体基板１および第１拡散領域２を接地し、第２拡散領域３には例えば２Ｖの電圧を印加する。電荷蓄積領域５ａに電荷が蓄積されている場合には、その負電荷によって窒化膜５は負に帯電するので、コントロールゲート７から見た半導体メモリセルのスレッショルド電圧は、初期値Ｖｔｈ０よりも高いＶｔｈ１となる。そこで、コントロールゲート７にＶｔｈ０とＶｔｈ１の中間の電圧Ｖｍ（例えば３Ｖ）を印加することによってデータの読み出しを行う。電荷蓄積領域５ａに電荷が蓄積されている場合には、Ｖｔｈ０とＶｔｈ１の中間の電圧Ｖｍを印加しても、見かけ上のスレッショルド電圧はＶｔｈ１に上昇しているため半導体メモリセルには駆動電流は流れない。これにより、ビットデータ「０」として読み出すことができる。一方、窒化膜５内の電荷蓄積領域５ａに電荷が蓄積されていない場合には、コントロールゲート７から見た半導体メモリセルのスレッショルド電圧は、初期値Ｖｔｈ０のままであるので、Ｖｔｈ０とＶｔｈ１の中間の電圧Ｖｍをコントロールゲート７に印加すると半導体メモリセルに駆動電流が流れる。これにより、ビットデータ「１」として読み出すことができる。

一方、窒化膜５内の電荷蓄積領域５ｂに保持されたデータを読み出す場合には、第１拡散領域２と第２拡散領域３に印加する電圧を上記した場合と入れ替える。（すなわち第２拡散領域３を接地し、第１拡散領域２に２Ｖ印加する。）電荷蓄積領域５ｂに電荷が蓄積されている場合には、上記した場合と同様、半導体メモリセルのスレッショルド電圧が上昇するため、駆動電流は流れない。これにより、ビットデータ「０」として読み出すことができる。一方、電荷蓄積領域５ｂに電荷が蓄積されていない場合には、半導体メモリセルのスレッショルド電圧は、初期値のままであるので駆動電流が流れる。これにより、ビットデータ「１」として読み出すことができる。このようにＭＯＮＯＳ型半導体メモリでは、駆動電流によってビットデータを識別し、電流の流す方向を変えることによって２ビットのデータを読み出す。

次に、電荷蓄積領域５ａおよび５ｂに保持されたデータを消去する場合には、Ｐ型半導体基板を接地し、コントロールゲート７に例えば−５Ｖ印加し、第１拡散領域２および第２拡散領域３に例えば５Ｖ印加する。これにより、窒化膜５内に蓄積された電荷は引き抜かれ、データの消去がなされる。
特開２００１−１５６１８９号公報特開２００５−３３３１１２号公報特開２００５−２７７１９６号公報

ＭＯＮＯＳ型およびフローティングゲート型の不揮発性半導体メモリはいずれもコントロールゲート下方に電荷蓄積層が形成されることから、ゲート酸化膜を薄く形成することができない。半導体メモリセルの駆動電流は、ゲート容量に比例するためゲート酸化膜の膜厚が厚いと駆動電流の低下を招くこととなる。半導体メモリセルでは上記したように、メモリセルの駆動電流を検出することによって、電荷蓄積層に格納されたデータの読み出しを行っているため、メモリセルの駆動電流が小さいと読取エラーが生じるおそれがある。一方、十分な駆動電流を確保することができれば読取精度を向上させることができ、例えば電荷蓄積層に注入する電荷量を小刻みに制御した場合でも注入電荷量に応じた電流を精度よく読み出すことも可能となる。これにより、従来はトランジスタの駆動電流の検出／非検出をビットデータ０／１に対応させてデータの読み出しを行っていたが、駆動電流の大きさにビットデータを担わせることも可能となり、１セル当りの記憶容量を増やすことも可能となる。

本発明は、上記した点に鑑みてなされたものであり、駆動電流を増加させることにより、読み取り精度を向上させることができる不揮発性半導体記憶装置のメモリセルを提供することを目的とする。

本発明に係る不揮発性半導体記憶装置のメモリセルは、半導体基板上に設けられたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記ゲート酸化膜の下方に形成されたチャンネル領域と、前記チャンネル領域の両側に形成された一対のドレイン・ソース領域と、前記チャンネル領域および前記ドレイン・ソース領域を挟む一対の絶縁分離領域と、前記一対の絶縁分離領域の各々の内部に互いに分離して設けられて前記チャンネル領域および前記ドレイン・ソース領域に沿って延在する一対の電荷蓄積層と、を有し、前記半導体基板と前記ゲート電極との間には、電荷蓄積層が不存在であることを特徴としている。

本発明の不揮発性半導体装置のメモリセルによれば、駆動電流を増加させることができ、データの読み出しをより高精度に行うことが可能となる。

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図２は、本発明のメモリセルを適用した不揮発性半導体記憶装置の一部を示す等価回路図である。不揮発性半導体記憶装置は、複数のワード線ＷＬと、該ワード線と直交する複数のビット線ＢＬおよびソース線ＳＬを含み、ワード線ＷＬと、ビット線ＢＬの各交差部には、記憶すべきビットデータの保持をなすメモリセル１００が形成される。

図３は、本発明に係るメモリセル１００の断面構造を示す図である。メモリセル１００は、Ｐ型半導体基板１０上に絶縁膜であるゲート酸化膜１３が熱酸化によって形成される。ゲート酸化膜１３上にはＬＰ−ＣＶＤ法等によって堆積された多結晶シリコンからなるコントロールゲート１４が形成されている。そして、ゲート酸化膜１３とＰ型半導体基板１０との界面近傍がメモリセル１００の電流経路となるチャンネル領域３０となる。すなわち、チャンネル領域とは、コントロールゲート１４に電圧を印加することによって反転層が形成される領域をいう。コントロールゲート１４の側壁部にはＣＶＤ法等によって堆積されたＮＳＧ膜やＳｉＮ膜等の絶縁膜からなるサイドウォール１５が形成される。Ｐ型半導体基板１０にはコントロールゲート１４を挟んだ両側に、例えばリンをイオン注入することによって高濃度Ｎ型不純物領域１１および１２が形成される。高濃度Ｎ型不純物領域１１および１２はメモリセルの駆動電流を流すためのドレイン・ソースとして機能する。尚、この高濃度Ｎ型不純物領域１１および１２を形成するためのイオン注入を行う際には、サイドウォール１５がマスクエッジとして機能する。また、Ｐ型半導体基板１０には、チャンネル領域３０を挟むように低濃度Ｎ型不純物領域１１ａおよび１２ａが形成される。低濃度Ｎ型不純物領域１１ａおよび１２ａは、例えば低濃度のリンをイオン注入することによって形成されるが、イオン注入エネルギーが高濃度Ｎ型不純物領域１１および１２よりも小さく、注入深さはごく浅い。この低濃度Ｎ型不純物領域１１ａおよび１２ａは高濃度Ｎ型不純物領域１１、１２とチャネル領域３０との電気的接続部として機能する。コントロールゲート１４および高濃度Ｎ型不純物領域１１、１２上には、スパッタ法等によりそれぞれＡＬ電極１６、１７、１８が形成され、各電極間は層間絶縁膜１９によって、電気的に絶縁されている。このように、メモリセル１００には、コントロールゲート１４の直下にフローティングゲートや、窒化膜といった電荷蓄積層は形成されない。

次に図４は、図３における４−４線断面図である。図４に示す断面においてＰ型半導体基板１０には、コントロールゲート１４を挟んだ両側にＳｉＯ_２等の絶縁物からなる一対のＳＴＩ（Shallow Trench Isolation）領域２０が形成される。ＳＴＩ領域２０は隣接するメモリセル同士を電気的に分離するための絶縁分離領域であり、ＬＯＣＯＳ法による素子分離に比べ素子の高密度化に適している。各ＳＴＩ領域２０内には、ＳＴＩ領域２０とＰ型半導体基板１０との界面付近に窒化膜２１が形成されている。この窒化膜２１は他の領域とは電気的に絶縁されており、フローティング電位となっている。図５は、図４における５−５線断面図であり、ゲート酸化膜１３直下のチャンネル領域３０を通る水平方向の断面を上から見た図である。図５に示すように、ＳＴＩ領域２０は、メモリセル１００の活性領域、すなわちドレイン・ソース領域（高濃度Ｎ型不純物領域１１、１２）およびチャンネル領域３０を挟んだ両側に活性領域に隣接して設けられており、隣り合う他のメモリセルとの絶縁分離を行っている。窒化膜２１は、ＳＴＩ領域２０の内部においてドレイン・ソース領域（高濃度Ｎ型不純物領域１１、１２）およびチャンネル領域３０との界面近傍に設けられている。このように窒化膜２１をドレイン・ソース領域およびチャンネル領域３０と近接して設けることによって、チャンネル領域３０内に発生したホットエレクトロンは、窒化膜２１内部に注入され保持される。すなわち、ＳＴＩ領域２０内に形成された窒化膜２１は、従来のコントロールゲート直下に形成されていた窒化膜やフローティングゲート同様、メモリセルの電荷蓄積層として機能する。尚、窒化膜２１は、一対のＳＴＩ領域２０のうちの少なくとも一方に設けられていればよいが、図５に示す如く、一対のＳＴＩ領域２０の両側に設けることにより、後述する読出し方法によるデータ読出しの精度向上を図ることができる。また、窒化膜２１の形成領域は、ホットエレクトロンを効率よく捕獲するべく、深さ方向においては半導体基板１０の表面からチャンネル領域３０の深さよりもに下方に拡がっていることが好ましい。また、活性領域に沿った長手方向においては、チャンネル領域３０とドレイン・ソース領域との両界面を含む平面をよぎるように形成されていることが好ましい。ホットエレクトロンは、チャンネル領域３０とドレイン・ソース領域との界面付近で最も高エネルギーとなり、電荷蓄積層への注入が起こりやすいからである。また、電荷蓄積層としては、上記した窒化膜以外にも、従来のフローティングゲートの材料として使用されるポリシリコンによって形成することとしてもよい。

以下に、この窒化膜２１を含むＳＴＩ領域２０の形成方法について図６（Ａ）〜（Ｆ）を参照しつつ説明する。まず、熱酸化処理によってＰ型半導体基板１０上にＳｉＯ_２膜３０を形成し、更にその上にＬＰ−ＣＶＤ法によりＳｉ_３Ｎ_４膜４０を形成する（図６（Ａ））。次に、Ｓｉ_３Ｎ_４膜４０上にＳＴＩ溝を形成するためのホトマスクを形成する。具体的には、Ｓｉ_３Ｎ_４膜４０上にホトレジストを塗布した後、ホトレジストにホトマスクを通して光を照射し、光化学反応を利用してマスクパターンをホトレジストに転写し、現像液にてホトレジストの露光部分のエッチング処理を行うことによりレジスト開口を形成し、ホトマスクを形成する。そして、ホトマスクの開口部分のＳｉ_３Ｎ_４膜４０およびＳｉＯ_２膜３０をエッチングで取り除き、開口する（図６（Ｂ））。次に、Ｓｉ_３Ｎ_４膜４０およびＳｉＯ_２膜３０の開口部分より露出したＰ型半導体基板１０をプラズマエッチング等の異方性ドライエッチングにより除去し、ＳＴＩ溝を形成する（図６（Ｃ））。次に、熱酸化処理によってＳＴＩ溝内に例えば５ｎｍ程度のＳｉＯ_２膜２２を成膜する。そして、ＳＴＩ溝内に形成されたＳｉＯ_２膜２２上にＬＰ−ＣＶＤ法によってＳｉ_３Ｎ_４等からなる窒化膜２１を例えば１０ｎｍ程度堆積させる（図６（Ｄ））。続いて、ＬＰ−ＣＶＤ法によってＳｉＯ_２膜２３をウエハ全面に堆積させて、ＳＴＩ溝にＳｉＯ_２を埋め込む（図６（Ｅ））。そして、ＣＭＰ平坦化により余分なＳｉＯ_２膜２３およびＳｉ_３Ｎ_４膜４０、ＳｉＯ_２膜３０を除去する（図６（Ｆ））。以上のプロセスによって、内部に窒化膜２１を含むＳＴＩ領域２０が形成される。尚、ＳＴＩ領域２０を形成した後、ゲート酸化膜１３およびコントロールゲート１４の成膜、ゲートのパターニング、低濃度Ｎ型不純物注入、サイドウォール１５形成、高濃度Ｎ型不純物注入、層間絶縁膜１９の成膜、コンタクト開孔、電極形成の各工程を経ることによって、不揮発性半導体記憶装置が完成する。

次にメモリセル１００の動作について図５を参照しつつ説明する。メモリセル１００にデータを書き込む場合には、Ｐ型半導体基板１０および高濃度Ｎ型不純物領域１１を接地し、コントロールゲート１４に例えば１０Ｖ印加し、高濃度Ｎ型不純物領域１２に例えば５Ｖ印加する。この場合、高濃度Ｎ型不純物領域１２がドレインとして機能し、高濃度Ｎ型不純物領域１１がソースとして機能する。各端子に上記した如き電圧を印加することにより高濃度Ｎ型不純物領域１１（ソース）より放出された電子は、高濃度Ｎ型不純物領域１２（ドレイン）近傍の高電界で加速され高い運動エネルギーを獲得してホットエレクトロンとなる。ホットエレクトロンの一部は、Ｓｉ−ＳｉＯ_２界面のバリア（３．２５ｅＶ）を超えるエネルギーを持ち、ＳＴＩ領域２０のＳｉＯ_２膜を飛び越えて、ＳＴＩ領域２０内に形成された窒化膜２１に注入される。窒化膜２１は、他の領域から電気的に絶縁されているため、注入された電荷は窒化膜２１内に保持される。このように、メモリセル１００は、ＳＴＩ領域２０に形成された窒化膜２１に電荷を捕獲することにより１ビットのデータを保持する。従来はチャンネル領域の上方に設けられた電荷蓄積へのホットエレクトロン注入によってデータの書込みを行っていたが、電子がＳｉ−ＳｉＯ_２界面バリアを越えるのに十分なエネルギーを獲得することができれば、チャンネル領域側方に形成された電荷蓄積層にもホットエレクトロン注入が生じ、データ書込みが可能となるのである。

次にメモリセル１００に記録されたデータを読み出す場合には、高濃度Ｎ型不純物領域１２をドレインとし、高濃度Ｎ型不純物領域１１をソースとして、メモリセル１００を駆動する。具体的には、Ｐ型半導体基板１０および高濃度Ｎ型不純物領域１１（ソース）を接地し、コントロールゲート１４に例えば３Ｖ印加し、高濃度Ｎ型不純物領域１２（ドレイン）に例えば２Ｖ印加する。ＳＴＩ領域４０内に形成された窒化膜２１に電荷が蓄積されていない場合には、メモリセル１００のＶ−Ｉ特性に応じた駆動電流が流れ、この電流を検出することにより、ビットデータ「１」として読み出すことができる。一方、窒化膜２１に電荷が蓄積されている場合には、負に帯電した窒化膜２１がチャンネル領域３０を挟む形となるため、チャンネル領域３０をソースからドレインに向かって移動する電子は、この負電荷によって反発力を受け、高濃度Ｎ型不純物領域１２（ドレイン）近傍における電子の通過経路が狭くなるためメモリセル１００の見かけ上の電気抵抗が増加する。従って、窒化膜２１に電荷の蓄積がない場合と比べ、メモリセル１００の駆動電流が低下することとなり、この低下した駆動電流を検出することにより、ビットデータ「０」として読み出すことができる。尚、窒化膜２１は、一対のＳＴＩ領域２０のうちの一方に設けられている場合であっても、その低下率は減少するものの、チャンネル領域３０をソースからドレインに向かって移動する電子は、蓄積された電子の影響を受け、駆動電流の低下が生じる。

次にメモリセル１００に記録されたデータを消去する方法について図７を参照しつつ説明する。メモリセル１００に記録されたデータを消去するには、コントロールゲート１４に例えば−５Ｖ印加し、高濃度Ｎ型不純物領域１２（ドレイン）に例えば３Ｖ印加する。これにより、ゲート−ドレイン端でバンド間トンネルが発生し、電子正孔対が発生する。発生した正孔は、負電位にバイアスされたコントロールゲート１４に引き寄せられ、その一部は窒化膜２１に到達する。すると、電子の注入によって負に帯電していた窒化膜２１の電荷は相殺され、これにより、データの消去がなされる。

このように、メモリセル１００は、ＳＴＩ領域２０に形成された窒化膜２１に電荷を蓄積させるか否かによって、１ビットのデータが記憶され、窒化膜２１に保持された電荷の影響を受けた駆動電流の大きさを検出することによってデータの読み出しを行うのである。また、蓄積された電荷は上記したように電気的に消去可能となっている。

以上の説明から明らかなように、本発明による不揮発性半導体記憶装置のメモリセル構造は、従来コントロールゲート直下に形成されていた電荷蓄積層が、ソース／ドレイン領域およびチャンネル領域に隣接するＳＴＩ領域内部に設けられる。これにより、コントロールゲート直下のゲート酸化膜を薄く形成することができ、ゲート容量が確保されるため、メモリセルの駆動電流を従来よりも増すことができる。そして、メモリセルの駆動電流が増加されることにより、メモリセルに書き込まれたデータの読み出しをより高精度に行うことができる。更に電荷蓄積層に注入する電荷量を小刻みに制御し、注入電荷量に応じた電流を精度よく読み出すことにより、駆動電流の大きさにビットデータを担わせることも可能となり、１セル当りの記憶容量の増加を図ることができる。
（第２実施例）
以下において本発明に係るメモリセルの第２実施例について説明する。図８は、第２実施例のメモリセル２００の断面図であり、上記第１実施例で示した図５と同じ断面を示したものである。すなわち、図８は、メモリセル２００のゲート酸化膜直下のチャンネル領域３０を通る水平方向の断面を上から見た図である。図８に示す如く、メモリセル２００は、ＳＴＩ領域２０内部に形成される窒化膜が、チャンネル領域３０の近傍において切り離されて、高濃度Ｎ型不純物領域１１側に設けられた窒化膜２１ａと、高濃度Ｎ型不純物領域１２側に設けられた窒化膜２１ｂの２つの領域に分離されている点が第１実施例と異なる。このよう第２実施例のメモリセル２００では、ＳＴＩ領域２０内に形成される窒化膜を分離することにより、分離された領域毎に個別に電荷の捕獲がなされるようになっており、１セル当りの記憶容量を２ビットとしている。その他の部分については、第１実施例と同じ構造であるため説明を省略する。

以下に第２実施例のメモリセル２００の動作について図９を参照しつつ説明する。高濃度Ｎ型不純物領域１２側に設けられた窒化膜２１ｂにデータの書き込みを行う場合には、Ｐ型半導体基板１０および高濃度Ｎ型不純物領域１１を接地し、コントロールゲート１４に例えば１０Ｖ印加し、高濃度Ｎ型不純物領域１２に例えば５Ｖ印加する。この場合、高濃度Ｎ型不純物領域１２がドレインとして機能し、高濃度Ｎ型不純物領域１１がソースとして機能する。各端子に上記した如き電圧を印加することにより高濃度Ｎ型不純物領域１１（ソース）より放出された電子は、高濃度Ｎ型不純物領域１２（ドレイン）近傍の高電界で加速され、高い運動エネルギーを獲得してホットエレクトロンとなる。ホットエレクトロンの一部は、Ｓｉ−ＳｉＯ_２界面のバリアを超えるエネルギーを持ち、ＳＴＩ領域２０のＳｉＯ_２膜を飛び越えて、窒化膜２１ｂに注入される。窒化膜２１ｂは、他の領域から電気的に絶縁されているため、注入された電荷は窒化膜２１ｂ内に保持される（図９（ａ））。一方、高濃度Ｎ型不純物領域１１側に設けられた窒化膜２１ａにデータの書き込みを行う場合には、高濃度Ｎ型不純物領域１１と高濃度Ｎ型不純物領域１２に印加する電圧を入れ替える。つまり、高濃度Ｎ型不純物領域１２を接地し、高濃度Ｎ型不純物領域１１に５Ｖ印加する。これにより、高濃度Ｎ型不純物領域１２がソースとして機能し、高濃度Ｎ型不純物領域１１がドレインとして機能する。これにより、電子の移動方向が上記した場合とは逆方向となり、高濃度Ｎ型不純物領域１１（ドレイン）近傍で加速されたホットエレクトロンが窒化膜２１ｂに注入される。窒化膜２１ｂは、他の領域から電気的に絶縁されているため、注入された電荷は窒化膜２１ｂ内に保持される（図９（ｂ））。このように第２実施例のメモリセル２００では、窒化膜２１ａと２１ｂの各々で電荷の蓄積行うため、１セル当り２ビットのデータを記憶することができるようになっている。

次に、高濃度Ｎ型不純物領域１２側に設けられた窒化膜２１ｂ内に保持されたデータを読み出す場合には、高濃度Ｎ型不純物領域１２をドレインとし、高濃度Ｎ型不純物領域１１をソースとしてメモリセルを駆動する。具体的には、Ｐ型半導体基板１０および高濃度Ｎ型不純物領域１１（ソース）を接地し、コントロールゲート１４に例えば３Ｖ印加し、高濃度Ｎ型不純物領域１２（ドレイン）に例えば２Ｖ印加する。ＳＴＩ領域４０内に形成された窒化膜２１ｂに電荷が蓄積されていない場合には、メモリセル２００のＶ−Ｉ特性に応じた駆動電流が流れ、この電流を検出することにより、ビットデータ「１」として読み出すことができる。一方、窒化膜２１ｂに電荷が蓄積されている場合には、負に帯電した窒化膜２１ｂがチャンネル領域３０を挟む形となるため、チャンネル領域３０をソースからドレインに向かって移動する電子は、この負電荷によって反発力を受け、高濃度Ｎ型不純物領域１２（ドレイン）近傍における電子の通過経路が狭くなるためメモリセル２００の見かけ上の電気抵抗が増加する。従って、窒化膜２１ｂに電荷の蓄積がない場合と比べ、メモリセル２００の駆動電流が低下することとなり、この低下した電流を検出することにより、ビットデータ「０」として読み出すことができる。一方、高濃度Ｎ型不純物領域１１側に設けられた窒化膜２１ａ内に保持されたデータを読み取る場合には、高濃度Ｎ型不純物領域１１をドレインとし、高濃度Ｎ型不純物領域１２をソースとしてメモリセルを駆動する。具体的には、Ｐ型半導体基板１０および高濃度Ｎ型不純物領域１２（ソース）を接地し、コントロールゲート１４に例えば３Ｖ印加し、高濃度Ｎ型不純物領域１１（ドレイン）に例えば２Ｖ印加する。ＳＴＩ領域４０内に形成された窒化膜２１ａに電荷が蓄積されていない場合には、メモリセル２００のＶ−Ｉ特性に応じた駆動電流が流れ、この電流を検出することにより、ビットデータ「１」として読み出すことができる。一方、窒化膜２１ａに電荷が蓄積されている場合には、負に帯電した窒化膜２１ａがチャンネル領域３０を挟む形となるため、チャンネル領域３０をソースからドレインに向かって移動する電子は、この負電荷によって反発力を受け、高濃度Ｎ型不純物領域１１（ドレイン）近傍における電子の通過経路が狭くなるためメモリセル２００の見かけ上の電気抵抗が増加する。従って、窒化膜２１ａに電荷の蓄積がない場合と比べ、メモリセル２００の駆動電流が低下することとなり、この低下した電流を検出することにより、ビットデータ「０」として読み出すことができる。

メモリセル２００に記録されたデータを消去する場合には、コントロールゲート１４に例えば−５Ｖ印加し、高濃度Ｎ型不純物領域１１および１２（ソースおよびドレイン）に例えば３Ｖ印加する。これにより、ゲート−ソース端およびゲート−ドレイン端でバンド間トンネルが発生し、電子正孔対が発生する。発生した正孔は、負電位にバイアスされたコントロールゲート１４に引き寄せられ、その一部は窒化膜２１ａおよび２１ｂに到達する。すると、電子の注入によって負に帯電していた窒化膜２１ａおよび２１ｂの電荷は相殺され、これにより、データの消去がなされる。

このように第２実施例のメモリセル２００は、データを担う電荷を蓄積する領域がソース側とドレイン側に設けられており、各領域に個別にデータの書き込みを行うことができるので、１セル当り２ビットのデータを記憶することができる。また、第１実施例と同様に電荷蓄積層がドレイン・ソース領域およびチャンネル領域に隣接するＳＴＩ領域内部に設けられ、コントロールゲート直下のゲート酸化膜を薄く形成することができるので、ゲート容量が確保され、トランジスタの駆動電流を従来よりも増すことができる。これにより、メモリセルに書き込まれたデータの読み出しをより高精度に行うことができる。更に電荷蓄積層に注入する電荷量を小刻みに制御し、注入電荷量に応じた電流を精度よく読み出すことにより、駆動電流の大きさにビットデータを担わせることも可能となり、１セル当りの記憶容量の更なる増加を図ることができる。

従来のＭＯＮＯＳ型の半導体メモリセルの断面図である。本発明のメモリセルを適用した不揮発性半導体記憶装置の等価回路図である。本発明の実施例であるメモリセルの断面図である。図３における４−４線断面図である。図４における５−５線断面図である。（Ａ）〜（Ｆ）は本発明の実施例である半導体メモリセルのＳＴＩ領域の形成方法示す断面図である。本発明の実施例であるメモリセルのデータ消去方法を示す断面図である。本発明の第２実施例である半導体メモリセルの断面図である。（ａ）および（ｂ）は本発明の第２実施例である半導体メモリセルの動作を示す断面図である。

符号の説明

１０Ｐ型半導体基板
１１高濃度Ｎ型不純物領域
１２高濃度Ｎ型不純物領域
１３ゲート酸化膜
１４コントロールゲート
２０ＳＴＩ領域
２１窒化膜
２１ａ窒化膜
２１ｂ窒化膜
３０チャンネル領域
１００メモリセル
２００メモリセル

Claims

不揮発性半導体記憶装置のメモリセルであって、
半導体基板上に設けられたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート酸化膜の下方に形成されたチャンネル領域と、
前記チャンネル領域の両側に形成された一対のドレイン・ソース領域と、
前記チャンネル領域および前記ドレイン・ソース領域を挟む一対の絶縁分離領域と、
前記一対の絶縁分離領域の各々の内部に互いに分離して設けられて前記チャンネル領域および前記ドレイン・ソース領域に沿って延在する一対の電荷蓄積層と、を有し、
前記半導体基板と前記ゲート電極との間には、電荷蓄積層が不存在であることを特徴とする不揮性半導体記憶装置のメモリセル。
前記電荷蓄積層は、前記チャンネル領域および前記ドレイン・ソース領域と絶縁膜を介して離間していることを特徴とする請求項１に記載の不揮性半導体記憶装置のメモリセル。
前記電荷蓄積層は、深さ方向において前記チャンネル領域の深さよりも下方に延在していることを特徴とする請求項１又は２に記載の不揮性半導体記憶装置のメモリセル。
前記電荷蓄積層は、前記チャンネル領域と前記ドレイン・ソース領域との界面を含む平面をよぎることを特徴とする請求項１乃至３のいずれか１に記載の不揮発性半導体装置のメモリセル。
前記電荷蓄積層は、シリコン窒化膜であることを特徴とする請求項１乃至４のいずれか１に記載の不揮発性半導体記憶装置のメモリセル。
前記電荷蓄積層は、前記チャンネル領域と前記ドレイン・ソース領域との一方の界面を含む平面をよぎる第１領域と、前記チャンネル領域と前記ドレイン・ソース領域との他方の界面を含む平面をよぎる第２領域とに分割されていることを特徴とする請求項１乃至５のいずれか１に記載の不揮発性半導体記憶装置のメモリセル。