JP2005012227A - 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法 - Google Patents

不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法 Download PDF

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Abstract

【課題】 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法を提供する。
【解決手段】 第１ドーピング濃度を有する第１導電型の基板と、この基板に形成された第１ウェルと、第１ウェルより深く、第１ドーピング濃度より高い濃度を有する第１導電型の第２ウェルと、第２ウェル上に形成された不揮発性メモリセルとを備えることを特徴とする単一チップデータ処理装置である。基板には相異なる４種類のウェルを設置することができる。
【選択図】図７

Description

本発明はデータ処理装置に係り、特に不揮発性メモリ素子が内蔵された単一チップデータ処理装置に関する。
ＳＯＣ（System On Chip）またはＭＣＵ（Micro Controller Unit）のような単一チップデータ処理装置は、プロセッサ、メモリ、そして論理回路、音声及び画像処理回路など、多様なインターフェース用回路を備える複数の周辺装置で構成される。したがって、単一チップデータ処理装置には多様な駆動電圧を有するトランジスタが共存する。従来の０．３５μｍ以上のＣＭＯＳ工程によって製造された単一チップデータ処理装置では高電圧（１５〜２０Ｖ）駆動、中電圧（４〜６Ｖ）駆動、そして低電圧（１〜３Ｖ）駆動ＰＭＯＳトランジスタが何れも一つのＮウェル内に、高電圧駆動、中電圧駆動、そして低電圧駆動ＮＭＯＳトランジスタが何れも一つのＰウェル内に、低いしきい電圧ＶTHが要求される高電圧駆動ＮＭＯＳトランジスタはＰ型基板上に形成される。そして、基板効果によるしきい電圧ＶTHの変動を防止するために不揮発性メモリ素子のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のセルトランジスタは低濃度のＰ型基板上に形成される。
しかし、単一チップデータ処理装置の高性能化のために高集積化が要求されるにつれて０．１８μｍ以下のＣＭＯＳ工程適用が要求されている。しかし、ＥＥＰＲＯＭセルトランジスタが低濃度のＰ型基板上に形成されるので、セルサイズを減少させれば単チャンネル化によってパンチスルーが容易に発生する。
また、相異なる駆動電圧を有するＰＭＯＳトランジスタを一つのＮウェル内に、相異なる駆動電圧を有するＮＭＯＳトランジスタを一つのＰウェル内に形成するため、各トランジスタ別に最適化された動作特性を得ることは困難である。
本発明が解決しようとする技術的課題は、動作特性が最適化された多様なトランジスタを備える単一チップデータ処理装置を提供することである。
本発明が解決しようとする他の技術的課題は、動作特性が最適化された多様なトランジスタを備える単一チップデータ処理装置の製造方法を提供することである。
前記課題を達成するための本発明の一態様による単一チップデータ処理装置は、第１ドーピング濃度を有する基板、基板に形成された第１ウェル、第１ウェルより深く、第１ドーピング濃度より高い濃度を有する第２ウェル及び第２ウェル上に形成された不揮発性メモリセルを含む。
前記課題を達成するための本発明の他の態様による単一チップデータ処理装置は、第１ドーピング濃度を有する第１導電型の基板、この基板に形成された第１導電型の第１ウェル、第１ウェルより深く、第１ドーピング濃度より高いドーピング濃度を有する第１導電型の第２ウェル、第１導電型と反対の導電型の第２導電型である第３ウェル、第３ウェルより浅い第２導電型の第４ウェルを備え、第２ウェル上に不揮発性メモリセルを備えている。
前記課題を達成するための本発明のさらに他の態様による単一チップデータ処理装置は、複数の駆動電圧を有するトランジスタを分離するための複数のウェルを備え、前記複数のウェルは、各々所定の駆動電圧が印加される少なくとも一つのトランジスタを有している。複数の駆動電圧のうち一つが印加されるトランジスタは複数のウェルに各々に位置する。
前記他の課題を達成するための本発明の一態様による単一チップデータ処理装置の製造方法は、第１駆動電圧で駆動するトランジスタだけを支持する第１ウェルを形成する段階と、第２駆動電圧で駆動するトランジスタだけを支持する第２ウェルを形成する段階とを含み、前記第１駆動電圧で駆動するトランジスタを他の駆動電圧で駆動するトランジスタと分離することを特徴とする。
本発明による単一チップデータ処理装置は、特性が最適化された多様なトランジスタを備える。そのため、データ保存、データの再生及び処理が効果的に行われうる。また、不揮発性メモリ素子の特性をそのまま維持しつつ高集積化を達成できるので、単一チップデータ処理装置の高集積化及び小型化が可能である。
以下、添付した図面を参照して本発明に関する実施例を上げる説明する。しかし、本発明は後述する実施例に限定されず、相異なる多様な形態に具現され、但し、本実施例は本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は特許請求の範囲によってだけ定義される。明細書全体にわたって同じ参照符号は同一構成要素を表す。図面で、層及び領域のサイズは、説明の明瞭性のために誇張されたものである。
本発明による単一チップデータ処理装置は、プロセッサ、メモリ、及び周辺装置で構成される。プロセッサとしては、複合命令セットコンピューティング（ＣＩＳＣ：Complex Instruction Set Computing）ＣＰＵ、または縮少命令セットコンピューティング（Reduced Instruction Set Conputing）ＣＰＵが使われる。ＤＳＰ（Digital Signal Processor）またはＣＰＵとＤＳＰとの組合わせがプロセッサとして使われることもある。メモリは、揮発性メモリ（ＳＲＡＭ，ＤＲＡＭ）、又は不揮発性メモリ（マスクＲＯＭ，ＥＥＰＲＯＭ，フラッシュメモリ）のすくなくともいずれか一方で構成されうる。周辺装置は、ディテクタ、カウンタ／タイマー、Ｉ／Ｏ、コントローラのような一般装置またはＬＣＤコントローラ、グラフィックスコントローラ、ネットワークコントローラのような特殊目的装置などであって多様である。データ処理装置がデータ保存、データの再生及び処理を円滑に行うようにこれらプロセッサ、メモリ及び周辺装置は、アドレスバス、データバス及びコントロールバスによって有機的に連結されている。
本明細書において、高電圧駆動トランジスタ（以下、ＨＶ ＴＲ）は例えば１５Ｖ〜２０Ｖの比較的高い駆動電圧が印加されるトランジスタを表し、低電圧駆動トランジスタ（以下、ＬＶ ＴＲ）は例えば３Ｖ以下の比較的低い駆動電圧が印加されるトランジスタを表し、中電圧駆動トランジスタ（以下、ＭＶ ＴＲ）はＨＶ ＴＲとＬＶ ＴＲとの中間駆動電圧、例えば、４Ｖ〜６Ｖの駆動電圧が印加されるトランジスタを表す。しかし、駆動電圧の具体的な数値は、当業者によって容易に変更されうる。
以下でさらに詳細に説明するように、本発明の実施例では０．１８μｍ以下のＣＭＯＳ工程によって製造される単一チップデータ処理装置を提供する。
図１には、本発明の一実施例による単一チップデータ処理装置のブロック図が示されている。図１に示された単一チップデータ処理装置の具体的な一例には、スマートカードメディアを挙げられる。プロセッサとしてはＣＰＵ１を、不揮発性メモリとしてはＥＥＰＲＯＭ２及びマスクＲＯＭ３を、揮発性メモリとしてはＳＲＡＭ４を、周辺装置としては保安コントローラ５、多様な検出器６及びＩ／Ｏ ７を備えており、これらはバス８によって相互連結されてデータ保存、再生及び処理を行う。
一般的に、ＣＰＵ１はＬＶ ＴＲであり、ＥＥＰＲＯＭ２の各メモリセルは２つのＴＲであり、ＥＥＰＲＯＭ２のカラムデコーダ及びローデコーダのような周辺回路はＨＶ ＴＲであり、マスクＲＯＭ３とＳＲＡＭ４とはＬＶ ＴＲであり、周辺装置の保安コントローラ５、多様な検出器６及びＩ／Ｏ ７はＭＶ ＴＲとＬＶ ＴＲとから各々構成される。すなわち、単一チップデータ処理装置にはＨＶ ＴＲ、ＭＶ ＴＲ及びＬＶ ＴＲがいずれも存在する。
図２は、本発明の一実施例による単一チップデータ処理装置のＥＥＰＲＯＭ２セルの等価回路図であり、図３は図２に示されたＥＥＰＲＯＭセルアレイ部の一部レイアウト図であり、図４〜図６は各々図３のＡ−Ａ’、Ｂ−Ｂ’及びＣ−Ｃ’線に沿って切断した断面図である。
図２を参考すれば、ＥＥＰＲＯＭの各メモリセルは、２つのＴＲ、すなわちメモリトランジスタＭＴＲと選択トランジスタＳＴＲとで構成される。ＭＴＲは“１”や“０”レベルでデータを保存する役割を行い、ＳＴＲはメモリビットを選択する役割を行う。ＭＴＲはソース領域Ｓ、ドレイン領域Ｄに当るフローティング接合領域ＦＪＲ、フローティングゲートＦＧ及びコントロールゲートＣＧよりなる。ＳＴＲはソース領域Ｓに当るフローティング接合領域ＦＪＲ、ドレイン領域Ｄ及びゲートＧよりなる。ワードラインＷ／ＬはＳＴＲのゲートＧと連結され、ビットラインＢ／ＬはＳＴＲのドレインＤと連結される。センスラインＳ／Ｌは、ＭＴＲのコントロールゲートＣＧと連結される。ＭＴＲとＳＴＲとはフローティング接合領域ＦＪＲによって連結される。
図３を参考すれば、素子分離領域ＦＩによってＥＥＰＲＯＭセルＴＲが形成される活性領域が定義される。素子分離領域ＦＩと垂直にセンスラインＳ／Ｌが位置し、前記センスラインＳ／Ｌと平行にワードラインＷ／Ｌが配置される。Ｔ／Ｗは、トンネリングウィンドウを表す。センスラインＳ／ＬとワードラインＷ／Ｌ間及びトンネリングＴ／Ｗの下部の活性領域にはフローティング接合領域ＦＪＲが、センスラインＳ／Ｌの他側の活性領域にはソース領域Ｓが、ワードラインＷ／Ｌの他側の活性領域にはドレイン領域Ｄが配置される。ドレイン領域Ｄ内にはビットラインＢ／Ｌと連結されるビットラインコンタクトホールＢＣが配置される。ワードラインＷ／Ｌは、第１及び第２コンタクトホールＭＣ１，ＭＣ２を通じて上部配線と連結され、センスラインＳ／Ｌは、第３コンタクトホールＭＣ３を通じて上部配線と連結される。ＭＣＩは、メモリセル分離のためのマスクパターンを表す。
図４〜図６を参考すれば、本発明の一実施例による単一チップデータ処理装置のＥＥＰＲＯＭセルＴＲは、Ｐ型基板１００に形成されたＨＶ Ｐウェル１３１上に形成されている。特に、ＳＴＩ（Shallow Trench Isolation）１０９ａによって定義された活性領域上にＭＴＲ及びＳＴＲが離隔されて形成されている。ＨＶ Ｐウェル１３１の平均ドーパント濃度は、Ｐ型基板１００の濃度より高い。そして、ＭＴＲ及びＳＴＲには高電圧が印加されるので、ＨＶ Ｐウェル１３１は後述するＬＶ ＴＲが形成されるウェル（図７の１４１を参考）の深さより深い。ＭＴＲはＨＶ Ｐウェル１３１上に形成されたトンネル酸化膜１７５及びメモリゲート酸化膜１６０Ｍ、積層ゲート２５２、積層ゲート２５２の両側のＨＶ Ｐウェル１３１に形成されたソース領域Ｓとフローティング接合領域ＦＪＲとで構成される。トンネル酸化膜１７５は、図３のトンネリングウィンドウＴ／Ｗの下部に形成され、メモリセルのプログラムまたは消去時にＦ−Ｎ（Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉｍFowler−Nordheim）トンネリングが可能である厚さに形成される。望ましくは、トンネル酸化膜１７５は７０Å〜９０Å厚さに、メモリゲート酸化膜１６０Ｍは２００Å〜４００Å厚さに形成される。積層ゲート２５２は、フローティングゲート１８０Ｆ、ゲート間絶縁膜１８２Ｉ及びコントロールゲート２３０Ｃで構成される。ゲート間絶縁膜１８２Ｉは、酸化膜−窒化膜−酸化膜（ＯＮＯ）で構成することが望ましい。ＳＴＲはＨＶ Ｐウェル１３１上に形成された選択ゲート酸化膜１６０Ｓ、疑似積層ゲート２５４、疑似積層ゲート２５４の両側のＨＶ Ｐウェル１３１に形成されたドレイン領域Ｄとフローティング接合領域ＦＪＲとで構成される。疑似積層ゲート２５４は、フローティングゲート１８０Ｆと同時に形成されたゲート１８０Ｓ、ゲート間絶縁膜１８２Ｉと同時に形成された絶縁膜パターン１８２Ｓ及びコントロールゲート２３０Ｃと同時に形成された疑似ゲート２３０Ｓで構成されることが工程単純化の側面で望ましい。図６に示されているように、第１及び第２コンタクトホールＭＣ１，ＭＣ２を通じて上部配線３４０にゲート１８０Ｓと疑似ゲート２３０Ｓとが同時に接続するので、等価回路図は図２に示された通りである。ドレイン領域ＤにはビットラインコンタクトホールＢＣを通じてビットライン３３０が連結される。もちろん、ＳＴＲのゲートはコントロールゲート２３０Ｃと同時に形成された断層ゲートで構成されることもある。
ソース領域Ｓは、Ｎ-不純物領域２８２とＮ+不純物領域２９２とのＬＤＤ型に形成されることがパンチスルーの防止に適している。フローティング接合領域ＦＪＲは、トンネル酸化膜１７５の下部のＮ+領域１７２とメモリゲート酸化膜１６０Ｍ及び選択ゲート酸化膜１６０Ｓの下部のＮ-領域２６２とで構成されることが効果的なトンネリングとドレイン領域Ｄとのパンチスルーの防止に適している。ドレイン領域Ｄは、Ｎ-不純物領域２６４内にＮ+不純物領域２９４を限定して形成したマスクアイランド型ＤＤＤ（Mask Island Double Diffused Drain）であることが高耐圧特性の維持に適している。マスクアイランドとは、Ｎ+不純物領域２９４がイオン注入マスクによって所定領域にだけ限定されて形成されたものである。
本発明の一実施例による単一チップデータ処理装置のＥＥＰＲＯＭセルＴＲは、Ｐ型基板より高いドーパント濃度を有するＨＶ Ｐウェル１３１内に形成される。すなわち、ＴＲが形成される領域のドーパント濃度を増加させることによって、パンチスルーを防止できる。たとえ、高いドーパント濃度を有するＨＶ Ｐウェル１３１内にＴＲを形成する場合、ボディー効果によってしきい電圧が増加してドレイン／ソース間に電圧降下が発生するとしても、これはＴＲが単チャンネル化するほどボディー効果の影響が減少してドレイン／ソース間に電圧降下が減少する現象とトレードオフされるので、結果的にＥＥＰＲＯＭセルＴＲの特性が向上することになる。したがって、ＥＥＰＲＯＭセルＴＲを縮少させると同時にパンチスルーの発生を効果的に抑制できる。
ＥＥＰＲＯＭセルのプログラム、消去及び再生動作は、次の通りである。セルの消去は、センスラインＳ／ＬとワードラインＷ／Ｌとに１５Ｖ〜２０Ｖのプログラム電圧を印加し、ビットラインＢ／Ｌは接地、ソース領域Ｓにフローティングまたは０Ｖを印加し、基板は０Ｖを印加すればフローティングゲートＦ／Ｇ内に電子を注入させてＭＴＲのしきい電圧ＶTHが約３Ｖ〜７Ｖほど大きくして行う。また、セルのプログラムは、センスラインＳ／Ｌに接地、ビットラインＢ／Ｌ及びワードラインＷ／Ｌに１５Ｖ〜２０Ｖの消去電圧を印加し、基板は１５Ｖを印加してソース領域Ｓをフローティング状態にすれば、フローティングゲートＦＧ内の電子を取出してＭＴＲのしきい電圧を−４Ｖ〜０Ｖほどに小さくして行う。セルの再生は、ソース領域Ｓは接地、センスラインＳ／Ｌに１．７Ｖ、ワードラインＷ／Ｌに３．３Ｖ、ビットラインＢ／Ｌに２．５Ｖを印加してＭＴＲの電流流れの有無を判読することによってなされる。
図７は、本発明の一実施例による単一チップデータ処理装置のＥＥＰＲＯＭセルＴＲと残りのＴＲとを同時に示す断面図である。図７を参照すれば、４つの相異なるウェルがＰ型基板１００に形成されている。４つの相異なるウェルは、ＬＶ Ｐウェル１４１、ＨＶ Ｐウェル１３１、ＬＶ Ｎウェル１２１及びＨＶ Ｎウェル１１１で構成される。ウェルの深さは垂直パンチスルー電圧に影響を及ぼす。したがって、ＨＶ Ｐウェル１３１は、ＬＶ Ｐウェル１４１より深く、ＨＶ Ｎウェル１１１もＬＶ Ｎウェル１２１より深い。そして、ＨＶ Ｐウェル１３１のドーピング濃度はＰ型基板１００の不純物濃度より高い。ＥＥＰＲＯＭセル、ＨＶ ＮＭＯＳ ＴＲ及びＭＶ ＮＭＯＳ ＴＲはＨＶ Ｐウェル１３１上に、ＨＶ ＰＭＯＳ ＴＲとＭＶ ＰＭＯＳ ＴＲとはＨＶ Ｎウェル１１１上に、ＬＶ ＮＭＯＳ ＴＲはＬＶ Ｐウェル１４１上に、ＬＶ ＰＭＯＳ ＴＲはＬＶ Ｎウェル１２１上に、そして一部のＨＶ ＮＭＯＳ ＴＲはＰ型基板１００上に形成されている。
ゲート酸化膜は、耐圧特性と密接な関連がある。したがって、本発明の一実施例による単一チップデータ処理装置には３つの他の種類のゲート酸化膜が存在する。すなわち、ＨＶ ＴＲ用ゲート酸化膜１６０、ＭＶ ＴＲ用ゲート酸化膜２００、及びＬＶ ＴＲ用ゲート酸化膜２２０が存在し、この順にゲート酸化膜の厚さが薄い。ＨＶ ＴＲ用ゲート酸化膜１６０は２００Å〜４００Å、ＭＶ ＴＲ用ゲート酸化膜２００は１００Å〜２００Å、ＬＶ ＴＲ用ゲート酸化膜２２０は２０Å〜４０Åである。一方、ＥＥＰＲＯＭセルＴＲのメモリゲート酸化膜１６０Ｍと選択ゲート酸化膜１６０ＳとはＨＶ ＴＲ用ゲート酸化膜１６０の厚さと同じであり、トンネル酸化膜１７５は７０Å〜９０Åである。
また、ＨＶ ＴＲ用ゲートは、ＥＥＰＲＯＭセルＴＲのフローティングゲート１８０Ｆと同時に形成されたゲート１８０Ｈ、ゲート間絶縁膜１８２Ｉと同時に形成された絶縁膜パターン１８２Ｈ及びコントロールゲート２３０Ｃと同時に形成された疑似ゲート２３０Ｈで構成された疑似積層ゲート２５６よりなる。図面には示されていないが、ＥＥＰＲＯＭセルのＳＴＲのゲート１８０Ｓ及び疑似ゲート２３０Ｓと同様に、ゲート１８０Ｈと疑似ゲート２３０Ｈとは同じ上部配線に接続して一つのゲートとして動作する。
そして、ＬＶ Ｐウェル１４１のドーピングプロファイルとＰ型基板１００上に形成されているＨＶ ＮＭＯＳ ＴＲのフィールド分離領域１４２のドーピングプロファイルが同じである。
以下、各ＴＲ別に構造を詳細に説明する。
ＨＶ ＰＭＯＳ ＴＲは、高耐圧特性を確保するためにＨＶ Ｎウェル１１１上に形成され、ソース／ドレイン領域がＰ領域２７２とその内部に限定されて形成されたＰ+領域３０２とで構成されたＭＩ−ＤＤＤ構造で形成される。図８Ａ及び図８Ｂに図７のＨＶ ＰＭＯＳ ＴＲの拡大断面図が示されている。図７、図８Ａ及び図８Ｂを参照すれば、ＨＶ ＰＭＯＳ ＴＲはＳＴＩ １０９ａによって限定された活性領域上に形成されたゲート酸化膜１６０、その上に形成されたゲート２５６及びゲート２５６の両側のＨＶ Ｎウェル１１１に形成されたソース／ドレイン領域Ｓ，Ｄで構成される。ＨＶ ＰＭＯＳ ＴＲのゲート酸化膜１６０は、高耐圧特性を有するためにＥＥＰＲＯＭセルＴＲのゲート酸化膜１６０Ｍ，１６０Ｓと同じ厚さを有することが望ましい。
ＳＴＩ １０９ａは、トレンチ１０５とトレンチ１０５の内壁を保護する酸化膜１０６、酸化膜１０６上に形成されて酸化膜１０６がこれ以上酸化されないようにし、ＳＴＩの絶縁特性を強化させる窒化膜１０７及びトレンチ１０５を埋め立てる絶縁膜１０９で構成される。
もし、酸化膜１０６を従来のＳＴＩで形成した酸化膜（点線）と同じ厚さｔ、例えば、１００Åに形成すれば、トランジスタ駆動のための電圧印加時、窒化膜１０７に電子ｅ-がトラップされて、ＳＴＩ １０９ａの下部に正孔ｈが蓄積されてインバージョンが発生してＳＴＩ １０９ａの下部にチャンネルが形成されるリーチスルーによって寄生フィールドトランジスタが形成されるか、またはＳＴＩ １０９ａの側壁に正孔ｈが蓄積されて電流パスを形成してＨＶ ＰＭＯＳ ＴＲのしきい電圧ＶTHを減少させてサブスレッショルド漏れ電流が発生する。
したがって、本発明を適用する実施例ではＳＴＩ １０９ａの下部にＰフィールド分離領域１１２を備えて隣接ＨＶ ＰＭＯＳ ＴＲのソース領域Ｓとドレイン領域Ｄ間にチャンネルが形成されることを防止し、ＳＴＩ １０９ａの側壁に形成されるシリコン酸化膜１０６の厚さを電子トラップ障壁膜として機能するのに十分な厚さに形成する。望ましくは、シリコン酸化膜１０６の厚さＴを２００Å〜５００Åに、望ましくは２５０Åに形成する。
また、図７を参照すれば、ＭＶ ＰＭＯＳ ＴＲまたＨＶ Ｎウェル１１１上に形成される。ＭＶ ＰＭＯＳ ＴＲをＬＶ ＰＭＯＳ ＴＲと同じＮウェル内に形成すれば、ＬＶ ＰＭＯＳ ＴＲに比べて相対的に高電圧が印加されるＭＶ ＰＭＯＳ ＴＲのドレイン領域で空乏領域が容易に拡張されてドレイン漏れ電流が発生してＩｄ−Ｖｄ特性が不良になる。しかし、本発明ではＭＶ ＰＭＯＳ ＴＲはＨＶ Ｎウェル１１１に形成するためにＭＶ ＰＭＯＳ ＴＲのドレインで漏れ電流が発生する問題点が防止され、ＬＶ ＰＭＯＳ ＴＲはＬＶ Ｎウェル１２１に形成するため、ＬＶ ＰＭＯＳ ＴＲも最適の動作特性を表す。ＭＶ ＰＭＯＳ ＴＲはＰ+領域３０４よりなる単一ソース／ドレイン領域を含む。
ＭＶ ＮＭＯＳ ＴＲまたＨＶ Ｐウェル１３１上に形成される。従来のようにＬＶ ＮＭＯＳ ＴＲに比べて相対的に高電圧が印加されるＭＶ ＮＭＯＳ ＴＲをＬＶ ＮＭＯＳ ＴＲと同じＰウェル内に形成すれば、ＭＶ ＮＭＯＳ ＴＲに対してＡＬＥ（Acceleration Lifetime Evaluation）の測定結果、元来保障されなければならないＨＣＩ（Hot Carrier Injection）特性が得られない。しかし、本発明ではＬＶ ＮＭＯＳ ＴＲと分離してＭＶ ＮＭＯＳ ＴＲがＨＶ Ｐウェル１３１上に形成され、ソース／ドレイン領域もＬＤＤ構造ではなくＮ領域２６８とＮ+領域２９８とが二重拡散されたＤＤＤ構造で形成される。したがって、所望のＨＣＩ特性（例：１０年）が保障される。
ＨＶ Ｐウェル１３１上に形成されたＨＶ ＮＭＯＳ ＴＲとＰ型基板１００上に形成されたＨＶ ＮＭＯＳ ＴＲがいずれも最も厚いゲート酸化膜１６０を備えており、ソース／ドレイン領域もＮ領域２６６とその内部に限定されて形成されたＮ+領域２９６とで構成されたＭＩＤＤＤ構造で形成されて最適化された高耐圧特性を表す。そして、前述したように、Ｐ型基板１００上に形成されたＨＶ ＮＭＯＳ ＴＲのＮフィールド分離領域１４２のドーピングプロファイルは、ＬＶ Ｐウェル１４１のドーピングプロファイルと同じである。ウェルなしにＰ型基板１００上に直接形成されたＨＶ ＮＭＯＳ ＴＲはボディー効果の影響を小さく受ける。
ＬＶ ＮＭＯＳ ＴＲは、ＥＥＰＲＯＭメモリセルＴＲが形成されるＨＶ Ｐウェル１３１より浅いＬＶ Ｐウェル１４１上に形成され、最も薄いゲート酸化膜２２０を備え、ソース／ドレイン領域は、Ｎ-領域２８４とＮ+領域２９９とで構成されたＬＤＤ構造で形成されて最適化された低電圧駆動特性を表す。
ＬＶ ＰＭＯＳ ＴＲは、ＬＶ Ｎウェル１２１上に形成され、最も薄いゲート酸化膜２２０を備え、Ｐ+領域３０６で構成された単一ソース／ドレイン領域を備えて最適化された低電圧駆動特性を表す。
本実施例では、不揮発性メモリとしてＥＥＰＲＯＭを例として説明したが、その他の不揮発性メモリの場合にも適用されうる。
以下、図９から図３３を参考して本発明の一実施例による単一チップデータ処理装置の製造方法を説明する。
図９を参照すれば、集積回路基板１００、例えば、Ｐ型基板１００上に酸化膜１０１と窒化膜１０２とを順次に形成してパッド絶縁膜１０３を形成する。次いで、パッド絶縁膜１０３上に有機ＡＲＣ（Anti Reflection Coating：図示せず）及びフォトレジスト１０４を塗布する。酸化膜１０１は、基板１００と窒化膜１０２間の応力を減少させるために形成するものであって、１００Åほどの厚さに形成する。窒化膜１０２は、ＳＴＩ領域形成のためのエッチング時、エッチングマスクとして使われるものであって、シリコン窒化膜を８００Å〜８５０Åほどに蒸着して形成する。蒸着方法は、通常的な方法、例えばＣＶＤ（Chemical Vapor Deposition）、ＳＡＣＶＤ（Sub-Atmospheric ＣＶＤ）、ＬＰＣＶＤ（Low Pressure ＣＶＤ）またはＰＥＣＶＤ（Plasma Enhanced ＣＶＤ）によりうる。
図１０を参照すれば、活性領域を定義するフォトレジストパターン１０４ａを形成する。以後、フォトレジストパターン１０４ａをマスクとしてドライエッチング方法でパッド絶縁膜１０３をパターニングして窒化膜パターン１０２ａと熱酸化膜パターン１０１ａとよりなるパッドマスク１０３ａを形成する。窒化膜１０２をエッチングする時には、フッ化炭素系ガスを使用する。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、具体的にはＣＦ4、ＣＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8、ＣＨ2Ｆ2、ＣＨ3Ｆ、ＣＨ4、Ｃ2Ｈ2、Ｃ4Ｆ6のようなガスまたはこれらの混合ガスを使用する。この時、雰囲気ガスとしてはＡｒガスを使用可能である。
図１１を参照すれば、フォトレジストパターン１０４ａを除去した後、パッドマスク１０３ａをエッチングマスクとして使用して露出されたＰ型基板１００を異方性ドライエッチングして活性領域を限定するトレンチ１０５を形成する。フォトレジストパターン１０４ａは、通常的な方法、例えば、酸素プラズマを使用してアッシングした後、有機ストリップで除去できる。トレンチ１０５は、後続工程で絶縁膜で埋め立てる時にボイドの形成されない縦横比で形成することが望ましい。例えば、ＨＤＰ（High Density Plasma）酸化膜で埋め立てれば、トレンチ１０５は３．０より小さな縦横比で形成することが良い。
図１２を参照すれば、トレンチ１０５が形成された結果物の全面にシリコン酸化膜１０６を形成してトレンチ１０５の内壁を保護する。次いで、シリコン酸化膜１０６がこれ以上酸化されないようにし、ＳＴＩの絶縁特性を強化させるための窒化膜ライナー１０７をシリコン酸化膜１０６上に形成する。シリコン酸化膜１０６はＴＲ、特にＨＶ ＰＭＯＳ ＴＲ動作時に電子ｅ-が窒化膜ライナー１０７にトラップされないほどの厚さに形成する。望ましくは２００Å〜５００Åに、さらに望ましくは２５０Åに形成する。窒化膜ライナー１０７は５０Å〜３００Åに形成できる。
次いで、トレンチ１０５の内部を埋め立てる。ＵＳＧ膜、ＨＤＰ酸化膜、ＰＥＣＶＤ法を利用して形成したＴＥＯＳ膜、ＰＥＣＶＤ法を利用して形成した酸化膜及びこれらの組合わせよりなる群から選択された絶縁膜が使用され、このうち、ＨＤＰ酸化膜１０９がトレンチ１０５の埋め立てに適している。ＨＤＰ ＣＶＤ工程は、ＣＶＤとスパッタリング方式によるエッチング方法とを結合して、ＳｉＨ4とＯ2とを蒸着ガスとしてチャンバ内に供給され、不活性ガス（例えば、Ａｒガス）をスパッタリングガスとしてチャンバ内に供給して酸化膜を形成するために埋め立て特性が向上する。
図１３を参照すれば、ＨＤＰ酸化膜１０９を平坦化する。例えば、ＨＤＰ酸化膜１０９は、ＣＭＰ（Chemical Mechanical Polishing）またはエッチバックを使用して平坦化できる。
図１４を参照すれば、パッドマスク１０３ａを除去してＳＴＩ １０９ａを完成する。パッドマスク１０３ａのうち窒化膜パターン１０２ａとその上の窒化膜ライナー１０７とはリン酸ストリップを適用して除去し、熱酸化膜パターン１０１ａはＨＦやＢＯＥ（Buffered Oxide Etchant）を利用して除去する。以下、図面ではＳＴＩ １０９ａをトレンチ１０５内に絶縁膜１０９だけ埋め立てられた形態に簡略化して示す。
図１５を参照すれば、ＳＴＩ １０９ａが完成された基板１００の全面にＨＶ Ｎウェルが形成される領域を定義するフォトレジストパターン１１０を形成する。次いで、フォトレジストパターン１１０をイオン注入マスクとして使用してＮ型不純物、例えばリン（Ｐ+）または砒素（Ａｓ+）イオンを注入してＨＶ Ｎウェル１１１を形成する。望ましくは、Ｐ+を１〜５×１０13 ａｔｏｍｓ／ｃｍ2ドーズで１．３ ＭｅＶのエネルギーで注入する。次いで、ＨＶ Ｎウェル１１１の形成時のイオン注入濃度より低い濃度と低いイオン注入エネルギーでＰ+を注入してＰフィールド分離領域１１２を形成する。望ましくは、Ｐ+を１〜６×１０12ａｔｏｍｓ／ｃｍ2ドーズで３００ＫｅＶのエネルギーで注入してＰフィールド分離領域１１２を形成する。次いで、ＰＭＯＳ ＴＲのＶTHの低下を防止するためにカウンタイオン注入を実施する。望ましくは、Ａｓ+を１〜５×１０12ａｔｏｍｓ／ｃｍ2ドーズで２４０ＫｅＶのエネルギーで注入してカウンタイオン注入領域１１３を形成する。最後に、Ｐ型不純物イオン、例えばホウ素（Ｂ+）またはフッ化ホウ素（ＢＦ2 +）イオンを注入して、しきい電圧ＶTHPの調節のためのイオン注入を実施する。望ましくは、ＢＦ2 +を１〜４×１０13ａｔｏｍｓ／ｃｍ2ドーズで４０ＫｅＶのエネルギーで注入してＶTHP調節領域１１４を形成する。
図１６を参照すれば、フォトレジストパターン１１０をアッシングと有機ストリップとで除去した後、ＬＶ Ｎウェルが形成される領域を定義するフォトレジストパターン１２０を形成する。次いで、フォトレジストパターン１２０をイオン注入マスクとして使用してＮ型不純物イオンを注入してＬＶ Ｎウェル１２１を形成する。ＨＶ Ｎウェル１１１の形成時のイオン注入エネルギーより小さなエネルギーで注入してＨＶ Ｎウェルより低くＬＶ Ｎウェル１２１を形成する。望ましくは、Ｐ+を１〜５×１０13ａｔｏｍｓ／ｃｍ2ドーズで３６０ＫｅＶのエネルギーで注入する。次いで、ＰＭＯＳ ＴＲのＶTHの低下を防止するためにカウンタイオン注入を実施する。望ましくは、Ａｓ+を１〜７×１０12ａｔｏｍｓ／ｃｍ2ドーズで２４０ＫｅＶのエネルギーで注入してカウンタイオン注入領域１２３を形成する。最後に、しきい電圧ＶTHPの調節のためのイオン注入を実施する。望ましくは、ＢＦ2 +を１〜７×１０13ａｔｏｍｓ／ｃｍ2ドーズで４０ＫｅＶのエネルギーで注入してＶTHP調節領域１２４を形成する。
図１７を参照すれば、フォトレジストパターン１２０をアッシングと有機ストリップとで除去した後、ＨＶ Ｐウェルが形成される領域を定義するフォトレジストパターン１３０を形成する。次いで、フォトレジストパターン１３０をイオン注入マスクとして使用してＰ型不純物イオン、例えばホウ素（Ｂ+）またはフッ化ホウ素（ＢＦ2 +）イオンを注入してＨＶ Ｐウェル１３１を形成する。望ましくは、Ｂ+を１〜３×１０13ａｔｏｍｓ／ｃｍ2ドーズで７００ＫｅＶのエネルギーで注入する。次いで、ＨＶ Ｐウェル１３１の形成時より低いイオン注入エネルギーでＰ型不純物イオンを注入してＮフィールド分離領域１３２を形成する。望ましくは、Ｂ+を１〜３×１０13ａｔｏｍｓ／ｃｍ2ドーズで１３０ＫｅＶのエネルギーで注入してＮフィールド分離領域１３２を形成する。最後に、しきい電圧ＶTHNの調節のためのイオン注入を実施する。望ましくは、Ｂ+を１〜５×１０13ａｔｏｍｓ／ｃｍ2ドーズで５０ＫｅＶのエネルギーで注入してＶTHN調節領域１３４を形成する。
図１８を参照すれば、フォトレジストパターン１３０をアッシングと有機ストリップとで除去した後、ＬＶ Ｐウェルが形成される領域とＰ型基板に形成されるＨＶ ＮＭＯＳ ＴＲが形成される領域とを定義するフォトレジストパターン１４０を形成する。次いで、フォトレジストパターン１４０をイオン注入マスクとして使用してＨＶ Ｐウェル１３１形成時のイオン注入エネルギーより小さなイオン注入エネルギーで注入してＨＶ Ｐウェルより低くＬＶ Ｐウェル１４１及びＰ型基板に形成されるＨＶ ＮＭＯＳ ＴＲのＮフィールド分離領域１４２を形成する。望ましくは、Ｂ+を１〜５×１０13ａｔｏｍｓ／ｃｍ2ドーズで１７０ＫｅＶのエネルギーで注入する。次いで、しきい電圧ＶTHNの調節のためのイオン注入を実施する。望ましくは、インジウムイオン（Ｉｎ+）を１〜７×１０12ａｔｏｍｓ／ｃｍ2ドーズで１８０ＫｅＶのエネルギーで注入してＶTHN調節領域１４４を形成する。
以下、図面では図面の単純化のためにウェル領域１１１，１２１，１３１，１４１及びＰ型基板上のＨＶ ＮＭＯＳ ＴＲのフィールド分離領域１４２だけを示す。
図１９を参照すれば、フォトレジストパターン１４０をアッシングと有機ストリップとで除去した後、Ｐ型基板１００に形成されるＨＶ ＮＭＯＳ ＴＲが形成される領域を定義するフォトレジストパターン１５０を形成する。次いで、フォトレジストパターン１５０をイオン注入マスクとして使用してＰ型基板に形成されるＨＶ ＮＭＯＳ ＴＲのしきい電圧ＶTHN調節領域１５４を形成する。
図２０を参照すれば、フォトレジストパターン１５０をアッシングと有機ストリップとで除去した後、基板１００の全面に形成されている自然酸化膜を湿式洗浄で除去した後、ゲート酸化膜１６０を形成する。ゲート酸化膜１６０は、２００Å〜４００Åに形成する。ゲート酸化膜１６０は、１０００℃〜１１００℃の温度でＯ2ガスを利用した乾式酸化、１０００℃から１１００℃の温度で水蒸気雰囲気を使用する湿式酸化、Ｏ2ガスとＨＣｌガスとの混合ガスを使用するＨＣｌ酸化、Ｏ2ガスとＣ2Ｈ3Ｃｌ3ガスとの混合ガスを使用する酸化、Ｏ2ガスとＣ2Ｈ2Ｃｌ2ガスとの混合ガスを使用する酸化で形成する。次いで、ＥＥＰＲＯＭセルＴＲのフローティング接合領域のうちトンネル酸化膜の下部のＮ+領域の形成される領域を露出させるフォトレジストパターン１７０を形成した後、イオン注入を実施してＮ+領域１７２を形成する。望ましくは、Ａｓ+を１〜９×１０13ａｔｏｍｓ／ｃｍ2ドーズで１００ＫｅＶのエネルギーで注入してフローティング接合領域のうちＮ+領域１７２を形成する。
図２１を参照すれば、フォトレジストパターン１７０をアッシングと有機ストリップとで除去した後、トンネルウィンドウを定義するフォトレジストパターン（図示せず）を形成する。次いで、フォトレジストパターンによって露出されたゲート酸化膜１６０をウェットエッチングで除去した後、トンネルウィンドウにトンネル酸化膜１７５を形成させる。トンネル酸化膜１７５は、６０Å〜８０Åに形成する。次いで、ＥＥＰＲＯＭセルＴＲのフローティングゲート電極とＨＶ ＴＲのゲート電極とになる下部導電膜１８０を形成する。下部導電膜１８０は、１３５０Å〜１６５０Åに形成する。下部導電膜１８０にはポリシリコン膜が適合であり、ＣＶＤ、ＳＡＣＶＤ、ＬＰＣＶＤまたはＰＥＣＶＤで形成でき、最も望ましくは、ＬＰＣＶＤで形成する。Ｎ2とＳｉＨ4ガスとを使用するＬＰＣＶＤでポリシリコン膜を形成した後、ＰＯＣｌ3ガスを利用してリンを沈積させて抵抗を調節するか、またはＮ2、ＳｉＨ4（またはＳｉ2Ｈ6）またはＰＨ3ガスを使用するＬＰＣＶＤでドープされたポリシリコン膜を形成する。下部導電膜１８０上に反射防止膜を形成した後、各セル単位で下部導電膜１８０をパターニングする（図８Ｃを参照）。次いで、基板１００の全面にゲート間絶縁膜１８２を形成する。ゲート間絶縁膜１８２は、酸化膜を３０Å〜７０Åに、窒化膜を５０Å〜８０Åに、酸化膜を３０Å〜７０Åに順次に積層させたＯＮＯ膜に形成することが望ましい。
図２２を参照すれば、ＬＶ ＴＲとＭＶ ＴＲとが形成される領域を露出させるフォトレジストパターン１９０を形成する。次いで、フォトレジストパターン１９０をエッチングマスクとして使用してゲート間絶縁膜１８２、下部導電膜１８０及びゲート酸化膜１６０を順次にエッチングしてＬＶ ＴＲとＭＶ ＴＲとが形成される領域の基板を露出させる。望ましくは、ゲート間絶縁膜１８２及び下部導電膜１８０はドライエッチングで、ゲート酸化膜１６０はウェットエッチングで除去する。次いで、フォトレジストパターン１９０をイオン注入マスクとして使用してＢＦ2 +を１〜５×１０12ａｔｏｍｓ／ｃｍ2ドーズで３０ＫｅＶでイオン注入してＭＶ ＴＲのＶTH調節領域１９４を形成する。
図２３を参照すれば、フォトレジストパターン１９０をアッシングと有機ストリップとで除去した後、露出された基板１００上にＭＶ ＴＲ用ゲート酸化膜２００を形成する。ＭＶ ＴＲ用ゲート酸化膜２００は１００Å〜２００Åに形成する。
図２４を参照すれば、ＬＶ ＴＲが形成される領域を露出させるフォトレジストパターン２１０を形成する。次いで、ＭＶ ＴＲ用ゲート酸化膜２００をエッチングする。望ましくは、ウェットエッチングでゲート酸化膜２００をエッチングする。次いで、フォトレジストパターン２１０をイオン注入マスクとして使用してＢＦ2 +を１〜５×１０12ａｔｏｍｓ／ｃｍ2ドーズで３０ＫｅＶでイオン注入してＬＶ ＴＲのＶTH調節領域２１４を形成する。
図２５を参照すれば、フォトレジストパターン２１０をアッシングと有機ストリップとで除去した後、露出された基板１００領域にＬＶ ＴＲ用ゲート酸化膜２２０を形成する。ＬＶ ＴＲ用ゲート酸化膜２２０は２０Å〜４０Åに形成する。次いで、基板１００の全面にＥＥＰＲＯＭセルＴＲのコントロールゲート、ＨＶ ＴＲの疑似ゲート及びＬＶ ＴＲとＭＶ ＴＲとのゲート電極になる上部導電膜２３０を形成する。上部導電膜２３０は、ポリシリコン膜と金属シリサイド膜との積層膜で形成することが望ましい。ポリシリコン膜を形成した後、リンイオンを沈積して抵抗を調節するか、またはドープされたポリシリコン膜を形成した後、その上に金属シリサイド膜を形成する。金属シリサイド膜にはタングステンシリサイド膜が適している。ポリシリコン膜は約１３５０Å〜１６５０Åに、タングステンシリサイド膜はＳｉＨ2Ｃｌ2とＷＦ6ガスとを使用してＬＰＣＶＤで約１０００Åに形成する。
図２６を参照すれば、上部導電膜２３０上にゲートを定義するフォトレジストパターン２４０を順次に形成する。フォトレジストパターン２４０をエッチングマスクとして使用して上部導電膜２３０をエッチングしてＬＶ ＴＲゲート２３０Ｌ及びＭＶ ＴＲのゲート２３０Ｍを形成する。
図２７を参照すれば、フォトレジストパターン２４０をアッシングと有機ストリップとで除去した後、ＥＥＰＲＯＭセルＴＲのゲート構造とＨＶ ＴＲのゲート構造とを定義するフォトレジストパターン２５０を形成する。フォトレジストパターン２５０をエッチングマスクとして使用してセルフアライン方式で上部導電膜２３０、ゲート間絶縁膜１８２及び下部導電膜１８０を順次にエッチングしてＥＥＰＲＯＭ ＭＴＲのゲート構造２５２とＳＴＲの疑似ゲート構造２５４及びＨＶ ＴＲのゲート構造２５６を完成する。
図２８を参照すれば、フォトレジストパターン２５０をアッシングと有機ストリップとで除去した後、Ｎ領域を定義するフォトレジストパターン２６０を形成する。次いで、フォトレジストパターン２６０をイオン注入マスクとして使用してＮ型不純物を注入する。望ましくは、Ｐ+を５〜９×１０12ａｔｏｍｓ／ｃｍ2ドーズで９０ＫｅＶエネルギーでイオン注入してＥＥＰＲＯＭセルＴＲのフローティング接合領域のＮ-領域２６２、ドレイン領域のＮ-領域２６４、ＨＶ ＮＭＯＳ ＴＲのＮ-領域２６６及びＭＶ ＮＭＯＳ ＴＲのＮ-領域２６８を形成する。
図２９を参照すれば、フォトレジストパターン２６０をアッシングと有機ストリップとで除去した後、Ｐ-領域を定義するフォトレジストパターン２７０を形成する。次いで、フォトレジストパターン２７０をイオン注入マスクとして使用してＰ型不純物を注入する。望ましくは、Ｂ+を１〜９×１０12ａｔｏｍｓ／ｃｍ2ドーズで５０ＫｅＶエネルギーでイオン注入してＨＶ ＰＭＯＳ ＴＲのＰ-領域２７２を形成する。
図３０を参照すれば、フォトレジストパターン２７０をアッシングと有機ストリップとで除去した後、ＬＤＤ Ｎ-領域を定義するフォトレジストパターン２８０を形成する。次いで、フォトレジストパターン２８０をイオン注入マスクとして使用してＮ型不純物を注入する。望ましくは、Ａｓ+を１〜８×１０14ａｔｏｍｓ／ｃｍ2ドーズで２５ＫｅＶエネルギーでイオン注入してＥＥＰＲＯＭセルＴＲのソース領域のＬＤＤ Ｎ-領域２８２とＬＶ ＮＭＯＳ ＴＲのＮ-領域２８４を形成する。
図３１を参照すれば、ゲートの側壁にスペーサＳを形成する。スペーサは、基板の全面に窒化膜を蒸着した後、これをドライエッチングして形成する。次いで、Ｎ+領域を定義するフォトレジストパターン２９０を形成する。次いで、フォトレジストパターン２９０をイオン注入マスクとして使用してＮ型不純物を注入する。望ましくは、Ａｓ+を１〜５×１０15ａｔｏｍｓ／ｃｍ2ドーズで５０ＫｅＶエネルギーでイオン注入してＥＥＰＲＯＭセルＴＲのソース領域のＮ+領域２９２、ドレイン領域のＮ+領域２９４、ＨＶ ＮＭＯＳ ＴＲのＮ+領域２９６、ＭＶ ＮＭＯＳ ＴＲのＮ+領域２９８とＬＶ ＮＭＯＳ ＴＲのＮ+領域２９９を形成する。
図３２を参照すれば、フォトレジストパターン２９０をアッシングと有機ストリップとで除去した後、Ｐ+領域を定義するフォトレジストパターン３００を形成する。次いで、フォトレジストパターン３００をイオン注入マスクとして使用してＰ型不純物を注入する。望ましくは、ＢＦ2 +を１〜５×１０15ａｔｏｍｓ／ｃｍ2ドーズで２０ＫｅＶエネルギーでイオン注入してＨＶ ＰＭＯＳ ＴＲのＰ+領域３０２、ＭＶ ＰＭＯＳ ＴＲのＰ+領域３０４とＬＶ ＰＭＯＳ ＴＲのＰ+領域３０６を形成する。
図３３を参考にすれば、基板１００の全面に層間絶縁膜３１０を形成する。層間絶縁膜３１０は、ＣＶＤ法でＳｉＯＮ膜、ＨＤＰ酸化膜及びＴＥＯＳ膜を順次に形成した後、これを化学機械的研磨（ＣＭＰ）によって平坦化して層間絶縁膜３１０の厚さを８１００Å〜９９００Åにする。次いで、各ＴＲのドレイン領域を露出させるコンタクトホールＢＣを形成した後、ビットラインコンタクトプラグイオン注入を実施した後、ビットラインコンタクトプラグ３２２を形成する。ビットラインコンタクトプラグ３２２は、障壁金属膜とタングステン膜とを順次にＣＶＤで蒸着した後、これをＣＭＰして形成する。次いで、金属膜を形成した後、これをパターニングしてビットライン３３０を形成する。金属膜は、チタン膜、アルミニウム膜、チタン窒化膜を順次に積層して形成する。
以後、通常のＣＭＯＳ製造工程を経て単一チップデータ処理装置を完成する。
本発明の望ましい実施例によれば、単一チップデータ処理装置は、複数の駆動電圧を有するトランジスタを分離するための複数のウェルを含み、前記複数のウェル各々は、所定駆動電圧を有する少なくとも一つのトランジスタを含み、前記複数の駆動電圧のうち一つを有するトランジスタが前記複数のウェル各々に位置する。
本発明の他の望ましい実施例によれば、第１駆動電圧を有するトランジスタだけを支持する第１ウェルを形成する段階と、第２駆動電圧を有するトランジスタだけを支持する第２ウェルを形成する段階とを含み、前記第１駆動電圧を有するトランジスタを他の駆動電圧を有するトランジスタと分離することを特徴とする単一チップデータ処理装置製造方法が提供される。前記第１駆動電圧及び第２駆動電圧のうち少なくとも一つは低電圧、中電圧または高電圧である。
各ウェルの形成順序は、前記実施例に限定されず、当業者によって多様に変形されうる。
図面及び明細書で、発明の実施例が特定用語を使用して説明されたが、これらは制限的な目的ではなく包括的で技術的な意味で使われたものであり、発明の範疇は請求項によって決定される。
（産業上の利用可能性）
本発明による単一チップデータ処理装置及び製造方法は、多様な駆動電圧を有するトランジスタを含むＳＯＣ（System On Chip）またはＭＣＵ（Micro Controller Unit）のような装置に利用されうる。
本発明の一実施例による単一チップデータ処理装置のブロック図である。 本発明の一実施例による単一チップデータ処理装置に内蔵されたＥＥＰＲＯＭセルの等価回路図である。 図２に示されたＥＥＰＲＯＭセルアレイ部の一部レイアウト図である。 図３のＡ−Ａ’線に沿って切断した断面図である。 図３のＢ−Ｂ’線に沿って切断した断面図である。 図３のＣ−Ｃ’線に沿って切断した断面図である。 本発明の一実施例による単一チップデータ処理装置に内蔵されたＥＥＰＲＯＭセルとその他のトランジスタを示す断面図である。 図７の高電圧ＰＭＯＳトランジスタの拡大断面図である。 図７の高電圧ＰＭＯＳトランジスタの拡大断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。 本発明の一実施例による単一チップデータ処理装置の製造方法を説明するための断面図である。
符号の説明
１００ Ｐ型基板、１１１ ＨＶ Ｎウェル、１２１ ＬＶ Ｎウェル、１３１ ＨＶ Ｐウェル、１４１ ＬＶ Ｐウェル、１４２ フィールド分離領域、１６０ ＨＶ ＴＲ用ゲート酸化膜、１６０Ｍ メモリゲート酸化膜、１６０Ｓ 選択ゲート酸化膜、１７２ Ｎ+領域、１７５ トンネル酸化膜、１８０Ｆ フローティングゲート、１８０Ｈ ゲート、１８０Ｓ ＳＴＲのゲート、１８２Ｉ ゲート間絶縁膜、１８２Ｈ，１８２Ｓ 絶縁膜パターン、２００ ＭＶ ＴＲ用ゲート酸化膜、２２０ ＬＶ ＴＲ用ゲート酸化膜、２３０Ｃ コントロールゲート、２３０Ｓ，２３０Ｈ 疑似ゲート、２３０Ｍ ＭＶ ＴＲゲート、２３０Ｌ ＬＶ ＴＲゲート、２５２ 積層ゲート、２５６ 疑似積層ゲート、２６２，２６４，２６６，２６８，２８４ Ｎ-領域、２９２，２９４，２９６，２９８，２９９ Ｎ+領域、３０２，３０４，３０６ Ｐ+領域、３１０ 層間絶縁膜、３３０ ビットライン

Claims (43)

  1. 第１ドーピング濃度を有する第１導電型の基板と、
    前記基板に形成された第１ウェルと、
    前記第１ウェルより深く、前記第１ドーピング濃度より高い濃度を有する前記第１導電型の第２ウェルと、
    前記第２ウェル上に形成された不揮発性メモリセルと、
    を備えることを特徴とする単一チップデータ処理装置。
  2. 前記不揮発性メモリセルは、ＥＥＰＲＯＭセルであることを特徴とする請求項１に記載の単一チップデータ処理装置。
  3. 前記ＥＥＰＲＯＭセルは、メモリトランジスタと選択トランジスタとから構成され、
    前記メモリトランジスタは、
    トンネル酸化膜と、
    前記トンネル酸化膜より厚く、前記トンネル酸化膜に連続して形成されたゲート酸化膜と、
    前記トンネル酸化膜及び前記ゲート酸化膜上に形成され、フローティングゲート、ゲート間絶縁膜及びコントロールゲートで構成された積層ゲートと、
    前記積層ゲートの一側壁に整列されて前記第２ウェル内に形成されたソース領域と、
    前記積層ゲートの他側壁に整列されて前記第２ウェル内に形成され、前記トンネル酸化膜の下部及び前記ゲート酸化膜の下部に形成されたフローティング接合領域とを有し、
    前記選択トランジスタは、
    前記ゲート酸化膜と、
    前記ゲート酸化膜上に前記積層ゲートと平行に形成されたゲートと、
    前記積層ゲートの他側壁と対向する前記ゲートの一側壁に整列された前記フローティング接合領域と、
    前記ゲートの他側壁に整列されて前記第２ウェル内に形成されたドレイン領域とを有することを特徴とする請求項２に記載の単一チップデータ処理装置。
  4. 前記選択トランジスタのゲート上に、前記ゲート間の絶縁膜と同時に形成された絶縁膜パターン及び前記コントロールゲートと同時に形成された疑似ゲートとをさらに備え、
    前記ゲートと前記疑似ゲートとは同じ上部配線に接続することを特徴とする請求項３に記載の単一チップデータ処理装置。
  5. 前記第２ウェル上に前記不揮発性メモリセルと同じ電圧が印加される高電圧トランジスタをさらに備えることを特徴とする請求項１に記載の単一チップデータ処理装置。
  6. 前記第１ウェル上に前記不揮発性メモリセルより低い電圧が印加される低電圧トランジスタをさらに備えることを特徴とする請求項１に記載の単一チップデータ処理装置。
  7. 前記第２ウェル上に前記不揮発性メモリセルより低く、前記低電圧トランジスタよりは高い電圧が印加される中電圧トランジスタをさらに備えることを特徴とする請求項６に記載の単一チップデータ処理装置。
  8. 前記中電圧トランジスタは、前記第２ウェル上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第２ウェル内に形成されたＤＤＤ構造であるソース及びドレイン領域を有することを特徴とする請求項７に記載の単一チップデータ処理装置。
  9. 前記基板に、前記第１ウェルより深く、前記第２ウェルとは反対の導電型の第３ウェルをさらに備え、
    前記第３ウェルには前記不揮発性メモリセルと同じ電圧が印加される高電圧トランジスタをさらに備えることを特徴とする請求項１に記載の単一チップデータ処理装置。
  10. 前記基板には活性領域を定義するための浅いトレンチ素子分離領域が形成されており、
    前記浅いトレンチ素子分離領域は、
    前記基板に形成されたトレンチと、
    前記トレンチ側壁に沿って形成された酸化膜と、
    前記酸化膜と整合的に形成された窒化膜と、
    前記トレンチを埋め立てる平坦化された絶縁膜とを有し、
    前記酸化膜は、前記第３ウェル上に形成された前記高電圧トランジスタに高電圧印加時に前記窒化膜への電子のトラップを防止可能な厚さを有していることを特徴とする請求項９に記載の単一チップデータ処理装置。
  11. 前記第３ウェル上に形成された前記高電圧トランジスタは、
    ゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第３ウェル内に形成されたマスクアイランド型ＤＤＤ構造であるソース及びドレイン領域とを有することを特徴とする請求項９または１０に記載の単一チップデータ処理装置。
  12. 前記ゲート上には絶縁膜パターン及び疑似ゲートをさらに備え、前記ゲートと前記疑似ゲートとは同一の上部配線に接続することを特徴とする請求項１１に記載の単一チップデータ処理装置。
  13. 前記基板に、前記第１ウェルより深く、前記第２ウェルとは反対の導電型の第３ウェルをさらに備え、
    前記第３ウェル上に前記不揮発性メモリセルのトランジスタより低く、前記低電圧トランジスタより高い電圧が印加される中電圧トランジスタをさらに備えることを特徴とする請求項６に記載の単一チップデータ処理装置。
  14. 前記基板上にトランジスタをさらに備え、
    前記第１ウェルのドーピングプロファイルと前記トランジスタのフィールド分離領域のドーピングプロファイルとが同一であることを特徴とする請求項１に記載の単一チップデータ処理装置。
  15. 第１ドーピング濃度を有する第１導電型の基板と、
    前記基板に形成された前記第１導電型の第１ウェルと、
    前記第１ウェルより深く、前記第１ドーピング濃度より高いドーピング濃度を有する前記第１導電型の第２ウェルと、
    前記第１導電型とは反対の導電型である第２導電型の第３ウェルと、
    前記基板に形成され、前記第３ウェルより浅い前記第２導電型の第４ウェルとを備え、
    前記第２ウェル上に不揮発性メモリセルを有することを特徴とする単一チップデータ処理装置。
  16. 前記不揮発性メモリセルは、ＥＥＰＲＯＭセルであることを特徴とする請求項１５に記載の単一チップデータ処理装置。
  17. ＥＥＰＲＯＭセルは、メモリトランジスタと選択トランジスタとを有し、
    前記メモリトランジスタは、
    トンネル酸化膜と、
    前記トンネル酸化膜より厚く、前記トンネル酸化膜に連続して形成されたゲート酸化膜と、
    前記トンネル酸化膜及び前記ゲート酸化膜上に形成され、フローティングゲート、ゲート間絶縁膜及びコントロールゲートから構成された積層ゲートと、
    前記積層ゲートの一側壁に整列されて前記第２ウェル内に形成された前記第２導電型のソース領域と、
    前記積層ゲートの他側壁に整列されて前記第２ウェル内に形成され、前記トンネル酸化膜の下部及び前記ゲート酸化膜の下部に形成された前記第２導電型のフローティング接合領域とを有し、
    前記選択トランジスタは、
    前記ゲート酸化膜と、
    前記ゲート酸化膜上に前記積層ゲートと平行に形成されたゲートと、
    前記積層ゲートの他側壁と対向する前記ゲートの一側壁に整列された前記フローティング接合領域と、
    前記ゲートの他側壁に整列されて前記第２ウェル内に形成された前記第２導電型のドレイン領域とを有することを特徴とする請求項１６に記載の単一チップデータ処理装置。
  18. 前記選択トランジスタのゲート上には、前記ゲート間の絶縁膜と同時に形成された絶縁膜パターン及び前記コントロールゲートと同時に形成された疑似ゲートをさらに備え、前記ゲートと前記疑似ゲートとは同じ上部配線に接続することを特徴とする請求項１７に記載の単一チップデータ処理装置。
  19. 前記第１ウェル上に形成され、第１電圧が印加される第１トランジスタと、
    前記第２ウェル上に形成され、第２電圧が印加される第２トランジスタと、
    前記第３ウェル上に形成され、前記第２電圧が印加される第３トランジスタと、
    前記第４ウェル上に形成され、前記第１電圧が印加される第４トランジスタとを有し、
    前記第２電圧は、前記第１電圧より高いことを特徴とする請求項１５から１８のいずれか一項に記載の単一チップデータ処理装置。
  20. 前記第２トランジスタ及び前記第３トランジスタのゲート酸化膜が前記第１トランジスタ及び前記第４トランジスタのゲート酸化膜より厚いことを特徴とする請求項１９に記載の単一チップデータ処理装置。
  21. 前記ＥＥＰＲＯＭセルの前記ゲート酸化膜と、前記第２トランジスタ及び前記第３トランジスタのゲート酸化膜とは厚さが同一であり、
    前記第２トランジスタ及び前記第３トランジスタのゲート酸化膜は前記第１トランジスタ及び前記第４トランジスタのゲート酸化膜より厚いことを特徴とする請求項１９に記載の単一チップデータ処理装置。
  22. 前記基板には活性領域を定義するための浅いトレンチ素子分離領域が形成されており、
    前記浅いトレンチ素子分離領域は、
    前記基板に形成されたトレンチと、
    前記トレンチ側壁に沿って形成された酸化膜と、
    前記酸化膜と整合的に形成された窒化膜と、
    前記トレンチを埋め立てる平坦化された絶縁膜とを有し、
    前記酸化膜は、前記第３ウェル上に形成された前記第２電圧の第３トランジスタに前記第２電圧印加時に前記窒化膜への電子のトラップを防止可能な厚さを有していることを特徴とする請求項１９に記載の単一チップデータ処理装置。
  23. 前記第３ウェル上に形成された前記第２電圧の前記第３トランジスタは、
    ゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第３ウェル内に形成された前記第１導電型のマスクアイランド型ＤＤＤ構造であるソース及びドレイン領域とを有することを特徴とする請求項１９に記載の単一チップデータ処理装置。
  24. 前記第２ウェル上に形成された前記第２電圧の前記第２トランジスタは、
    前記第２ウェル上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第２ウェル内に形成された前記第２導電型のマスクアイランド型ＤＤＤ構造であるソース及びドレイン領域とを有することを特徴とする請求項１９に記載の単一チップデータ処理装置。
  25. 前記第１電圧の前記第１トランジスタは、
    前記第１ウェル上に形成されたゲート酸化膜と、
    このゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第１ウェル内に形成された前記第２導電型のＬＤＤ構造であるソース及びドレイン領域とを有し、
    前記第１電圧の前記第４トランジスタは、
    前記第４ウェル上に形成されたゲート酸化膜と、
    このゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第４ウェル内に形成された前記第１導電型の単一ソース及びドレイン領域とを有することを特徴とする請求項１９に記載の単一チップデータ処理装置。
  26. 前記第１ウェル上に形成され、第１電圧が印加される第１トランジスタと、
    前記第２ウェル上に形成され、第２電圧が印加される第２トランジスタおよび第３電圧が印加される第３トランジスタと、
    前記第３ウェル上に形成され、前記第２電圧が印加される第４トランジスタおよび前記第３電圧が印加される第５トランジスタと、
    前記第４ウェル上に形成され、前記第１電圧が印加される第６トランジスタとを有し、
    前記第３電圧は前記第２電圧より高く、前記第２電圧は前記第１電圧より高いことを特徴とする請求項１５から１８のいずれか一項に記載の単一チップデータ処理装置。
  27. 前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜が前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜より厚く、
    前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜が前記第１トランジスタ及び前記第６トランジスタのゲート酸化膜より厚いことを特徴とする請求項２６に記載の単一チップデータ処理装置。
  28. 前記ＥＥＰＲＯＭセルの前記ゲート酸化膜と前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜との厚さは同じであり、
    前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜が前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜より厚く、
    前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜が前記第１トランジスタ及び前記第６トランジスタのゲート酸化膜より厚いことを特徴とする請求項２６に記載の単一チップデータ処理装置。
  29. 前記第２電圧が印加される前記第２トランジスタは、
    前記第２ウェル上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲートと、
    前記ゲートの両側壁に各々整列されて前記第２ウェル内に形成された前記第２導電型のＤＤＤ構造であるソース及びドレイン領域とを有することを特徴とする請求項２６に記載の単一チップデータ処理装置。
  30. 前記第１ウェル上に形成され、第１電圧が印加される第１トランジスタと、
    前記第２ウェル上に形成され、第２電圧が印加される第２トランジスタ、及び第３電圧が印加される第３トランジスタと、
    前記第３ウェル上に形成され、前記第２電圧が印加される第４トランジスタ、及び前記第３電圧が印加される第５トランジスタと、
    前記第４ウェル上に形成され、前記第１電圧が印加される第６トランジスタと、
    前記基板上に形成され、前記第３電圧が印加される前記第２ウェル上に形成される前記第３トランジスタと異なる別の第３トランジスタを有し、
    前記第３電圧は前記第２電圧より高く、前記第２電圧は前記第１電圧より高いことを特徴とする請求項１５から１８のいずれか一項に記載の単一チップデータ処理装置。
  31. 前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜が前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜より厚く、
    前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜が前記第１トランジスタ及び前記第６トランジスタのゲート酸化膜より厚いことを特徴とする請求項３０に記載の単一チップデータ処理装置。
  32. 前記ＥＥＰＲＯＭセルの前記ゲート酸化膜と前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜との厚さは同一であり、
    前記第３トランジスタ及び前記第５トランジスタのゲート酸化膜が前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜より厚く、
    前記第２トランジスタ及び前記第４トランジスタのゲート酸化膜が前記第１トランジスタ及び前記第６トランジスタのゲート酸化膜より厚いことを特徴とする請求項３０に記載の単一チップデータ処理装置。
  33. 前記第１ウェルのドーピングプロファイルと前記基板上に形成された前記第３電圧が印加される前記第３トランジスタのフィールド分離領域のドーピングプロファイルとは、同一であることを特徴とする請求項３０に記載の単一チップデータ処理装置。
  34. 複数の駆動電圧を有するトランジスタを分離するための複数のウェルを備え、
    前記複数のウェルは、各々所定の駆動電圧を有している少なくとも一つのトランジスタを有し、前記複数の駆動電圧のうち一つを有するトランジスタは前記複数のウェルの各々に位置していることを特徴とする単一チップデータ処理装置。
  35. 前記トランジスタの少なくとも一つは、高電圧トランジスタであることを特徴とする請求項３４に記載の単一チップデータ処理装置。
  36. 前記トランジスタの少なくとも一つは、中電圧トランジスタであることを特徴とする請求項３４に記載の単一チップデータ処理装置。
  37. 前記トランジスタの少なくとも一つは、低電圧トランジスタであることを特徴とする請求項３４に記載の単一チップデータ処理装置。
  38. 第１駆動電圧で駆動するトランジスタだけを支持する第１ウェルを形成する段階と、
    第２駆動電圧で駆動するトランジスタだけを支持する第２ウェルを形成する段階とを含み、
    前記第１駆動電圧で駆動するトランジスタと他の駆動電圧で駆動するトランジスタとを分離することを特徴とする単一チップデータ処理装置の製造方法。
  39. 前記第１駆動電圧又は前記第２駆動電圧のうち少なくとも一つは、低電圧であることを特徴とする請求項３８に記載の単一チップデータ処理装置の製造方法。
  40. 前記第１駆動電圧又は前記第２駆動電圧のうち少なくとも一つは、中電圧であることを特徴とする請求項３８に記載の単一チップデータ処理装置の製造方法。
  41. 前記第１駆動電圧または前記第２駆動電圧のうち少なくとも一つは、高電圧であることを特徴とする請求項３８に記載の単一チップデータ処理装置の製造方法。
  42. 第１ドーピング濃度を有する第１導電型の基板を形成する段階と、
    前記基板に第１ウェルを形成する段階と、
    前記第１ウェルより深く、前記第１ドーピング濃度より高い濃度を有している前記第１導電型を有する第２ウェルを形成する段階と、
    前記第２ウェル上に形成された不揮発性メモリセルを形成する段階と、
    を含むことを特徴とする単一チップデータ処理装置の製造方法。
  43. 第１ドーピング濃度を有する第１導電型の基板を形成する段階と、
    前記基板に前記第１導電型の第１ウェルを形成する段階と、
    前記第１ウェルより深く、前記第１ドーピング濃度より高いドーピング濃度を有している前記第１導電型の第２ウェルを形成する段階と、
    前記第１導電型と反対の導電型である第２導電型の第３ウェルを形成する段階と、
    前記第３ウェルより浅い前記第２導電型の第４ウェルを形成する段階と、
    前記第２ウェル上に不揮発性メモリセルを形成する段階と、
    を含むことを特徴とする単一チップデータ処理装置の製造方法。
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