KR100847492B1 - 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법 - Google Patents

메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법

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Abstract

본 발명은 기 출원된 출원번호 10-2006-0033917과 연계된 발명으로 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그 제조 방법에 대하여 개시된다. 낸드 플래쉬 메모리 장치는 자기 정렬된 스페이서에 의해 낸드 플래쉬 셀들의 콘트롤 게이트들이 구분되고, 자기 정렬된 스페이서들 아래의 기판에 저농도 이온 주입된 영역이 낸드 플래쉬 셀들의 소스/드레인을 형성한다.

Description

메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그 제조 방법{Method of reducing memory cell size in floating gate NAND flash}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치에 관한 것이다.
반도체 메모리 장치들은 전기 전자 시스템에 데이터를 저장하기 위하여 널리 사용되고 있다. 반도체 메모리 장치들 중에서 플래쉬 EPROM(Flash EPROM), EEPROM(Electrically Erasable Programmable Read Only Memory), MNOS(Metal Nitride Oxide Semiconductor) 등의 비휘발성 메모리 장치는, 인가된 전원이 꺼진 후에도 그 데이터를 유지한다. 전원 불량 또는 전원 차단에 의한 데이터 손실이 없기 때문에, 비휘발성 메모리 장치는 데이터를 저장하는 데 사용된다.
일반적으로, 비휘발성 플래쉬 EEPROM 메모리들에는 2가지 타입이 있다. 하나는 NOR 타입의 플래쉬이고, 나머지는 NAND 타입의 플래쉬이다.
NAND 타입의 플래쉬는 메모리 셀들로 구성된 스트링 세트들 또는 블락들을 포함한다. 각 스트링 또는 블락은, 전형적으로 복수개의 메모리 셀들이 직렬 연결된 16 셀들 또는 32 셀들로 구성된다. 복수개의 메모리 셀들은, NAND 셀을 구성하기 위하여, 인접한 메모리 셀들의 소스/드레인이 직렬로 연결된다. 스트링 세트의 NAND 셀들은 메트릭스 형태로 배열되어 메모리 셀 어레이를 구성한다.
셀룰러 폰들, USB를 사용하는 휴대용 메모리 저장 장치들에 장착하기 위하여, 플래쉬 메모리에 대한 수요가 커지고 있다. 이러한 수요는, 성능이나 신뢰성의 저하없이 플래쉬 메모리 셀 크기를 줄이고, 이에 따라 비용을 줄이도록 요구하게 된다. 메모리 셀 어레이의 면적은 전체 칩 면적에서 가장 지배적인 요소이다. 따라서, 신뢰성과 성능의 희생 없이 메모리 셀 크기를 줄이는 방안이 비용을 줄일 수 있는 핵심이 된다.
도 1은 종래의 NAND 플래쉬 메모리 코아 아키텍쳐를 설명하는 도면이다. 도 1을 참조하면, 각 섹터(sector)는 512개의 싱글 낸드 스트링들 또는 코아 블락들을 포함한다. 싱글 낸드 스트링은 소스 선택 라인(SSL) 및 접지 선택 라인(GSL)에 연결되는 2개의 선택 트랜지스터들과 32개의 워드라인들(또는 콘트롤 게이트)(WL0, WL1, WL2,..., WL31)에 연결되는 셀 트랜지스터들을 포함한다.
도 2는 낸드 플래쉬 셀들의 단면도를 나타내는 도면이다. 도 2를 참조하면, 인접한 셀들의 소스/드레인 정션들이 직렬 연결되고, 각 셀들의 채널 영역 위로 터널 산화막(42), 플로팅 게이트(44), 유전막(46), 그리고 콘트롤 게이트(50)가 형성된다.
도 3a 및 도 3b는 싱글 낸드 스트링의 단면도와 레이아웃을 나타내는 도면들이다. 32개의 셀 트랜지스터들로 구성된 싱글 낸드 스트링은, 32개 플래쉬 셀들의 각 워드라인들 사이에 소스/드레인 영역을 형상하기 위한32개의 간격을 갖는다. 이들 간격은 반도체 제조 공정에 의해 결정되는 데, 예를 들어 90nm 테크놀로지에서는 적어도 90nm로 결정되고, 워드라인의 너비도 90nm 정도로 결정된다.
반도체 제조 공정 수준, 즉, 예시적인 90nm 테크놀로지에 제한 받지 않는, 워드라인들 사이의 소스/드레인을 형성할 수 있다면, 싱글 낸드 스트링의 면적을 줄일 수 있을 것이다.
본 발명의 목적은 자기 정렬된 스페이서들에 의해 각 워드라인들이 구분되고, 자기 정렬된 스페이서들 아래의 기판에 저농도 이온 주입된 영역이 소스/드레인이 되는 낸드 플래쉬 셀을 제공하는 데 있다.
본 발명의 다른 목적은 상기 낸드 플래쉬 셀을 이용한 싱글 스트링 낸드 셀을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 싱글 스트링 낸드 셀들을 포함하는 낸드 플래쉬 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 낸드 플래쉬 셀은, 제1 도전형의 반도체 기판과, 기판 표면에 형성된 제2 도전형의 저농도 정션 영역들과, 기판 표면에 적층된 열 산화막-플로팅 게이트를 위한 저농도 폴리실리콘막절연막 또는 다층 절연막(CVD 산화막-CVD 질화막-CVD 산화막)으로 구성되는 전하 저장 구조 위에 형성된 콘트롤 게이트와, 그리고 전하 저장 구조 및 콘트롤 게이트의 측면에 형성된 자기 정렬된 스페이서들을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 낸드 플래쉬 메모리 장치의 싱글 스트링 낸드 셀은, 제1 도전형의 반도체 기판과, 기판 표면에 형성된 제2 도전형의 고농도의 소스/드레인 영역들과, 상기 기판 표면에 형성된 제1 절연막과, 고농도의 소스/드레인 영역 사이의 절연막 상에 형성되는 선택 게이트들과, 기판 표면에 형성된 제2 도전형의 저농도 정션 영역들과, 기판 표면에 적층된 열 산화막-플로팅 게이트를 위한 저농도 폴리실리콘막절연막 또는 다층 절연막(CVD 산화막-CVD 질화막-CVD 산화막)으로 구성되는 전하 저장 구조 상에 형성된 콘트롤 게이트들과, 전하 저장 구조 및 콘트롤 게이트의 측면에 형성된 자기 정렬된 스페이서들과, 그리고, 선택 게이트와 콘트롤 게이트 사이에 형성된 제2 절연막을 포함한다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 또 다른 면에 따른 낸드 플래쉬 메모리 장치의 제조 방법은, 반도체 기판에 소자 분리막을 형성하는 단계와, 소정의 마스킹 공정과 이온 주입 공정을 이용하여 기판 내에 1 N-웰과 제1 N-웰 상에 제1 P-웰을 형성하고, 제1 N-웰 및 제1 P-웰에 인접하게 고농도의 제2 P-웰, 고농도의 제2 N-웰, 그리고 제3 N-웰을 각각 형성하는 단계와, 다수개의 마스킹 공정들을 이용하여, 기판 상에 제1 내지 제3 산화막을 각각 형성하는 단계와, 제1 내지 제3 산화막이 형성된 기판 전면에 제1 폴리실리콘막을 형성하는 단계와, 기판 상에 낸드 플래쉬 셀들의 콘트롤 게이트가 형성될 제1 영역의 제1 내지 제3 산화막과 제1 폴리실리콘막을 제거하는 단계와, 제1 내지 제3 산화막과 제1 폴리실리콘막 측면에 제1 스페이서를 형성하는 단계와, 제1 영역에 전하 저장구조(열 산화막-저농도 폴리실리콘막-절연막 또는적층 절연막)를 차례로 형성하는 단계와, 제1 영역에 CVD 절연막상에 제2 폴리실리콘막을 형성하는 단계와, 제1 영역에 제2 폴리실리콘막, 전하 저장구조(CVD 절연막질,폴리실리콘막 및 열산화막)을 패터닝하는 단계와, 제1 영역에 전하 저장 구조및 콘트롤 게이트 측면에 제2 스페이서를 형성하는 단계와, 제1 영역의 낸드 플래쉬 셀들의 콘트롤 게이트 사이에 전하 저장구조 을 차례로 형성하고, 전하 저장구조상에 폴리막을 증착하고, 폴리막 및 전하 저장 구조를 CMP(chemical mechanical polishing) 및 에치백하여 자기 정렬된 낸드 플래쉬 셀들의 콘트롤 게이트를 형성하는 단계와, 각각의 제1 내지 제3 산화막 상에 형성된 제1 폴리실리콘막을 패터닝하여, 선택 트랜지스터, 저전압 트랜지스터들 및 고전압 트랜지스터들의 게이트들을 형성하는 단계와, 그리고 선택 트랜지스터, 저전압 트랜지스터들 및 고전압 트랜지스터들의 게이트들 양측의 기판 상에 고농도의 소스/드레인 영역을 형성하는 단계를 포함한다.
따라서, 본 발명의 NAND 플래쉬 메모리 장치는, 자기 정렬된 스페이서에 의해 낸드 플래쉬 셀들의 콘트롤 게이트들이 구분되고, 자기 정렬된 스페이서들 아래의 기판에 저농도 이온 주입된 영역이 소스/드레인이 되기 때문에, 싱글 스트링 낸드 셀의 면적을 줄인다. 이에 따라, NAND 플래쉬 메모리 장치의 면적을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 낸드 플래쉬 셀들의 단면도를 설명하는 도면이다. 도 4를 참조하면, 낸드 플래쉬 셀들(200)은 P-타입의 반도체 기판 또는 N-타입의 반도체 기판에 형성된 P-웰(100) 내에 형성된다. 낸드 플래쉬 셀들(200)은 P-웰(100) 내에 형성된 저농도 정션 영역들(177)과 전하 저장 구조(42-44-46)와 그리고 콘트롤 게이트(워드라인 또는 플래쉬 게이트, 124)를 포함한다. 콘트롤 게이트(124)는 전형적으로 폴리실리콘막질, 폴리사이드막질 또는 이들의 결합 막질로 형성되고, 열산화막(42)플로팅게이트인 폴리실리콘막(44)-절연막질(46)에 의해 P-타입 기판 또는 P-웰(100)과 분리된다. 열산화막(42)(통상 터널 산화막이라 불러진다)플로팅게이트인 폴리실리콘막(44)-절연막질(46)은 낸드 플래쉬 메모리 셀(200)의 전하 저장 요소가 된다.
도 5는 도 4의 낸드 플래쉬 셀들을 이용한 낸드 셀 어레이의 싱글 스트링의 단면도를 설명하는 도면이다. 도 5를 참조하면, 싱글 스트링(250)은 소스측과 드레인 측의 선택 게이트들(152)과 소정 개수의, 예컨대 32개 또는 64개의 낸드 셀들(200)을 포함한다. 선택 게이트들(152)는, 산화막질 또는 유전막질의 절연막(136)에 의해 기판(100)과 분리된다. 선택 게이트(152)는 절연막(131)에 의해 콘트롤 게이트(124)와 분리된다. 싱글 스트링(250)의 각 워드라인(124)은 자기 정렬된 스페이서(미도시, 도 17의 132)에 의해 구분되고, 저농도 이온 주입을 통하여 채널 영역과 연결된다. 자기 정렬된 스페이서(132)에 의한 각 셀들의 분리가 500A 보다 작기 때문에, 인접한 셀들 사이의 소스/드레인 저항은 무시할 수 있다. 여기에서, 자기 정렬된 스페이서(132)는 낸드 셀의 소스 및 드레인 영역이 된다.
도 6 내지 도 25는 도 4의 낸드 플래쉬 셀(200) 및 도 5의 싱글 스트링(250)의 제조 방법을 설명하는 도면들이다.
도 6을 참조하면, P-타입의 반도체 기판(100)에 일반적인 열 산화 공정을 진행한다.
이에 따라, 도 7에 도시된 바와 같이, 반도체 기판(100) 상에 예컨대, 60~1000A 정도의 패드 산화막(102)을 형성한다. 반도체 기판(100)으로 N-타입의 기판을 사용할 수도 있다.
도 8을 참조하면, 패드 산화막(102) 위에 예컨대, 500~1500A 정도의 실리콘 나이트라이드막(104)을 형성한다.
도 9를 참조하면, 일반적인 마스킹 및 식각 공정을 통하여 기판(100) 내에 얕은 트랜치들(106)을 형성한다. 얕은 트랜치들(106) 대신에 전형적인 LOCOS 공정에 의한 소자 분리막을 형성할 수도 있다.
도 10을 참조하면, 얕은 트랜치(106)가 형성된 기판(100) 상에, 예컨대 150A 정도 두께의 산화막(108)을 형성한 후, 5000~10000A 정도 두께의 TEOS 막(110)을 증착한다. 이에 따라, 얕은 트랜치(106)는 산화막(106)과 TEOS막(110)으로 매립된다.
도 11을 참조하면, CMP(Chemical-Mechanical Polishing)와 같은 평탄화 공정을 통하여, 얕은 트랜치(106)를 매립한 산화막(106)과 TEOS막(110)을 제외하고 기판(100) 상의 모든 막질들을 제거한다.
도 12를 참조하면, 통상의 포토 레지스터 패터닝 및 식각 공정을 통하여, 제1 N-웰(112), 제1 P-웰(114), 고농도의 제2 P-웰(142), 고농도의 제2 N-웰(140), 그리고 제3 N-웰(116)을 형성한다. 제1 N-웰(112)은 제1 P-웰(114) 보다 먼저 형성되어, 제1 P-웰(114) 보다 깊다. 그리고 제1 N-웰(112)과 제1 P-웰(114)은 동일한 마스크를 이용하여 형성된다.
제1 N-웰(112)을 형성하기 위하여, 1.5E13 ~ 2.0E13 atoms/cm2 농도의 인(Phosphorous)을 약 1.5MeV의 에너지로 주입한다.
제1 P-웰(114)을 형성하기 위하여, 3번 내지 6번에 걸쳐서 보론(Boron)을 주입한다. 첫 번째 보론 주입은 약 2.0E13 atoms/cm2 농도에 600KeV의 에너지로 주입한다. 두 번째 보론 주입은 약 1.0E13 atoms/cm2 농도에 300KeV의 에너지로 주입한다. 세 번째 보론 주입은 약 4.0E13 atoms/cm2 농도에 160KeV의 에너지로 주입한다. 네 번째 보론 주입은 약 6.0E13 atoms/cm2 농도에 70KeV의 에너지로 주입한다. 다섯 번째 보론 주입은 약 1.0E13 atoms/cm2 농도에 300KeV의 에너지로 주입한다.
인(Phosphorous)을 주입할 때 상대적으로 높은 에너지를 이용하기 때문에, P-웰(114) 영역에 인(Phosphorous) 불순물은 거의 남아있지 않는다. 본 실시예에 따르면, P-웰(114) 내 매우 조금의 보론 불순물이 인(Phosphorous) 불순물에 의해 중성화(상쇄)된다. 상기의 이온 주입 후에, 예컨대, 950-1050 정도의 온도로 30초간 열 어닐링 공정이 진행된다.
이 후, 통상의 마스킹 공정과 이온 주입 공정을 통하여 고농도의 제2 P-웰(142)을 형성한다. 고농도의 제2 P-웰(142)을 형성하기 위하여, 3번 내지 5번에 걸쳐서 보론(Boron)을 주입한다. 만약, 4 번에 걸쳐 보론 주입을 행한다면, 첫 번째 보론 주입은 1~3.3E12 atoms/cm2 농도에 20KeV의 에너지로 주입한다. 두 번째 보론 주입은 56.5E12 atoms/cm2 농도에 70KeV의 에너지로 주입한다. 세 번째 보론 주입은 2.5~3.4E12 atoms/cm2 농도에 180KeV의 에너지로 주입한다. 네 번째 보론 주입은2~3.5E13 atoms/cm2 농도에 500KeV의 에너지로 주입한다.
이 후, 통상의 마스킹 공정과 이온 주입 공정을 통하여 고농도의 제2 N-웰(140)을 형성한다. 고농도의 제2 N-웰(140)을 형성하기 위하여, 3번 내지 5번에 걸쳐서 인(Phosphorous)을 주입한다. 만약, 4 번에 걸쳐 인 주입을 행한다면, 첫 번째 인 주입은 약 5.7E12 atoms/cm2 농도에 50KeV의 에너지로 주입한다. 두 번째 보론 주입은 약 6.6E12 atoms/cm2 농도에 150KeV의 에너지로 주입한다. 세 번째 보론 주입은 약 5.0E12 atoms/cm2 농도에 340KeV의 에너지로 주입한다. 네 번째 보론 주입은 약 4.0E13 atoms/cm2 농도에 825KeV의 에너지로 주입한다.
제3 N-웰(116)을 형성하기 위하여, 1.5E13 ~ 2.0E13 atoms/cm2 농도의 인(Phosphorous)을 1.5MeV의 에너지로 주입한다.
상기의 이온 주입 공정 후에, 예컨대 1000C의 온도로 10초간 열 어닐링 공정을 진행한다.
도 12에서, 제2 N-웰(140)은 제1 N-웰(112)과 제1 P-웰(114)에 인접하여 형성된다. 제3 N-웰(116)은 제1 N-웰(112)과 제1 P-웰(114)을 합한 깊이 만큼 기판 (100) 내부로 확장된다.
도 9 내지 도 11의 공정들과 도 12의 공정은 그 순서를 바꾸어서 진행할 수 있다. 즉, 소자 분리막(106)의 형성 후에 모든 웰들(112, 114, 140, 142, 116)을 형성할 수도 있고, 모든 웰들(112, 114, 140, 142, 116)을 형성한 후에 소자 분리막(106)을 형성할 수도 있다.
다음으로, 다수개의 마스킹 단계들을 이용하여, 서로 다른 두께를 갖는 3개(또는 2개)의 산화막들(미도시, 도 20a에134, 136, 138로 도시됨)을 열적으로 형성한다. 제1 산화막(134)은 상대적으로 고속 동작을 하는 코어 트랜지스터들의 게이트 절연막으로 사용되고, 15~100A 정도의 두께를 갖는다. 제2 절연막(136)은 전원 전압(예컨대 3.3V)과 비슷한 전압 레벨로 동작하는 트랜지스터들, 선택 게이트(152), 그리고 입출력 트랜지스터들의 게이트 절연막으로 사용되고, 40~100A 정도의 두께를 갖는다. 제3 절연막(138)은 고전압 차아지 펌프 회로들에 사용되는 고전압 트랜지스터들의 게이트 절연막으로 사용되고, 100~450A 정도의 두께를 갖는다. 서로 다른 두께의 제1 내지 제3 절연막들을 형성하는 공정은 당업자에게 널리 알려진 기술이므로, 본 명세서에서는 구체적인 설명을 생략한다.
한편, 다른 실시예들에 따라, 제2 산화막(136)과 제3 산화막(138)은, 예컨대 90~450A 정도로 동일한 두께를 가질 수 있다. 제1 산화막(134)과 제2 산화막(136)은, 예컨대 40~100A 정도로 동일한 두께를 가질 수도 있다.
도 13을 참조하면, 예컨대 300~3200A 정도의 두께로 기판(100) 전면에 폴리실리콘막 또는 폴리사이드막(150)이 증착된다. 이 후에, 예컨대, 300~1500A 정도 두께의 질화막, 산화막 또는 하드 마스크막가 형성된다.
도 14를 참조하면, 통상의 포토 레지스트 마스킹 및 패터닝 작업을 사용하여, 폴리실리콘막(150) 위에 포토 레지스트 마스크를 형성한다. RIE(Reactive Ion Etching) 식각 공정을 통하여, 포토 레지스트 마스크 아래의 하드 마스크막 또는 산화막과 폴리실리콘막(150)을 제거하여 144 영역을 형성한다. 144 영역은 도 4 및 도 5의 NAND 플래쉬 셀의 콘트롤 게이트가 형성되는 부분이다. 이 후, 콘트롤 게이트의 도핑 레벨을 맞추기 위하여, 이온 주입 공정이 진행된다. 콘트롤 게이트의 문턱 전압(Vt)이 -1.5V에서 0.5V 정도 되도록, 주입되는 이온의 종류에 따라 이온 농도와 에너지가 조절된다.
도 15를 참조하면, 예컨대, 500~1500Å 정도의 두께를 갖는 유전막을 형성하여 제1 스페이서(131)를 형성한다. 이 후 예컨대, 80~100Å 정도 두께의 열산화막(42) ( 통상 tunnel oxide라 불려짐)을 Si 기판위에 형성하고, 열 산화막(42) 상에 예컨대 500~ 2500Å 정도 두께의 폴리실리콘막(44)을 형성하고, 폴리실리콘막 (44) 상에 60~150Å 정도 두께의 CVD 절연막질(46)을 형성한다. 일반적으로 CVD 절연막질(46)은 산화막-질화막-산화막의 적층 절연체이다. CVD 절연막질(46)상에 예컨대 500~3000Å 정도 두께의 폴리실리콘막(124)을 증착한다. 폴리실리콘막(124)은 인시츄(in-situ) 도핑 또는 다른 통상의 도핑 방법을 이용하여 도핑된다. 폴리실리콘막(124)은 폴리사이드막질, 실리사이드막질 또는 폴리막질을 의미한다.
도 16을 참조하면, 통상의 마스킹 작업을 통하여, 하드 마스크막(미도시) 아래에 형성된 폴리실리콘막(124), CVD 절연막질(46)-폴리실리콘막 (44) 열산화막(42)을 제외하고 나머지 영역의 폴리실리콘막(124), CVD 절연막질(46),폴리실리콘막(44), 그리고 열산화막(42)을 제거한다. 남아있는 폴리실리콘막(124: 124_1, 124_3, 124_5)이 도 4 및 도 5의 NAND 플래쉬 셀의 콘트롤 게이트가 된다.
도 17을 참조하면, 스페이서의 원하는 두께에 따라, 예컨대, 100~700A 정도 두께의 유전막을 증착한다. 이 후, 포토 마스킹 작업 없이, RIE 식각 공정을 통하여 제2 스페이서(132)를 형성한다. 제2 스페이서(132)의 너비는 NAND 셀들 간의 간격을 결정한다. 제2 스페이서(132)의 너비는 증착되는 유전막의 두께에 의해 조절된다.
도 18을 참조하면, 다시, 80~100Å 정도 두께의 열산화막(42) ( tunnel oxide라 알려짐)을 Si 기판위에 형성하고, 열 산화막(42) 상에 예컨대 500~ 2500Å 정도 두께의 폴리실리콘막(44)을 형성하고, 폴리실리콘막 (44) 상에 60~150Å 정도 두께의 CVD 절연막질(46)을 형성한다. 일반적으로 CVD 절연막질(46)은 산화막-질화막-산화막의 적층 절연체이다. CVD 절연막질(46)상에 예컨대 500~3000Å 정도 두께의 폴리실리콘막(124)을 증착한다. 폴리실리콘막(124)은 인시츄(in-situ) 도핑 또는 다른 통상의 도핑 방법을 이용하여 도핑된다. 폴리실리콘막(124)은 폴리사이드막질, 실리사이드막질 또는 폴리막질을 의미한다.
도 19를 참조하면, 자기 정렬된 NAND 플래쉬 게이트를 형성하기 위하여, 포토 마스킹 작업 없이, 에치백(etch back)이라 불리는 폴리실리콘의 RIE 식각 공정 또는 CMP 공정 또는 이둘의 조합 공정이 진행된다. CMP 공정 후에, 콘트롤 게이트(플래쉬 게이트 124 124_0, 124_2, 124_4)가 형성되어 완전한 스트링 NAND 셀 컨트롤 게이트들(플래쉬 게이트, 124; 124_0, 124_1 124_2, 124_3, 124_4, 124_5)가 형성된다. 싱글 스트링의 워드라인 간격에서 2배의 제2 스페이서(132) 너비를빼면 자기 정렬된 워드라인 너비가 된다. 여기에서, 워드라인들 사이의 간격은 제2 스페이서(132)의 두께에 따라, 600A 보다 작게 형성할 수 있다. 제2 스페이서(132)의 두께는 소자 특성에 따라 다양하게 가질 수 있다.
도 20a를 참조하면, 선택 게이트들(152), 저전압 N-채널 또는 P-채널 트랜지스터들, 그리고 고전압 N-채널 또는 P-채널 트랜지스터들의 게이트들을 형성하기 위하여, 통상의 포토 마스킹 작업을 통하여, 마스크(미도시) 아래에 형성된 폴리실리콘막(150)과 산화막들(134, 136, 138)을 제외하고 나머지 영역의 폴리실리콘막(150)과 산화막들(134, 136, 138)을 제거한다. 구체적으로 도시된 도 20b를 살펴보면, 플래쉬 게이트들(124)에 인접한 N-채널 트랜지스터들은 선택 게이트 트랜지스터들(152, 156)이다. 148 폴리게이트는 제2 P-웰(142) 상에 형성된 게이트 산화막(134) 상에 형성되고, 150 폴리게이트는 제2 N-웰(140) 상에 형성된 게이트 산화막(134) 상에 형성된다. 154 폴리게이트는 제1 P-웰(114) 상에 형성된 게이트 산화막(138) 상에 형성되고, 156 폴리게이트는 제3 N-웰(116) 상에 형성된 게이트 산화막(138) 상에 형성된다. 148 및 150 폴리게이트 각각은 저전압 고속 NMOS 및 PMOS트랜지스터들의 게이트들을 형성한다. 154 및 156 폴리게이트 각각은 고전압 고속 NMOS 및 PMOS 트랜지스터들의 게이트들을 형성한다. 152 폴리게이트는 게이트 산화막(136) 상에 형성되고 비휘발성 메모리 장치의 선택 게이트 트랜지스터들의 게이트를 형성한다.
도 21a 및 도 21b를 참조하면, 통상의 다수개의 마스킹 작업을 통하여, 저전압 N-타입의 LDD(Lightly Doped Drain) 영역(162), 저전압 P-타입 LDD 영역(164), 고전압 N-타입의 LDD 영역(168), 그리고 고전압 P-타입 LDD 영역(170)이 형성된다.
도 22를 참조하면, 통상의 공정 순서에 따라 사이드 월 스페이서(172)가 형성된다. 실시예들에 따라, 각 사이드 월 스페이서(172)는 예컨대,100~1500A 정도 두께의 산화막으로 만들어진다.
도 23을 참조하면, 다수개의 P+ 및 N+ 마스킹 작업을 통하여 P+ 소스/드레인 영역들(174), N+ 소스/드레인 영역들(176), N+ 소스/드레인 영역(178), 그리고 P+ 소스/드레인 영역(180)이 형성된다. 실시예들에 따라, P+ 소스/드레인 영역들(174)과 P+ 소스/드레인 영역(180)을 형성하기 위하여 사용되는 보론의 도핑 농도는 같다. 다른 실시예들에 따라, P+ 소스/드레인 영역들(174)과 P+ 소스/드레인 영역(180)을 형성하기 위하여 사용되는 보론의 도핑 농도는 다를 수 있다. N+ 소스/드레인 영역들(176)과 N+ 소스/드레인 영역(178)을 형성하기 위하여 사용되는 아세닉(As)의 도핑 농도는 같다. 다른 실시예들에 따라, N+ 소스/드레인 영역들(176)과 N+ 소스/드레인 영역(178)을 형성하기 위하여 사용되는 보론의 도핑 농도는 다를 수 있다.
도 24를 참조하면, P+ 및 N+ 소스/드레인 영역들(174, 176, 178, 180)이 형성된 기판(100) 전면에 실리사이드막(미도시)을 증착하고, 고온에서 어닐링 공정을 수행한다. 당업자에게 잘 알려진 바와 같이, 어닐링 공정 동안, 실리사이드막은 실리콘과 폴리실리콘과는 반응을 하지만, 실리콘나이트라이드막과 실리콘 산화막과는 반응하지 않는다. 공정에 따라서, 실리사이드 공정을 생략할 수도 있다. 이 후, 질화막(184)과 산화막(186)이 차례로 적층된다. 여기서 질화막은 생략 할수도 있고 산화막 후에 적층될수도 있다. 질화막(184)과 산화막(186) 내에 콘택들(187)을 형성하여, 아래의 실리사이드막을 노출시킨다.
도 25를 참조하면, 콘택들(187)을 부분적으로 매립하는 티타늄-나이트라이드(Titanium-nitride)와 같은 배리어 메탈(barrier metal, 미도시)을 스퍼터링(sputtering) 공법으로 증착한다. 이 후, 콘택들(187)의 나머지 부분들을 매립하기 위하여, 티타늄-나이트라이드막 상에 텅스텐(190)을 증착한다. 증착된 텅스텐은 일반적으로, 텅스텐 플러그로 불린다. CMP 공정을 통하여 텅스텐(190) 상부를 평탄화시킨다. 이 후, 평탄화된 텅스텐(190) 상에 알루미늄 또는 구리와 같은 메탈(192)이 증착되고 패터닝된다. 설명의 편의를 위하여, 하나의 메탈층(192)이 증착되는 예에 대하여 설명하고 있다. 제1 메탈(192) 상부에 다수개의 메탈층을 더 구비할 수 있음은 당업자에게 자명하다.
상술한 도 6 내지 도 25의 공정 단계들을 거쳐서 제1 메탈층(192)까지 형성된 싱글 스트링 NAND 셀이 도 26에 도시된다.
한편, 도 27을 참조하여, 본 발명의 싱글 스트링 NAND 셀의 레이아웃과 종래의 싱글 스트링 NAND 셀의 레이아웃을 비교해 보면, 본 발명의 싱글 스트링 NAND 셀의 면적이 작음을 알 수 있다. 종래의 싱글 스트링 NAND 셀(2710)은 채널 영역 내 고농도의 N+ 소스/드레인 영역을 형성하기 위하여, 각 워드라인 들 사이에 90nm 정도의 간격(d1)을 필요로 한다. 이에 대하여, 본 발명의 싱글 스트링 NAND 셀(2720)은 채널 영역이 저농도로 도핑되어, 콘트롤 게이트에 인가되는 전압에 의해 가상의 소스/ 드레인 영역이 형성되므로, 인접한 워드라인 사이의 간격(d2)이 300A 정도로 짧아진다. 따라서, 본 발명의 싱글 스트링 NAND 셀의 면적이 줄어듬에 따라, 플래쉬 메모리 장치의 면적도 줄일 수 있다. 또한, 본 발명에서 NAND 셀 콘트롤 게이트(플래쉬 게이트 124 1240, 1241, 1242, 1243, 1244, 1245)의 너비( 선폭)는 동일하게 가져 갈수 있다. 예를 들면, 콘트롤 게이트 너비(플래쉬 게이트 124 1240, 1242, 1244)는 래이아웃시 설계된 콘트롤 게이트 간격(플래쉬 게이트 124 1241, 1243, 1245)에서 2배수의 제2 스페이스(132) 간격을 빼준 것이 되며, 이는 공정 진행시을 고려하여 미리 조정함으로서 가능하다.
본 발명의 싱글 스트링 NAND 셀을 채용한 플래쉬 메모리 장치의 동작은, 도 27의 싱글 스트링 NAND 셀(2720)을 이용하여 표 1과 같이 이루어진다
전압 프로그램 동작 독출 동작 삭제 동작 1 삭제 동작 2
BL 3V-8V 또는 0V VCC 0V 0V
SSL 6V-10V VCC 0V 0V
Control gate of the non-selected cell 6V-10V VCC 0V -16V to -20V
Control gate of the selected cell 12V-20V 0V 0V -16V to -20V
GSL 0V VCC 0V 0V
Source line SRC 0V 0V 0V 0V
Bulk (well) 0V 0V 13-20V 0V
NAND 플래쉬 메모리 장치의 프로그래밍 동작은, 높은 프로그래밍 전압, 예컨대 12V ~ 20V 정도의 전압을 프로그램될 셀의 콘트롤 게이트에 인가하고, 예컨대, 6V ~ 10V 정도의 중간 전압을 프로그램될 셀 이외의 나머지 셀들의 콘트롤 게이트에 인가한다. 그리고 싱글 스트링 NAND 셀의 드레인이 되는 선택 트랜지스터(SSL)의 게이트에 6V ~ 10V 정도의 중간 전압을 인가하고, 프로그래밍을 원하는 비트라인(BL)에 0V 를 인가하고, 프로그래밍을 원하지 않는 비트라인(BL)에 3V ~ 8V 정도의 중간 전압을 인가하고, 싱글 스트링 NAND 셀의 소스가 되는 선택 트랜지스터(GSL)의 게이트에 0V를 인가하고, 소스 라인(SRC)에 0V를 인가하고, 그리고 벌크에 0V를 인가하여 프로그래밍 동작을 수행한다.
NAND 플래쉬 메모리 장치의 독출 동작은, 먼저 프리차아지 동작에 의해 비트라인을 전원 전압(VCC) 레벨로 프리차아지시킨다. 이 후, 소스 라인에 0V를 인가하고, 싱글 스트링 NAND 셀의 드레인이 되는 선택 트랜지스터(SSL)의 게이트에 전원 전압(VCC)을 인가하고, 싱글 스트링 NAND 셀의 소스가 되는 선택 트랜지스터(GSL)의 게이트에 전원 전압(VCC)을 인가하고, 비선택되는 메모리 셀들의 콘트롤 게이트들에 전원 전압(VCC)을 인가하고, 선택된 메모리 셀의 콘트롤 게이트에 독출 전압 예컨대, 0V를 인가하고, 그리고 벌크에는 0V를 인가하여 독출 동작을 수행한다.　
NAND 플래쉬 메모리 장치의 삭제 동작은, 싱글 스트링 NAND 셀의 드레인이 되는 선택 트랜지스터(SSL)의 게이트에 0V를 인가하고, 싱글 스트링 NAND 셀의 소스가 되는 선택 트랜지스터(GSL)의 게이트에 0V를 인가하고, 소스 라인(SRC)과 비트라인에 0V를 인가하고, 벌크에 고전압, 예컨대 13V ~ 20V를 인가하여 삭제 동작을 수행한다.
또한, NAND 플래쉬 메모리 장치의 삭제 동작은, 고전압, 예컨대 -16V ~ -20V를 콘트롤 게이트들에 인가하고, 소스 라인(SRC)에 0V를 인가하고, 비트라인에 0V를 인가하고, 벌크에 0V를 인가하고, 싱글 스트링 NAND 셀의 드레인이 되는 선택 트랜지스터(SSL)의 게이트에 0V를 인가하고, 싱글 스트링 NAND 셀의 소스가 되는 선택 트랜지스터(GSL)의 게이트에 0V를 인가하여 삭제 동작을 수행할 수도 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 NAND 플래쉬 메모리 장치는, 자기 정렬된 스페이서에 의해 낸드 플래쉬 셀들의 콘트롤 게이트들이 구분되고, 자기 정렬된 스페이서들 아래의 기판에 저농도 이온 주입된 영역이 소스/드레인이 되기 때문에, 싱글 스트링 낸드 셀의 면적을 줄인다. 그리고, NAND 셀 콘트롤 게이트(플래쉬 게이트)의 너비(선폭)를 래이아웃 시 설계된 콘트롤 게이트 간격(플래쉬 게이트)에서 2배수의 제2 스페이서 간격을 빼준 것으로 동일하게 가져갈 수 있다. 이에 따라, NAND 플래쉬 메모리 장치의 면적을 줄일 수 있다.
도 1은 종래의 NAND 플래쉬 메모리 코아 아키텍쳐를 설명하는 도면이다.
도 2는 도 1의 낸드 플래쉬 셀들의 단면도를 나타내는 도면이다.
도 3a 및 도 3b는 싱글 스트링 낸드 셀의 단면도와 레이아웃을 나타내는 도면들이다.
도 4는 본 발명의 일실시예에 따른 낸드 플래쉬 셀들의 단면도를 설명하는 도면이다.
도 5는 도 4의 낸드 플래쉬 셀들을 이용한 싱글 스트링 낸드 셀의 단면도를 설명하는 도면이다.
도 6 내지 도 26은 도 4의 낸드 플래쉬 셀 및 도 5의 싱글 스트링 낸드 셀의 제조 방법을 설명하는 도면들이다.
도 27은 본 발명의 싱글 스트링 낸드 셀과 종래의 싱글 스트링 낸드 셀을 비교하는 단면도들과 레이아웃들이다.

Claims (12)

  1. 제1 도전형의 반도체 기판;
    상기 기판 표면에 형성된 제2 도전형의 저농도 정션 영역들;
    상기 기판 표면에 적층된 열 산화막-폴리실리콘막-CVD 절연막 상에 형성된 콘트롤 게이트; 및
    상기 열 산화막-폴리실리콘막-CVD 절연막 및 상기 콘트롤 게이트의 측면에 형성된 자기 정렬된 스페이서들을 구비하는 것을 특징으로 하는 낸드 플래쉬 셀.
  2. 제1항에 있어서, 상기 콘트롤 게이트는
    폴리실리콘막질, 폴리사이드막질 또는 이들의 결합 막질로 형성되는 것을 특징으로 하는 낸드 플래쉬 셀.
  3. 제1항에 있어서, 상기 제2 도전형의 저농도 정션 영역은
    상기 자기 정렬된 스페이서의 하부 영역에 존재하되, 통상의 자기정렬(self-aligned)된 폴리실리콘 제조 공정후 이온 주입하는 방법으로 형성된 것이 아님을 특징으로 하는 낸드 플래쉬 셀.
  4. 낸드 플래쉬 메모리 장치의 싱글 스트링 낸드 셀에 있어서,
    제1 도전형의 반도체 기판;
    상기 기판 표면에 형성된 제2 도전형의 고농도의 소스/드레인 영역들;
    상기 기판 표면에 형성된 제1 절연막;
    상기 고농도의 소스/드레인 영역 사이의 상기 절연막 상에 형성되는 선택 게이트들;
    상기 기판 표면에 형성된 제2 도전형의 저농도 정션 영역들;
    상기 기판 표면에 적층된 열 산화막-폴리실리콘막-CVD 절연막 상에 형성된 콘트롤 게이트들;
    상기 열 산화막-폴리실리콘막-CVD 절연막 및 상기 콘트롤 게이트의 측면에 형성된 자기 정렬된 스페이서들; 및
    상기 선택 게이트와 상기 콘트롤 게이트 사이에 형성된 제2 절연막을 구비하는 것을 특징으로 하는 싱글 스트링 낸드 셀.
  5. 제4항에 있어서, 상기 제1 절연막은
    산화막질, 또는 유전막질로 구성되는 것을 특징으로 하는 싱글 스트링 낸드 셀.
  6. 제4항에 있어서, 상기 선택 게이트 또는 상기 콘트롤 게이트는
    폴리실리콘막질, 폴리사이드막질 또는 이들의 결합 막질로 형성되는 것을 특징으로 하는 싱글 스트링 낸드 셀.
  7. 낸드 플래쉬 메모리 장치의 제조 방법에 있어서,
    (a)반도체 기판에 소자 분리막을 형성하는 단계;
    (b)소정의 마스킹 공정과 이온 주입 공정을 통하여, 상기 기판 내에 1 N-웰과 상기 제1 N-웰 상에 제1 P-웰을 형성하고, 상기 제1 N-웰 및 상기 제1 P-웰에 인접하게 고농도의 제2 P-웰, 고농도의 제2 N-웰, 그리고 제3 N-웰을 각각 형성하는 단계;
    (c)다수개의 마스킹 공정들을 이용하여, 상기 기판 상에 제1 내지 제3 산화막을 각각 형성하는 단계;
    (d)상기 제1 내지 제3 산화막이 형성된 기판 전면에 제1 폴리실리콘막을 형성하는 단계;
    (e)상기 기판 상에, 낸드 플래쉬 셀들의 콘트롤 게이트가 형성될 제1 영역의 상기 제1 내지 제3 산화막과 상기 제1 폴리실리콘막을 제거하는 단계;
    (f)상기 제1 내지 제3 산화막과 상기 제1 폴리실리콘막 측면에 제1 스페이서를 형성하는 단계;
    (g)상기 제1 영역에, 열산화막-폴리시리콘-CVD 절연막을 차례로 형성하는 단계;
    (h)상기 제1 영역에, 상기 CVD 절연막 상에 제2 폴리실리콘막을 형성하는 단계;
    (i)상기 제1 영역에, 상기 제2 폴리실리콘막, 상기 CVD 절연막, 상기 폴리실리콘막 및 상기 열산화막을 패터닝하는 단계;
    (j)상기 제1 영역에, 상기 열산화막, 상기 폴리실리콘막, 상기 CVD 절연막 및 상기 콘트롤 게이트 측면에 제2 스페이서를 형성하는 단계;
    (k)상기 제1 영역의 상기 낸드 플래쉬 셀들의 콘트롤 게이트 사이에, 열산화막, 폴리실리콘막, CVD 절연막을 차례로 형성하고, 상기 CVD 절연막 상에 폴리막을 증착하고, 상기 폴리막을 에치백하여 자기 정렬된 상기 낸드 플래쉬 셀들의 콘트롤 게이트를 형성하는 단계;
    (l)각각의 상기 제1 내지 제3 산화막 상에 형성된 상기 제1 폴리실리콘막을 패터닝하여, 선택 트랜지스터, 저전압 트랜지스터들 및 고전압 트랜지스터들의 게이트들을 형성하는 단계; 및
    (m)상기 선택 트랜지스터, 상기 저전압 트랜지스터들 및 상기 고전압 트랜지스터들의 게이트들 양측의 상기 기판 상에 고농도의 소스/드레인 영역을 형성하는 단계;를 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    상기 낸드 플래쉬 셀들의 콘트롤 게이트들의 설계시 간격이 상기 제2 스페이서 너비의 2배 플러스 콘트롤 게이트 너비가 되는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    상기 제1 및 제2 폴리실리콘막 및 상기 폴리막 각각은 인시츄(in-situ) 방법을 이용하여 도핑되고, 상기 제1 및 제2 폴리실리콘막 및 상기 폴리막 상에 폴리사이드막 또는 실리사이드막이 증착되는 단계를 더 구비하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  10. 제 7항에 있어서, 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    상기 제2 스페이서들 아래의 상기 기판에 저농도 이온 주입된 영역이 상기 낸드 플래쉬 셀들의 소스/드레인이 되는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  11. 제 7항에 있어서, 상기 (b) 단계의 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    소정의 마스킹 공정과 이온 주입 공정을 통하여, 상기 기판상에 제1 P-웰을 형성하고, 상기 제1 P-웰에 인접하게 고농도의 제2 P-웰, 고농도의 제2 N-웰, 그리고 제3 N-웰을 각각 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
  12. 제 7항에 있어서, 상기 낸드 플래쉬 메모리 장치의 제조 방법은
    상기 낸드 플래쉬 셀들의 홀수번째, 혹은 짝수번째 가운데 어느 한 종류의 콘트롤 게이트들의 형성시 홀수 또는 짝수번째의 콘트롤 게이트들은 마스크 없이 자기 정렬된 스페이서를 이용하여 에치백이나 CMP 방법만으로 낸드 플래쉬 콘트롤 게이트들을 형성하는 것을 특징으로 하는 낸드 플래쉬 메모리 장치의 제조 방법.
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