KR20060054569A - 공통 소스 라인을 구비하는 비휘발성 메모리 소자의 형성방법 - Google Patents

공통 소스 라인을 구비하는 비휘발성 메모리 소자의 형성방법 Download PDF

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Abstract

비휘발성 메모리 소자의 형성 방법을 제공한다. 이 방법에 따르면, 먼저, 반도체 기판 상에 복수개의 워드라인, 접지선택 라인 및 스트링 선택 라인을 형성한다. 상기 각각의 라인들 사이의 상기 반도체 기판에 저농도 불순물 주입 영역을 형성한다. 상기 각각의 라인들의 측벽을 덮는 스페이서를 형성한다. 상기 접지 선택 라인의 측벽을 덮는 상기 스페이서와 상기 접지선택 라인을 이온 주입 마스크로 이용하여 상기 접지 선택 라인들 사이의 상기 반도체 기판에 고농도 불순물 주입 영역을 형성한다. 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 접지 선택 라인들 사이의 상기 반도체 기판을 노출시키는 공통 소스 라인 그루브를 형성한다. 그리고, 상기 공통 소스 라인 그루브를 구비하는 상기 층간절연막을 이온주입 마스크로 이용하여 중간 농도 불순물 주입 영역을 형성한다. 이로써 브레이크 다운 전압 특성을 개선할 수 있다.
비휘발성, 브레이크 다운

Description

공통 소스 라인을 구비하는 비휘발성 메모리 소자의 형성 방법{Method of formin non-volatile memory device having common source line}
도 1 내지 4는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로 더욱 상세하게는 공통 소스 라인을 구비하는 비휘발성 메모리 소자의 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 낸드형 비휘발성 메모리 소자의 디자인 룰도 매우 작아지고 있다. 종래 기술에 따른 낸드형 비휘발성 메모리 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 복수개의 워드라인들, 접지선택 라인 및 스트링 선택 라인을 형성하고, 상기 라인들을 이온주입 마스크로 이용하여 상기 반도체 기판에 N- 영역을 형성한다. 상기 라인들의 측벽을 덮는 스페이서를 형성하고 상기 라인들과 상기 스페이서를 이온주입 마스크로 이용하여 N+ 영역을 형성한다. 층간절연막을 형성한 다음에, 상기 층간절연막을 패터닝하여 접지선택 라인들 사이의 상기 반도체 기판을 노출시키는 공통 소오스 라인 그루브를 형성한다. 이때, 오 정렬등에 의해 상기 스페이서도 식각되어 상기 스페이서 하부의 N- 영역도 노출된다. 이러한 상태에서 상기 공통 소오스 라인 그루브를 도전 물질로 채워 공통 소오스 라인을 형성한다.
상기 방법에 의해 형성된 상기 비휘발성 메모리 소자에 있어서, 오정렬등에 의해 상기 스페이서가 식각됨으로써, 상기 공통 소오스 라인 하부를 상기 N+ 영역이 모두 커버하지 못하고, 상기 공통 소오스 라인 하부가 N- 영역과 접하게 된다. 한편, 상기 N- 영역은 매우 낮은 농도에 의해 후속의 소자 동작시 충분한 정션(junction)의 역할을 하지 못한다. 즉, 상기 공통 소오스 라인에 고전압이 걸릴 경우, 상기 N- 영역과 하부의 P-웰 사이의 공핍층이 얇게 형성되어 상기 고전압을 충분히 견디지 못하고 낮은 전압에서도 전류가 흐르게 된다. 즉, 상기와 같은 방법으로 형성된 상기 낸드형 비휘발성 메모리 소자는 브레이크다운(Break down) 전압의 특성이 좋지 않다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 브레이크 다운 전압의 특성을 개선할 수 있는 비휘발성 메모리 소자의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 복수개의 워드라인, 접지선택 라인 및 스트링 선택 라인을 형성한다. 상기 각각의 라인들 사이의 상기 반도체 기 판에 저농도 불순물 주입 영역을 형성한다. 상기 각각의 라인들의 측벽을 덮는 스페이서를 형성한다. 상기 접지 선택 라인의 측벽을 덮는 상기 스페이서와 상기 접지선택 라인을 이온 주입 마스크로 이용하여 상기 접지 선택 라인들 사이의 상기 반도체 기판에 고농도 불순물 주입 영역을 형성한다. 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 접지 선택 라인들 사이의 상기 반도체 기판을 노출시키는 공통 소스 라인 그루브를 형성한다. 그리고, 상기 공통 소스 라인 그루브를 구비하는 상기 층간절연막을 이온주입 마스크로 이용하여 중간 농도 불순물 주입 영역을 형성한다.
상기 방법에 있어서, 상기 공통 소스 라인 그루브를 형성할 때 상기 스페이서의 일부도 제거되어, 상기 스페이서 하부의 상기 저농도 불순물 주입 영역의 일부가 노출될 수 있다. 상기 중간 농도 불순물 주입 영역을 형성한 후에, 상기 공통 소스 라인 그루브의 바닥과 측벽을 덮는 베리어막을 형성하고, 도전막으로 상기 공통 소스 라인 그루브를 채워 공통 소스 라인을 형성한다. 상기 저농도 불순물 영역은 1x1012~9x1012atoms/cm2의 도우즈로 불순물을 주입하여 형성될 수 있다. 상기 고농도 불순물 영역은 1x1015~9x1015atoms/cm2의 도우즈로 불순물을 주입하여 형성될 수 있다. 상기 중간 농도 불순물 영역은 30KeV이하의 에너지와 9x1014atoms/cm2이하의 도우즈로 불순물을 주입하여 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 4는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(미도시)을 형성하여 활성영역을 정의한다. 상기 활성 영역에 이온주입 공정을 진행하여 웰(Well)을 형성한다. 상기 활성 영역 상을 가로지르는 서로 평행한 복수개의 워드라인들(WL)을 형성한다. 상기 워드라인을 형성할 때, 상기 워드 라인들의 양측에는 각각 상기 워드라인과 평행한 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 형성된다. 상기 스트링 선택 라인(SSL), 상기 접지선택 라인(GSL) 및 그 사이에 개재된 복수개의 워드라인(WL)들을 구비하는 하나의 메모리 셀은 대칭적으로 반복되도록 형성된다. 한편, 상기 각각의 라인들(WL, SSL, GSL)은 차례로 적층된, 터널산화막(3), 부유 게이트막(5), 게이트 층간절연막(7), 제어 폴리막(9), 제어 금속 함유막(11) 및 캐핑막(13)을 구비한다. 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)에서 상기 게이트 층간절연막(7)은 상기 라인들(GSL, SSL)의 폭보다 짧은 폭을 갖도록 형성되어 상기 제어 폴리막(9)과 상기 부유 게이트막(5)이 접하게 된다. 이는 상기 접지 선택 라인과 상기 스트링 선택 라인에 저전압의 동작 전압이 걸리도록 하기 위함이다.
계속해서, 도 1을 참조하면, 상기 라인들(WL, SSL,GSL)을 형성한 후에, 식각 데미지들을 치유하기 위하여 상기 라인들(WL, SSL,GSL)의 측벽에 산화막(15)을 형성한다. 그리고 상기 라인들(WL, SSL,GSL)을 이온 주입 마스크로 이용하여 이온 주입 공정을 진행하여 상기 반도체 기판의 활성 영역에 저농도 불순물 영역(17)을 형성한다. 상기 저농도 불순물 영역(17)은 상기 웰과 반대되는 타입의 불순물로 형성되며 상기 웰이 P 타입일 경우, 상기 저농도 불순물 영역(17)은 예를 들면 비소(As) 또는 인(P)이 도핑되어 형성될 수 있다. 이때 상기 저농도 불순물 영역(17)은 예를 들면 상기 불순물을 10KeV의 에너지를 이용하여 2x1012atoms/cm2의 도우즈(dose)로 주입하여 형성된다. 절연막을 적층하고 이방성 식각하여 상기 라인들(WL, SSL,GSL)의 측벽을 덮는 스페이서(19)를 형성한다. 상기 워드라인들(WL)의 간격이 좁아짐에 따라 상기 워드라인들의 측벽을 덮는 스페이서(19)는 서로 이격되지 못하고 도 1에서처럼, 상기 워드 라인들 사이를 채우도록 형성될 수 있다. 상기 스페이서(19)를 형성한 후에, 상기 라인들(WL, SSL,GSL)과 상기 스페이서(19)를 이온주입 마스크로 이용하여 상기 활성 영역에 고농도 불순물 주입 영역(21)을 형성한다. 상기 고농도 불순물 주입 영역(21)은 예를 들면 비소를 30KeV의 에너지로 5x1015atoms/cm2의 도우즈로 주입하여 형성될 수 있다.
도 2를 참조하면, 상기 반도체 기판(1) 상에 층간절연막(23)을 형성한다. 도시하지는 않았지만, 상기 층간절연막을 형성하기 전에, 식각저지막을 콘포말하게 형성할 수 있다. 상기 층간절연막(23)의 상부를 평탄화한 후, 상기 층간절연막(23)의 소정 부분을 식각하여 상기 접지 선택 라인(GSL) 사이의 불순물 주입 영역(21)을 노출시키는 공통 소오스 라인 그루브(25)를 형성한다. 상기 그르부(25)가 형성될 때, 상기 스페이서(19)도 일부 식각되어 상기 저농도 불순물 영역(17)의 일부가 노출된다. 상기 그루브(25)의 폭은 바람직하게는 250nm 이하로 형성된다.
도 3을 참조하면, 상기 층간절연막을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 그루브(25)에 의해 노출된 상기 반도체 기판(1)에 중간농도 불순물 주입 영역(27)을 형성한다. 상기 중간 농도 불순물 주입 영역(27)은 예를 들면 인을 30KeV의 에너지로 2x1014atoms/cm2의 도우즈로 주입하여 형성될 수 있다. 상기 중간 농도 불순물 영역에 주입되는 도즈량은 후속의 소자 동작시 공통 소오스 라인에 고전압이 걸릴때 이를 충분히 견딜수 있는 농도이어야 한다.
도 4를 참조하면, 베리어막(29)을 콘포말하게 형성하고 도전막(31)을 형성하여 상기 그루브(25)를 채운다. 그리고 평탄화 공정을 진행하여 상기 층간절연막(23)을 노출시킨다. 상기 베리어막(29)은 예를 들면 TiN으로 형성할 수 있으며, 상기 도전막(31)은 예를 들면 텅스텐으로 형성할 수 있다.
상기 방법에 있어서, 그루브를 형성한 후에 중간 농도 불순물 영역을 형성하여 후속에 형성되는 공통 소스라인 하부는 상기 중간농도 불순물 영역과 상기 고농도 불순물 영역과 모두 접하게 된다. 이로써, 후속의 소자 동작시 공통 소스 라인 에 고전압이 걸릴 지라도 상기 중간 농도 불순물 주입 영역이 충분한 정션 역할을 할 수 있어 브레이크 전압 저하를 방지하고 이를 개선할 수 있다.

Claims (7)

  1. 반도체 기판 상에 복수개의 워드라인, 접지선택 라인 및 스트링 선택 라인을 형성하는 단계;
    상기 각각의 라인들 사이의 상기 반도체 기판에 저농도 불순물 주입 영역을 형성하는 단계;
    상기 각각의 라인들의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 접지 선택 라인의 측벽을 덮는 상기 스페이서와 상기 접지선택 라인을 이온 주입 마스크로 이용하여 상기 접지 선택 라인들 사이의 상기 반도체 기판에 고농도 불순물 주입 영역을 형성하는 단계;
    층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 접지 선택 라인들 사이의 상기 반도체 기판을 노출시키는 공통 소스 라인 그루브를 형성하는 단계; 및
    상기 공통 소스 라인 그루브를 구비하는 상기 층간절연막을 이온주입 마스크로 이용하여 중간 농도 불순물 주입 영역을 형성하는 단계를 구비하는 비휘발성 메모리 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 공통 소스 라인 그루브를 형성할 때 상기 스페이서의 일부도 제거되어, 상기 스페이서 하부의 상기 저농도 불순물 주입 영역의 일부가 노출되는 것을 특징 으로 하는 비휘발성 메모리 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 중간 농도 불순물 주입 영역을 형성한 후에,
    상기 공통 소스 라인 그루브의 바닥과 측벽을 덮는 베리어막을 형성하는 단계; 및
    도전막으로 상기 공통 소스 라인 그루브를 채워 공통 소스 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 저농도 불순물 영역은 1x1012~9x1012atoms/cm2의 도우즈로 불순물을 주입하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 고농도 불순물 영역은 1x1015~9x1015atoms/cm2의 도우즈로 불순물을 주입하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 중간 농도 불순물 영역은 9x1014atoms/cm2이하의 도우즈로 불순물을 주 입하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 중간 농도 불순물 영역은 30KeV이하의 에너지로 불순물을 주입하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100822807B1 (ko) * 2006-10-20 2008-04-18 삼성전자주식회사 플래시 기억 장치 및 그 제조 방법
KR100847492B1 (ko) * 2006-06-19 2008-07-21 에스 초이 데이비드 메모리 셀 크기를 줄인 낸드 플래쉬 메모리 장치 및 그제조 방법
KR100891412B1 (ko) * 2006-12-04 2009-04-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

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