KR100734317B1 - 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100734317B1
KR100734317B1 KR1020060043948A KR20060043948A KR100734317B1 KR 100734317 B1 KR100734317 B1 KR 100734317B1 KR 1020060043948 A KR1020060043948 A KR 1020060043948A KR 20060043948 A KR20060043948 A KR 20060043948A KR 100734317 B1 KR100734317 B1 KR 100734317B1
Authority
KR
South Korea
Prior art keywords
layer
gate
forming
active
charge storage
Prior art date
Application number
KR1020060043948A
Other languages
English (en)
Inventor
최병용
박병국
박동건
이충호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060043948A priority Critical patent/KR100734317B1/ko
Priority to US11/657,133 priority patent/US20070268746A1/en
Application granted granted Critical
Publication of KR100734317B1 publication Critical patent/KR100734317B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

2-비트 동작을 위한 매몰 비트 라인을 가지는 비휘발성 메모리 소자 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판에 워드 라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 설정된 액티브(active)들, 워드라인 방향으로 연장되되 액티브에 부분적으로 반복하여 교차되게 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴으로 형성된 게이트(gate)들, 게이트 아래의 전하차단층, 전하저장층 및 터널 유전층, 게이트의 양측부 바깥에 형성된 소스 및 드레인 영역들, 및 소스 및 드레인 영역에 중첩되게 워드라인 방향에 교차되게 반도체 기판에 형성된 매몰 비트 라인(buried bit line)들을 포함하는 비휘발성 메모리 소자를 제시한다.
플래시 메모리, 저장 노드, 크로스토크, 액티브, 지그재그 패턴

Description

2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법{Non volatile memory device for 2 bit operation and manufacturing method for the same}
도 1 내지 도 4는 본 발명의 제1실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자의 셀 배열(cell array)을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 5 내지 도 10은 본 발명의 제1실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11 및 도 12는 본 발명의 제2실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자의 셀 배열을 설명하기 위해서 개략적으로 도시한 평면도들이다.
도 13 내지 도 20은 본 발명의 제2실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 및 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21 내지 도 25는 본 발명의 제3실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도 들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 2-비트(bit) 동작을 위한 메모리 셀 배열(memory cell array) 및 매몰 비트 라인(buried bit line)을 포함하는 비휘발성 메모리 소자 및 그 제조 방법 관한 것이다.
현재 비휘발성 메모리 소자 또는 플래시 메모리 소자(flash memory device)의 메모리 밀도(memory density)를 크게 증가시키는 요구가 증대되고 있다. 이에 따라 메모리 셀(memory cell)의 크기를 줄이려는 시도가 많이 주목되고 있다. 이와 달리, 메모리 셀의 메모리 가능한 상태들의 수(number of states)를 증가시켜 메모리 밀도의 증가를 구현하고자 하는 시도들 또한 많이 주목되고 있다.
예컨대, 하나의 메모리 트랜지스터 구조에 2-비트 작동(2-bit operation)을 구현하고자 하는 시도가 제시되고 있다. 게이트(gate)와 반도체 기판 사이에 전하저장층(charge storage layer)을 실리콘 질화물층을 포함하는 구조로 도입하는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 트랜지스터를 이용하여 2 비트 작동을 구현하고자 하는 시도가 이루어지고 있다. 이러한 SONOS 트랜지스터에서는 저장된 전하의 서로 다른 위치에 의해서, 문턱 전압(Vth)의 순방향 읽기(forward reading) 및 역방향 읽기(reverse reading)에 의한 트랜지스터의 2 비트 동작이 가 능할 것으로 예측되고 있다.
이와 같이 트랜지스터가 2비트 동작을 하는 데에는 서로 독립적인 2개의 비트 라인들이 하나의 트랜지스터 셀(cell)에 연결되게 요구될 것으로 예측된다. 이때, 보다 작은 셀 면적을 요구하는 소자의 축소화를 위해서, 비트 라인과 트랜지스터의 소스/드레인 영역(source/drain region)이 연결되는 부분의 접촉 면적을 줄일 수 있는 새로운 셀 배열 기술이 요구되고 있다.
이러한 셀 배열에서 우선적으로 하나의 셀 트랜지스터의 동작에 요구되는 2 비트 라인들과 워드 라인(word line)이 상호 교차되게 배열되는 것이 우선적으로 고려되어야 한다. 이러한 비트 라인들과 워드 라인이 교차되게 배열될 수 있다면, 셀 트랜지스터의 프로그램 속도(program speed)의 속도 향상에 유리한 할로 도핑(halo doping) 등과 같은 채널 공정(channel engineering)이 보다 용이하게 적용될 수 있을 것으로 예측되기 때문이다.
본 발명이 이루고자 하는 기술적 과제는, 2 비트 작동을 위한 워드라인 및 비트 라인들의 배열 및 액티브 영역의 배열을 가지는 비휘발성 메모리 소자 및 그 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 설정된 액티브(active)들, 상기 반도체 기판 상에 워드라인 방향으로 연 장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴으로 형성된 게이트(gate)들, 상기 게이트 아래의 전하저장층, 상기 전하저장층 및 상기 게이트의 계면에 형성된 전하차단층, 상기 전하저장층 및 상기 액티브의 계면에 형성된 터널 유전층, 상기 액티브의 상기 게이트의 양측부 바깥으로 노출된 영역에 형성된 소스 및 드레인 영역들, 및 상기 소스 및 드레인 영역에 중첩되게 상기 워드라인 방향에 교차되게 상기 반도체 기판에 형성된 매몰 비트 라인(buried bit line)들을 포함하는 2 비트 동작을 위한 비휘발성 메모리 소자를 제시한다.
이때, 상기 전하저장층은 상기 소스 및 드레인 영역들에 각각에 인근하는 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 전하저장층 국부 패턴들을 포함하여 형성될 수 있다.
이때, 상기 게이트는 상기 상호 분리된 두 전하저장층 국부 패턴들 사이의 상기 액티브 부분 상으로 연장되고, 상기 두 전하저장층 국부 패턴 사이로 연장된 상기 게이트 부분과 상기 액티브 부분의 계면에 형성된 게이트 유전층을 더 포함하고, 상기 두 전하저장층 국부 패턴은 상기 게이트 유전층과 상기 게이트의 연장 부분에 의해서 물리적으로 상호 간에 차단되어 격리된 것일 수 있다.
또는, 상기 게이트는 상기 상호 분리된 두 전하저장층 국부 패턴들 사이의 상기 액티브 부분 상에 정렬된 제1게이트 패턴, 및 상기 상호 분리된 두 전하저장층 국부 패턴들 상에 각각 정렬된 두 제2게이트 패턴들을 포함하고, 상기 제1게이트 패턴과 상기 액티브 부분의 계면에 형성된 게이트 유전층을 더 포함할 수 있다.
상기 전하저장층은 전하 저장하는 실리콘 질화물층을 포함하고 상기 전하차단층 및 상기 터널 유전층은 각각 실리콘 산화물층을 포함하여 산화물-질화물-산화물 구조를 형성할 수 있다.
상기 전하저장층은 전하 저장하는 폴리실리콘층, 실리콘 점들의 층, 실리콘 저매니움층, 또는 나노 결정질(nano crystal)을 포함할 수 있다.
상기 매몰 비트 라인은 상기 액티브에 교차되게 연장되게 불순물이 상기 반도체 기판에 도핑된 불순물층을 포함할 수 있다.
상기 매몰 비트 라인은 상기 액티브를 설정하는 소자 분리의 아래를 지나 연장된 상기 불순물층을 포함할 수 있다.
상기 워드 라인들 및 매몰 비트 라인들은 매트릭스로 교차되고, 상기 게이트들의 끝단에 연결되되 상호 간에 열지어 배열되는 워드 라인 콘택들, 및 상기 워드 라인 콘택들과 구분되게 열지어 배열되되 상기 매몰 비트 라인들에 전기적 연결되는 비트 라인 콘택들을 더 포함할 수 있다.
상기 제1게이트 패턴과 상기 제2게이트의 전기적 연결을 위해 상측에 형성된 게이트 실리사이드층을 더 포함할 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 액티브들을 설정하는 소자분리를 형성하는 단계, 상기 액티브에 교차되게 상기 반도체 기판에 매몰된 매몰 비트 라인(buried bit line)들을 형성하는 단계, 상기 반도체 기판 상에 터널 유전층, 전하저장층 및 전하차단층을 순 차적으로 형성하는 단계, 상기 전하차단층 상에 게이트를 위한 도전층을 형성하는 단계, 상기 도전층, 전하차단층, 전하저장층 및 터널 유전층을 순차적으로 선택적 식각하여 상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 게이트를 형성하고 상기 전하차단층, 전하저장층 및 터널 유전층의 패턴을 형성하는 단계, 및 상기 액티브의 상기 게이트의 양측부 바깥으로 노출된 영역에 상기 매몰 비트 라인에 연결되는 소스 및 드레인 영역들을 형성하는 단계를 포함하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법을 제시할 수 있다.
이때, 상기 게이트는, 상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 오프닝 홈을 가지는 희생층을 상기 전하차단층 상에 형성하는 단계, 상기 희생층을 식각 마스크로 이용하여 노출되는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 하부의 상기 액티브 부분 및 상기 소자분리 영역 부분을 노출하는 단계, 상기 노출된 액티브 부분 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 상기 오프닝 홈을 채우는 제1게이트 패턴을 형성하는 단계, 상기 희생층 패턴을 선택적으로 제거하는 단계, 상기 제1게이트 패턴 측벽 상에 부착되는 스페이서 형태의 제2게이트 패턴을 형성하여 게이트를 형성하는 단계, 및 상기 게이트를 식각 마스크로 하부에 노출된 잔류하는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 상기 전하차단층의 패턴들, 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 상기 전하저 장층의 국부 패턴들, 상기 터널 유전층의 패턴들을 형성하는 단계를 포함하여 형성될 수 있다.
또한, 상기 게이트는, 상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 오프닝 홈을 가지는 희생층을 상기 전하차단층 상에 형성하는 단계, 상기 오프닝 홈의 내측 측벽에 스페이서 형태의 제1게이트 패턴을 형성하는 단계, 상기 희생층 및 상기 제1게이트 패턴을 식각 마스크로 이용하여 노출되는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 하부의 상기 액티브 부분 및 상기 소자분리 영역 부분을 노출하는 단계, 상기 노출된 액티브 부분 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 상기 오프닝 홈을 채우는 제2게이트 패턴을 형성하여 게이트를 형성하는 단계, 상기 희생층 패턴을 선택적으로 제거하는 단계, 및 상기 게이트를 식각 마스크로 하부에 노출된 잔류하는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 상기 전하차단층의 패턴들, 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 상기 전하저장층의 국부 패턴들, 상기 터널 유전층의 패턴들을 형성하는 단계를 포함하여 형성될 수 있다.
상기 소자분리를 형성하는 단계는 상기 반도체 기판 상에 상기 액티브를 상기 제1지그재그 패턴으로 설정하는 트렌치를 형성하는 단계, 및 상기 트렌치를 채우는 절연층을 형성하는 단계를 포함할 수 있다. 이때, 상기 매몰 비트 라인들을 형성하는 단계는, 상기 트렌치가 형성된 상기 반도체 기판에 불순물을 도핑하여 상 기 액티브에 교차되게 연장되게 불순물층을 형성하는 단계를 포함할 수 있다.
상기 소스 및 드레인 영역을 형성하는 단계는, 상기 제2게이트 패턴을 이온주입 마스크로 노출되는 상기 액티브 부분에 불순물을 이온주입하여 제1소스 및 드레인 영역을 형성하는 단계, 상기 제2게이트 패턴 측부에 절연 스페이서를 형성하는 단계, 및 상기 절연 스페이서를 이온주입 마스크로 노출되는 상기 액티브 부분에 불순물을 이온주입하여 제2소스 및 드레인 영역을 형성하는 단계를 포함하여 수행될 수 있다.
상기 게이트 상측에 실리사이드화 과정을 수행하여 게이트 실리사이드층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 2 비트 작동을 위한 워드라인 및 비트 라인들의 배열 및 액티브 영역의 배열을 가지는 비휘발성 메모리 소자 및 그 제조 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 비휘발성 메모리 셀에 2비트 작동을 위해 각각 독립적인 워드라인(WL), 제1비트라인(BL1) 및 제2비트라인(BL2)이 접속하기 위한 메모리 셀 배열을 제시한다. 개개의 메모리 셀은 하나의 트랜지스터 구조를 포함하여 형성되며, 트랜지스터 구조는 게이트, 제1 및 제2소스/드레인 영역들 및 전하저장층들을 포함하여 구성될 수 있다.
이때, 제1 및 제2소스/드레인 영역들은 게이트 아래에서 채널을 사이에 두고 마주보게 배치될 수 있는 데, 전하저장층은 채널 영역 전체를 덮게 연장될 수 있으며, 또한, 전하저장층은 게이트 아래에 제1 및 제2소스/드레인 영역들 각각에 인근한 영역들에 물리적으로 상호 대칭적으로 격리되게 배치 형성될 수 있다. 전하저장층이 상호 대칭적이고 물리적으로 격리된 구조로 형성될 경우, 제1 및 제2소스/드레인 영역들 각각에 인근한 영역들에 각각 저장된 전하 분포들이 서로 겹쳐져 셀 간에 크로스토킹(cross-talking)이 발생되는 것을 물리적으로 방지할 수 있어 보다 바람직하다.
소자 축소화에 의해 전하저장층의 선폭이 줄어들 경우, 전하저장층의 양단 영역에 각각 저장되는 전하의 분포의 끝단 테일(tail) 부분이 겹쳐질 수 있는 데, 이러한 경우 크로스토킹이 발생될 수 있다. 이러한 저장된 전하들, 즉, 신호들 상호 간의 간섭은 결국 소자의 집적도의 증가에 한계를 설정하는 요소로 작용할 것으로 예측된다. 따라서, 이러한 전하저장층을 상호 대칭적이고 물리적으로 격리된 구조로 형성함으로써, 이러한 크로스토킹 문제를 해결할 수 있으며 이에 따라 소자의 집적도를 증가시킬 수 있다.
한편, WL은 트랜지스터 구조가 형성되는 반도체 기판 상의 영역, 예컨대, 액티브(active) 영역이 실질적으로 연장되는 방향과 같은 방향으로 연장되게 설정될 수 있다. 이에 따라, 여러 개의 연속적으로 배치되는 메모리 셀들이 하나의 WL에 접속되게 설정되고, 이러한 하나의 WL에 나란하게 다수 개의 WL들이 상호 이격되게 배치된다.
이때, 액티브 영역은 WL이 종주하는 방향, 즉, WL 방향으로 연장되는 영역으로 설정될 수 있으며, WL과 액티브 영역은 일부가 겹쳐지되 다른 일부의 액티브 영역은 WL 옆으로 노출되게 설정된다. 예컨대, WL과 액티브 영역은 각각 지그재그(zig zag) 패턴들로 형성될 수 있다.
액티브 영역을 위한 제1지그재그 패턴과 WL을 위한 제2지그재그 패턴을 고려하면, 제1 및 제2지그재그 패턴은 반복적으로 교차되고 또한 반복 교차되는 영역들 사이 영역에서 액티브 영역이 부분적으로 WL에 가리지 않고 노출되게 겹쳐질 수 있다. 이러한 교차되는 영역에 하나의 메모리 셀이 구성되게 된다. 또한, 이러한 WL과 액티브 영역이 교차되는 영역 인근에 WL에 대해 노출되는 액티브 영역 부분은 비트 라인과 전기적으로 연결되게 된다.
예컨대, 액티브 영역을 위한 제1지그재그 패턴은 정방향(right handed direction)으로 반복 굴절된 지그재그 패턴일 수 있으며, WL은 반방향(left handed direction)으로 반복 굴절된 지그재그 패턴일 수 있다. 즉, 제1 및 제2지그재그 패턴은 실질적으로 상호 간에 대칭적인 형태이게 된다. 이러한 제1 및 제2지그재그 패턴들이 평면상에서 겹쳐지게 설정하면, 제1 및 제2지그재그 패턴들은 부분적으로 교차되는 부분과 교차되지 않고 아래의 제1지그재그 패턴이 노출되는 부분이 반복적으로 설정되게 된다.
한편, 이러한 WL에 교차되게 BL1 및 BL2의 비트라인들이 매몰 비트 라인 구 조로 형성될 수 있다. BL1 및 BL2는 하나의 메모리 셀에 접속되게 설정되는 데, 각각 다수 개가 반복적으로 배치되어 하나의 WL을 반복적으로 교차하게 설정된다. 이때, BL1 및 BL2은 매몰 비트 라인으로서, WL 양쪽 옆으로 노출되는 액티브 영역에 도핑으로 형성되는 불순물 영역, 즉, 소스 및 드레인 영역에 겹쳐져 전기적으로 연결되고, WL을 교차하게 길게 연장되게 형성된다.
이때, 이러한 매몰 비트 라인은 반도체 기판에의 선택적인 불순물 도핑, 예컨대, 선택적 이온 주입 등으로 형성될 수 있다. 물론 알려진 다른 형태의 매몰 비트 라인 구조가 응용될 수 있으나, 공정 상 불순물 도핑에 의한 불순물층으로서의 매몰 비트 라인 구조가 실재 구현에 보다 유리하다.
이러한 매몰 비트 라인은 소스 및 드레인을 위한 불순물 영역에 직접적으로 겹쳐져 접촉하게 되므로, 소스 및 드레인에 비트 라인을 접촉 연결하기 위한 접촉 콘택(contact) 구조의 경우와 달리 접촉 면적을 확보 제약을 실질적으로 배제할 수 있다. 따라서, 소자의 셀 면적 축소에 따른 접촉 콘택 확보 문제를 효과적으로 해결할 수 있다. 이에 따라, 소자의 셀 면적을 보다 더 작게 효과적으로 축소할 수 있다.
도 1 내지 도 4는 본 발명의 제1실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자의 셀 배열(cell array)을 설명하기 위해서 개략적으로 도시한 평면도들이다. 도 5 내지 도 10은 도 4의 A-A' 절단선 및 B-B' 절단선을 따르는 단면도들이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 비휘발성 메모리 소자는 제1 지그재그 패턴 형상으로 반도체 기판(100)에 설정된 액티브 영역(110)을 포함하여 구성될 수 있다. 액티브 영역(110)은 일정 방향, 예컨대, WL 방향으로 연장된 라인(line) 형태이되 반복적으로 지그재그로 굴절된 부분을 가지는 제1지그재그 패턴 형상으로 형성된다. 이러한 액티브 영역(110)은 소자분리 영역(150)에 의해 설정된다.
소자분리 영역(150)은 STI(Shallow Trench Isolation) 소자 분리 방법으로 형성된 절연층을 포함할 수 있다. 예컨대, 도 5에 제시된 바와 같이 반도체 기판(100), 예컨대, 벌크 실리콘 웨이퍼(bulk silicon wafer)나 또는 SOI(Silicon On Insulator) 웨이퍼 등과 같은 기판(100)에 도 1에 제시된 바와 같은 액티브 레이아웃(active layout)을 따르는 액티브 영역(110)을 설정하는 소자분리 영역(150)을 위한 트렌치(151)를 STI 형성 과정에 따라 형성한다. 예컨대, 선택적으로 기판(100)을 식각하여 액티브 영역(110)을 설정하는 트렌치(151)를 형성한다.
도 2를 참조하면, 액티브 영역(110)을 교차하는 다수의 매몰 비트 라인(200)을 형성한다. 이러한 매몰 비트 라인(200)은 액티브 영역(110)의 지그재그 패턴의 굴절 부분을 교차하게 형성된다. 2 비트 동작을 위해서 하나의 메모리 셀에 2개의 비트 라인이 요구되고, 액티브 영역(110)의 굴절된 부분에 소스/드레인 영역들이 각각 설정되므로, 매몰 비트 라인(200)은 각각 이러한 소스/드레인 영역에 각각 중첩되게 설정되는 것이 유효하다.
이때, 매몰 비트 라인(200)은 별도의 도전층이 기판(100)에 매몰되게 형성될 수 있으나, 선택적인 불순물 도핑 과정, 예컨대, 선택적 이온 주입 과정을 이용하 여 반도체 기판(100)에 불순물을 주입하여 불순물층을 형성함으로써 도전성이 부여된 매몰 비트 라인(200)으로 형성되는 것이 보다 바람직하다. 이러한 도핑을 이용한 형성 과정은 공정이 보다 간단하여 보다 구체적으로 실현되는 데 유리하다.
반도체 기판(100)에는 소자 분리 영역(150)을 위한 트렌치(151)가 형성되어 있고, 이러한 트렌치(151)를 가로질러 매몰 비트 라인(200)이 연장된다. 도핑 방법에 의해서 매몰 비트 라인(200)이 형성되므로, 매몰 비트 라인(200)은 도 6에 제시된 바와 같이 트렌치(151)의 측벽 및 바닥 아래를 따라 연장되는 형태로 형성될 수 있다. 이때, 매몰 비트 라인(200)은 도 6에 제시된 바와 같이 반도체 기판(100)의 표면에 상측 표면이 노출되게 형성될 수 있다.
도 2 및 도 7을 참조하면, 트렌치(151)를 채우는 절연층을 형성하여 소자 분리 영역(150)을 형성한다. 이러한 소자 분리 영역(150)은 STI 구조로 형성되는 것이 바람직하다. 이때, 매몰 비트 라인(200)은 도 7에 제시된 바와 같이 STI 소자 분리 영역(150)의 측면 및 바닥 아래로 연장되게 형성될 수 있다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 비휘발성 메모리 소자는, 제1지그재그 패턴의 액티브 영역(110)과 상하 대칭되는 제2지그재그 패턴 형상으로 설정된 워드 라인(300)으로서의 게이트를 포함하여 구성될 수 있다. 게이트, 즉, 워드 라인(300)은 도 3에 제시된 바와 같이 일정 방향, 예컨대, WL 방향으로 연장되는 라인 형태이되 반복적으로 지그재그 굴절된 부분을 가지는 제2지그재그 패턴 형상으로 설정될 수 있다.
이때, WL(300)의 제2지그재그 패턴은 액티브 영역(110)의 제1지그재그 패턴 에 상하(또는 좌우)로 대칭된 지그재그 패턴으로 설정될 수 있다. 예컨대, 액티브 영역(110)의 제1지그재그 패턴이 정방향(right handed direction)으로 굴절된 지그재그 패턴이라면, WL(300)의 제2지그재그 패턴은 이에 대칭되는 반방향(left handed direction)으로 굴절된 지그재그 패턴일 수 있다.
제1지그재그 패턴의 액티브 영역(110)에 제2지그재그 패턴의 WL(300)이 겹쳐지게 설정되되, WL(300)의 제2지그재그 패턴이 제1지그재그 패턴의 액티브 영역(100)을 부분적으로 교차하게 구성될 수 있다. 이때, 교차되는 부분이 워드라인 방향을 따라 반복되도록 설정된다. WL(300)의 제2지그재그 패턴과 액티브 영역(110)의 제1지그재그 패턴은 상호 간에 대칭적으로 설정되었으므로, 상호 간에 교차되는 부분과 액티브 영역(110)의 교차되지 않고 WL(300)에 양측부로 노출되는 부분이 워드라인 방향을 따라 반복되게 된다.
구체적으로, 도 3과 함께 도 8을 참조하면, 액티브 영역(110)이 소자 분리 영역(150)에 의해 설정된 반도체 기판(100) 상에 전하저장을 위한 층 구조(330)를 형성한다. 예컨대, 전하저장층(333), 전하저장층(220)의 하부에 전하, 특히, 전자의 터널링(tunneling)을 위한 터널 유전층(331)으로서의 유전층을 형성한다. 터널 유전층(331)은 바람직하게 실리콘 산화물층을 포함하여 형성될 수 있다.
터널 유전층(331) 상에 전하저장층(333)을 형성한다. 이때, 전하저장층(333)은 터널링되어 주입되는 전자를 포획할 수 있는 물질, 예컨대, 실리콘 질화물층을 포함하여 형성될 수 있다. 예컨대, ONO(Oxide Nitride Oxide) 구조나 OSO(Oxide Silicon Oxide) 구조로 터널 유전층(331), 전하저장층(333) 및 전하차단층(charge blocking layer: 335) 구조를 구현할 수 있다. 전하저장을 위한 층 구조(330)는 전하가 저장될 수 있는 여러 형태의 물질 또는 구조로 형성될 수 있으나, SONOS 구조로 형성되는 것이 바람직하다.
전하저장층(333) 상에 형성되는 전하차단층(335)은 비휘발성 메모리 소자의 소거(erase) 동작 시 전하의 백 터널링(back tunneling)을 차단하는 층으로 형성될 수 있다. 전하차단층(335)은 예컨대 실리콘 산화물층을 포함하여 형성될 수 있다.
이후에, 전하차단층(335) 상에 게이트를 위한 도전층(310)을 형성한다. 이러한 도전층(310)은 예컨대 도전성 폴리 실리콘층(poly silicon layer)를 포함하여 형성될 수 있다.
연후에, 도전층(310) 및 전하저장층 구조(310)를 선택적으로 식각하여 도 3에 제시된 바와 같이 제2지그재그 패턴의 워드 라인(300)으로서의 게이트(310) 및 하부의 전하저장층 구조(310)를 형성한다.
이때, 워드 라인(300)의 양측에 노출되는 제1지그재그 패턴의 액티브 영역(110) 부분은 소스/드레인 영역으로 이용될 수 있으며, 이러한 노출되는 액티브 영역(110)에 접촉하여 가로지르게 중첩되는 매몰 비트 라인(200)이 이러한 워드 라인(300)에 교차되게 연장되는 형태가 구성되게 된다.
도 4 및 도 9를 참조하면, 워드 라인(300)의 양측에 노출되는 제1지그재그 패턴의 액티브 영역(110) 부분에 불순물을 제1이온 주입 등으로 도핑하여 제1소스 및 드레인 영역(351)을 형성한다. 이때, 워드 라인(300)의 양측에 노출되는 제1지그재그 패턴의 액티브 영역(110) 부분은 게이트(310) 및 소자 분리 영역(150)에 의 해서 설정되어 노출되게 되므로, 실질적으로 게이트(310)는 불순물 제1이온 주입에서의 이온 주입 마스크(mask)로 이용될 수 있다.
이때, 제1소스 및 드레인 영역(351)의 불순물층은 당연히 매몰 비트 라인(200)의 불순물층에 중첩되게 형성되게 된다. 따라서, 제1소스 및 드레인 영역(351)과 매몰 비트 라인(200)은 별도의 연결 콘택 구조의 도입없이 자연스럽게 전기적으로 연결되게 된다. 제1소스 및 드레인 영역(351)의 불순물층은 매몰 비트 라인(200)의 불순물층에 관계없이 그 깊이 프로파일(profile)이 설정될 수 있으나, 실질적으로 제1소스 및 드레인 영역(351)은 할로 도핑에 의한 LDD(Lightly Doped Drain) 구조로 형성될 수 있다. 따라서, 제1소스 및 드레인 영역(351)의 불순물층은 매몰 비트 라인(200)의 불순물층에 비해 얕은 깊이의 프로파일을 가지게 형성될 수 있다.
도 4 및 도 10을 함께 참조하면, 게이트(310) 및 전하저장층 구조(330)의 스택(stack)의 측벽에 절연층을 포함하는 스페이서(spacer: 370)를 스페이서 형성 과정을 따라 형성한다. 예컨대, 절연층을 형성한 후 이방성 건식 식각을 수행하여 게이트(310) 및 전하저장층 구조(330)의 스택(stack)의 측벽에 스페이서(370)를 형성한다.
이후에, 스페이서(370)에 노출된 액티브 영역(110) 부분에 불순물 제2이온 주입을 수행하여 제2소스 및 드레인 영역(355)의 불순물층을 형성한다. 이때, 제2소스 및 드레인 영역(355)의 불순물층은 제1소스 및 드레인 영역(351)의 불순물층에 비해 깊은 프로파일을 가지게 형성될 수 있다. 물론, 제2소스 및 드레인 영 역(355)의 불순물층은 매몰 비트 라인(200)의 불순물층에 비해 얕은 깊이의 프로파일을 가지게 형성될 수 있으며, 매몰 비트 라인(200)의 불순물층과 중첩되므로 자연스럽게 전기적으로 연결되게 된다.
이와 같이 하여, 매몰 비트 라인(200)에 중첩되어 자연스럽게 전기적으로 연결되는 소스 및 드레인 영역(350)을 형성한다. 2 비트 동작을 하는 트랜지스터 구조에서 읽기 동작 또는/ 및 쓰기 동작 등은 역방향 및 순방향으로 이루어지므로, 개개의 소스 및 드레인 영역(350)은 소스 영역으로 이해되는 동시에 드레인 영역으로 이해될 수 있다. 즉, 순방향 및 역방향 읽기 또는/ 및 쓰기 동작이 가능하므로, 전하 저장은 전하저장층(333)의 소스 및 드레인 영역(350)에 인근하는 두 부분의 전하 저장 위치(307, 309)에 각각 독립적으로 이루어질 수 있다.
이후에, 게이트(310) 등을 덮는 층간 절연층(도시되지 않음)을 형성한 후, 비트 라인(200)의 끝단에 전기적으로 연결되기 위해 층간 절연층 등을 관통하는 연결 콘택, 즉, 비트 라인 콘택(410)을 형성할 수 있다. 또한, 워드 라인(300)의 끝단, 즉, 게이트(310)의 끝단에 연결되는 연결 콘택 즉, 워드 라인 콘택(430)을 층간 절연층을 관통하게 형성할 수 있다.
이때, WL(300)과 매몰 BL(200)들이 상호 간에 교차되게 배열됨에 따라, WL(300)을 위한 워드 라인 콘택(410)들과 BL(200)들을 위한 비트 라인 콘택(430)들은 메모리 셀들이 배열된 셀 영역의 서로 다른 변에 배열될 수 있다. 예컨대, 바람직하게 사각형의 셀 영역의 어느 한 제1변에 인접하는 영역에 워드 라인 콘택(410)들이 배열되고, 이러한 워드 라인 콘택(410)의 배열에 수직된 방향으로 다른 제2변 에 인접하는 영역에 비트 라인 콘택(430)들이 배열되게 된다.
이와 같이 WL(300)과 BL(200)들이 교차하게 셀 배열이 구성될 수 있으므로, WL(300)과 BL(200)이 매트릭스(matrix) 형태로 배열될 수 있다. 따라서, 특정 WL(300)의 선택과 특정 BL1 또는/ 및 BL2와 같은 비트 라인(200)의 선택에 의해서, 매트릭스 형태로 반복적으로 배열된 메모리 셀들 중의 특정 메모리 셀을 간단히 선택할 수 있게 된다. 이에 따라, 도 4에 도시된 바와 같이 워드 라인 콘택(410)들과 비트 라인 콘택(430)들이 단순하게 서로 다른 영역에 각각 분리되어 배열될 수 있다. 따라서, 셀 영역에 인접하는 코어 영역(core region) 또는/ 및 주변회로 영역(peripherical region)에서의 콘택들(410, 430)의 배치가 상당히 단순화될 수 있어, 코어 영역 또는/ 및 주변회로 영역에서의 복잡성 문제가 발생되지 않게 할 수 있다.
한편, 소자의 집적화가 극심해지게 되면, 전하 저장 위치(307, 309) 사이가 매우 가까워지게 된다. 이에 따라, 각각의 전하 저장 위치(307, 309)에 저장된 전하의 분포들 각각의 테일(tail) 부분이 중첩될 수 있다. 이는 크로스토킹과 같은 상호 간섭 현상 등을 유발할 수 있으므로, 물리적으로 이러한 전하 저장 위치(307, 309)를 분리하여 상호 간에 격리시키는 전하 저장 구조를 고려할 수 있다.
이러한 물리적으로 상호 대칭되게 분리된 전하 저장 구조는 게이트를 형성하는 과정 중에 전하저장층이 패터닝되도록 유도함으로써 구현될 수 있다.
도 11 및 도 12는 본 발명의 제2실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자의 셀 배열을 설명하기 위해서 개략적으로 도시한 평면도들이 다. 도 13 내지 도 20은 도 12의 C-C' 절단선을 따르는 단면도들이다.
도 11을 참조하면, 워드 라인(300)으로서의 게이트(320)가 가운데의 제1게이트 패턴(321), 양측에 스페이서 형태의 제2게이트 패턴(323)을 포함하는 3개의 패턴을 포함하도록 구성할 수 있다. 이러한 게이트(320)의 형성 과정 중에 게이트(320)의 하부의 전하저장층이 상호 간에 물리적으로 격리된 구조로 패터닝되도록 할 수 있다.
도 11과 함께 도 13을 참조하면, 반도체 기판(100) 상에 도 1에 제시된 바와 같은 액티브 레이아웃(active layout)을 따르는 액티브 영역(110)을 설정하는 소자분리 영역(150)을 형성한다.
구체적으로, 도 5를 참조하여 설명한 바와 마찬가지로 트렌치(151)를 형성한 후, 도 2 및 도 6을 참조하여 설명한 바와 마찬가지로 매몰 비트 라인(200)을 형성한다. 이후에, 도 7을 참조하여 설명한 바와 마찬가지로 소자 분리 영역(150)을 형성한다.
이후에, 도 8을 참조하여 설명한 바와 만찬가지로, 반도체 기판(100) 상에 전하저장을 위한 층 구조(330)를 형성한다. 즉, 도 13에 제시된 바와 같이, 터널 유전층(332)으로서의 유전층을 형성하고, 터널 유전층(332) 상에 전하저장층(334)을 형성하고, 그 상에 전하차단층(336)을 형성한다. 예컨대, ONO 구조의 전하저장을 위한 층 구조(330)를 형성한다.
이후에, 전하차단층(336) 상에 WL(도 11의 320)의 제1게이트 패턴(321)의 형상을 부여하기 위한 형틀로서의 제1희생층(510)을 형성한다. 따라서, 제1희생 층(510)은 WL(320)의 제2지그재그 패턴의 형상(type)을 따르는 제1게이트 패턴(321)을 위한 제1오프닝 홈(511)을 가지게 패터닝된다. 제1오프닝 홈(511)의 선폭은 형성하고자 하는 WL(320)의 전체 선폭에 비해 작은 선폭으로 형성될 수 있다. 따라서, 제1오프닝 홈(511)은 도 11에 제시된 바와 같은 WL(320)의 제1게이트 패턴(321)의 선폭을 가지되 WL(320)의 지그재그 패턴을 따르는 지그재그 패턴으로 형성되게 된다.
따라서, 제1희생층(510)의 제1오프닝 홈(511)은 액티브 영역(도 1의 110)을 교차하는 지그재그 패턴으로 형성되고, 도 13에 제시된 바와 같이 전하차단층(336)의 일부분을 교차하여 노출시키게 된다. 이러한 제1희생층(510)은 전하차단층(336)을 이루는 산화층이나 게이트를 이룰 도전성 폴리 실리콘층에 대해 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물 등을 포함하여 형성될 수 있다. 물론, 실리콘 산화물층으로 형성될 수 있으며, 이 경우 전하차단층(336)을 이루는 산화물층에 비해 식각 선택비가 높도록 밀도가 상대적으로 낮은 산화물층으로 형성될 수도 있다.
도 11과 함께 도 14를 참조하면, 제1희생층(510)을 형성한 후, 제1희생층(510)을 식각 마스크로 이용하여, 전하차단층(336)의 노출된 부분을 선택적으로 식각하고, 이어 노출되는 하부의 전하저장층(334) 부분 및 터널 유전층(332) 부분 또한 선택적으로 계속 식각한다. 이에 따라, 도 14에 제시된 바와 같이 터널 유전층(332), 전하저장층(334) 및 전하차단층(336)의 적층 구조는 둘로 분리되게 된다. 이에 따라, 하부의 반도체 기판(100)의 액티브 영역(110)의 일부가 도 14에 제시된 바와 같이 노출되게 된다.
도 11과 함께 도 15를 참조하면, 제1희생층(510)의 제1오프닝 홈(511)에 노출된 반도체 기판(100) 상에 게이트 유전층(338)으로서의 유전층을 형성한다. 이러한 게이트 유전층(338)은 후속의 게이트와 반도체 기판(100)의 액티브 영역(110) 사이의 계면에 위치하게 된다. 게이트 유전층(338)은 바람직하게 실리콘 산화물층을 포함하여 형성될 수 있으며, 제1희생층(510)의 측벽을 덮게 연장될 수 있다. 이러한 실리콘 산화물층을 화학기상증착(CVD)과 같은 증착 과정이나 또는 열 산화 과정 등으로 형성될 수 있다.
이후에, 게이트 유전층(338) 상에 제1희생층(510)의 제1오프닝 홈(511)을 채우는 제1게이트 패턴(321)을 형성한다. 이러한 제1게이트 패턴(321)은 도 11의 WL(320)의 가운데 부분을 구성하는 데 이용될 수 있다. 이때, 제1게이트 패턴(321)은 제1오프닝 홈(511)을 채우는 도전층, 예컨대, 도전성 폴리 실리콘층을 형성한 후, 화학기계적연마(CMP) 등으로 평탄화함으로써 형성될 수 있다. 물론, 제1게이트 패턴(321)은 트랜지스터의 게이트를 구성하는 도전 물질, 예컨대, 도전성 폴리 실리콘(poly silicon)이나 완전히 실리사이드화된 실리사이드층(fully silicide layer) 또는 금속(metal)층 등을 포함하여 형성될 수도 있다.
도 11 및 도 16을 참조하면, 제1게이트 패턴(321)을 형성한 후, 제1희생층(510)을 선택적으로 제거한다. 이에 따라, 제1희생층(510)이 덮고 있던 하부의 전하차단층(336)의 상면 및 액티브 영역(110)의 일부 및 소자분리 영역(150)의 일부가 노출되게 된다.
도 11 및 도 17을 참조하면, 제1희생층(510)의 제거에 의해서 노출되는 게이트 유전층(338)의 측벽에 스페이서 형태로 부착되는 제2게이트 패턴(323)을 형성한다. 예컨대, 폴리 실리콘 또는 실리사이드층, 금속층과 같은 도전층을 형성한 후, 스페이서 식각과 같은 전면 이방성 식각을 수행하여 스페이서 형태의 제2게이트 패턴(323)을 형성한다. 이에 따라, 제1 및 제2게이트 패턴(321, 323)의 세 패턴들을 포함하는 게이트(320)가 도 11에 제시된 바와 같은 제2지그재그 패턴의 워드 라인으로 형성된다.
도 11 및 도 18을 참조하면, 제1게이트 패턴(321) 및 제2게이트 패턴(323)을 식각 마스크로 이용하여 게이트(320)의 양측 바깥으로 노출되는 전하차단층(336) 부분을 식각하여 제거하고, 계속하여 하부의 전하저장층(334) 부분 및 터널 유전층(332) 부분을 식각 제거한다.
이에 따라, 도 18에 제시된 바와 같이 전하저장층(334)이 제1게이트 패턴(321) 및 게이트 유전층(338)에 의해서 제2게이트 패턴(323) 아래에 각각 국부적으로 격리된 국부적 패턴으로 형성된다. 국부적 전하저장층 패턴(334)은 상호 간에 대칭적으로 형성되며 물리적으로 격리되게 된다. 따라서, 각각의 국부적 전하저장층 패턴(334)에 저장되는 전하들은 다른 국부적 전하저장층 패턴(334)의 전하 저장 상태에 영향을 미치지 않게 된다.
전하저장층 패턴(334)의 패터닝에 따라 전하저장층 패턴(334) 상하에 전하차단층(336) 및 터널 유전층 패턴(332) 또한 마찬가지로 제2게이트 패턴(323)에 정렬된 국부적인 패턴으로 패터닝된다.
이와 같이 전하저장층(334)을 국부적 패턴으로 패터닝한 후, 게이트(320)를 이온주입 마스크로 이용하여, 도 9를 참조하여 설명한 바와 마찬가지로, 게이트(320)에 인접한 액티브 영역(110)의 노출된 영역에 불순물을 이온주입하여 제1소스 및 드레인 영역(351)을 형성한다.
도 12 및 도 19를 참조하면, 노출된 게이트(320)의 측벽 및 노출된 전하저장층 패턴(334)의 측벽을 덮어 보호하는 측벽 절연 스페이서(370)를, 도 10을 참조하여 설명한 바와 마찬가지로 형성한다. 이러한 절연 스페이서(370)는 실리콘 질화물층 또는/ 및 실리콘 산화물층을 포함하여 형성될 수 있다.
이후에, 절연 스페이서(370)에 의해 노출되는 액티브 영역(110) 부분에 절연 스페이서(370)를 이온주입 마스크로 이용하는 이온주입 과정을 도 10을 참조하여 설명한 바와 마찬가지로 수행하여 제2소스 및 드레인 영역(355)을 형성한다. 이에 따라, LDD 구조를 채용하는 소스/드레인 영역(350)이 형성된다.
도 12 및 도 20을 참조하면, 게이트(320)의 도전성의 개선을 위해서 게이트(320)의 상측에 도전성의 게이트 실리사이드층(silicide layer: 325)를 형성한다. 예컨대, 게이트(320)가 도전성 폴리 실리콘 등을 포함하여 바람직하게 형성된 경우, 게이트(320)의 노출된 상측 표면에 접촉하는 금속층을 형성한 후, 실리사이드화하여 게이트 실리사이드층(325)을 형성한다. 이때, 절연 스페이서(370)에 노출된 소스 및 드레인 영역(350) 상에도 이러한 실리사이드화 반응이 함께 수행되어 소스 및 드레인 실리사이드층(357)이 형성될 수 있다.
전하저장층을 게이트(320) 아래의 양단 영역에 각각 물리적으로 격리된 국부 적 패턴은, 본 발명의 제2실시예에서와 같이 제1게이트 패턴(321) 및 이에 부착되는 외측 스페이서 형태의 제2게이트 패턴(323)을 형성하는 과정에서, 제2게이트 패턴(323)에 정렬되게 패터닝되게 형성될 수 있다. 또한, 이러한 방법에 변형된 방법으로도 형성될 수 있다.
도 21 내지 도 25는 본 발명의 제3실시예에 따른 2-비트(bit) 동작을 위한 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21을 참조하면, 반도체 기판(100) 상에 도 1에 제시된 바와 같은 액티브 레이아웃을 따르는 액티브 영역(110)을 설정하고, 도 11 및 도 13을 참조하여 설명한 바와 마찬가지로, 매몰 비트 라인(200) 및 소자 분리 영역(150)을 형성한다.
이후에, 도 13을 참조하여 설명한 바와 만찬가지로, 반도체 기판(100) 상에 전하저장을 위한 층 구조(1330)를 형성한다. 즉, 도 21에 제시된 바와 같이, 터널 유전층(1332)으로서의 유전층을 형성하고, 터널 유전층(1332) 상에 전하저장층(1334)을 형성하고, 그 상에 전하차단층(1336)을 형성한다. 예컨대, ONO 구조의 전하저장을 위한 층 구조(1330)를 형성한다.
이후에, 전하차단층(1336) 상에 WL(도 11의 320 또는 도 3의 300)의 게이트의 형상을 부여하기 위한 형틀로서의 제2희생층(530)을 형성한다. 따라서, 제2희생층(530)은 WL(320)의 제2지그재그 패턴의 형상(type)을 따르는 제2오프닝 홈(531)을 가지게 패터닝된다. 제2오프닝 홈(531)의 선폭은 형성하고자 하는 WL(320 또는 300)의 전체 선폭에 대등한 선폭으로 형성될 수 있다.
따라서, 제2희생층(530)의 제2오프닝 홈(531)은 액티브 영역(도 1의 110)을 교차하는 지그재그 패턴으로 형성되고, 전하차단층(1336)의 일부분을 교차하여 노출시키게 된다. 이러한 제2희생층(530)은 전하차단층(1336)을 이루는 산화층이나 게이트를 이룰 도전성 폴리 실리콘층에 대해 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물 등을 포함하여 형성될 수 있다. 물론, 실리콘 산화물층으로 형성될 수 있으며, 이 경우 전하차단층(1336)을 이루는 산화물층에 비해 식각 선택비가 높도록 밀도가 상대적으로 낮은 산화물층으로 형성될 수도 있다.
도 22를 참조하면, 제2희생층(530)을 형성한 후, 제2오프닝 홈(531)의 내측벽에 부착되는 스페이서 형태의 제3게이트 패턴(1323)을 형성한다. 이러한 제3게이트 패턴(1323)은 도전층, 예컨대, 폴리 실리콘층을 증착한 후 이방성 건식 식각하는 스페이서 식각 과정을 통해 형성될 수 있다. 이러한 스페이서 형태의 제3게이트 패턴(1323)이 제2오프닝 홈(531)의 측벽에 부착됨에 따라 보다 좁은 선폭의 제3오프닝 홈(532)이 설정되게 된다.
이후에, 제3게이트 패턴(1323) 및 제2희생층(530)을 식각 마스크로 이용하여, 이에 노출되는 전하차단층(1336)의 노출된 부분을 선택적으로 식각하고, 이어 노출되는 하부의 전하저장층(1334) 부분 및 터널 유전층(1332) 부분 또한 선택적으로 계속 식각한다. 이에 따라, 도 22에 제시된 바와 같이 터널 유전층(1332), 전하저장층(1334) 및 전하차단층(1336)의 적층 구조는 둘로 분리되게 된다. 이에 따라, 하부의 반도체 기판(100)의 액티브 영역(110)의 일부가 도 22에 제시된 바와 같이 노출되게 된다.
도 23을 참조하면, 제3오프닝 홈(532)에 노출된 반도체 기판(100) 상에 게이트 유전층(1338)으로서의 유전층을 형성한다. 이러한 게이트 유전층(1338)은 후속의 제2게이트 패턴과 반도체 기판(100)의 액티브 영역(110) 사이의 계면에 위치하게 된다. 게이트 유전층(1338)은 바람직하게 실리콘 산화물층을 포함하여 형성될 수 있으며, 제1게이트 패턴(1321)의 측벽을 덮게 연장될 수 있다. 예컨대, 이러한 실리콘 산화물층을 화학기상증착(CVD)과 같은 증착 과정이나 또는 열 산화 과정 등으로 형성될 수 있다.
이후에, 게이트 유전층(1338) 상에 제3오프닝 홈(532)을 채우는 제4게이트 패턴(1321)을 형성한다. 이러한 제4게이트 패턴(1321)은 도 11의 WL(320)의 가운데 부분을 구성하는 데 이용될 수 있다. 이때, 제4게이트 패턴(1321)은 제3오프닝 홈(532)을 채우는 도전층, 예컨대, 도전성 폴리 실리콘층을 형성한 후, 화학기계적연마(CMP) 등으로 평탄화함으로써 형성될 수 있다. 물론, 제4게이트 패턴(1321)은 트랜지스터의 게이트를 구성하는 도전 물질, 예컨대, 도전성 폴리 실리콘이나 완전히 실리사이드화된 실리사이드층 또는 금속(metal)층 등을 포함하여 형성될 수도 있다.
이때, 제3게이트 패턴(1323)과 제4게이트 패턴(1321)이 서로 전기적으로 연결되게 할 수 있다. 즉, 제3게이트 패턴(1323)의 상측 표면 또는 상측 측벽의 일부에는 게이트 유전층(1338)이 연장되지 않게 하여 이러한 전기적 연결을 유도할 수 있다. 즉, 제4게이트 패턴(1321)을 위한 도전층을 증착할 때, 제3오프닝 홈(532)을 부분적으로 일단 채우게 하고, 노출된 게이트 유전층(1338)의 상측 부분을 선택적 으로 식각 제거할 수 있다. 연후에 제4게이트 패턴(1321)을 위한 도전층을 다시 증착하여 제3오프닝 홈(532)을 완전히 채우게 한다. 이후에, 도전층을 평탄화함으로써, 도 23에 제시된 바와 같은 게이트(1320)의 구조를 구현할 수 있다.
도 24를 참조하면, 제4게이트 패턴(1321)을 형성한 후, 제2희생층(530)을 선택적으로 제거한다. 이에 따라, 도 17을 참조하여 설명한 바와 같이 제2희생층(530)이 덮고 있던 하부의 전하차단층(1336)의 상면이 노출되게 된다. 이후에, 제4게이트 패턴(1321) 및 제3게이트 패턴(1323)을 식각 마스크로 이용하여 게이트(1320)의 양측 바깥으로 노출되는 전하차단층(1336) 부분을 식각하여 제거하고, 계속하여 하부의 전하저장층(1334) 부분 및 터널 유전층(1332) 부분을 식각 제거한다.
이에 따라, 도 24에 제시된 바와 같이 전하저장층(1334)이 제4게이트 패턴(1321) 및 게이트 유전층(1338)에 의해서 제3게이트 패턴(1323) 아래에 각각 국부적으로 격리된 두 국부적 패턴으로 형성된다. 국부적 전하저장층 패턴(1334)은 상호 간에 대칭적으로 형성되며 물리적으로 격리되게 된다. 따라서, 각각의 국부적 전하저장층 패턴(1334)에 저장되는 전하들은 다른 국부적 전하저장층 패턴(1334)의 전하 저장 상태에 영향을 미치지 않게 된다.
전하저장층 패턴(1334)의 패터닝에 따라 전하저장층 패턴(1334) 상하에 전하차단층(1336) 및 터널 유전층 패턴(1332) 또한 마찬가지로 제3게이트 패턴(1323)에 정렬된 국부적인 패턴으로 패터닝된다.
이와 같이 전하저장층(1334)을 국부적 패턴으로 패터닝한 후, 게이트(1320) 를 이온주입 마스크로 이용하여, 도 18을 참조하여 설명한 바와 마찬가지로, 게이트(1320)에 인접한 액티브 영역(110)의 노출된 영역에 불순물을 이온주입하여 제1소스 및 드레인 영역(1351)을 형성한다.
도 25를 참조하면, 노출된 게이트(1320)의 측벽 및 노출된 전하저장층 패턴(1334)의 측벽을 덮어 보호하는 측벽 절연 스페이서(1370)를, 도 19를 참조하여 설명한 바와 마찬가지로 형성한다. 이러한 절연 스페이서(1370)는 실리콘 질화물층 또는/ 및 실리콘 산화물층을 포함하여 형성될 수 있다.
이후에, 절연 스페이서(1370)에 의해 노출되는 액티브 영역(110) 부분에 절연 스페이서(1370)를 이온주입 마스크로 이용하는 이온주입 과정을 도 19를 참조하여 설명한 바와 마찬가지로 수행하여 제2소스 및 드레인 영역(1355)을 형성한다. 이에 따라, LDD 구조를 채용하는 소스/드레인 영역(1350)이 형성된다.
이후에, 게이트(1320)의 도전성의 개선을 위해서 도 12 및 도 20을 참조하여 설명한 바와 마찬가지로 실리사이드화 과정을 수행하여, 게이트(1320)의 상측에 도전성의 게이트 실리사이드층(1325) 및 절연 스페이서(1370)의 측부에 소스 및 드레인 실리사이드층(1357)을 형성할 수 있다.
이제까지 본 발명의 제2 및 제3실시예예서 설명한 바와 같이 게이트(320, 1320)가 세 개의 패턴들로 구성되고, 제2게이트 패턴(323) 또는 제3게이트 패턴(1323)에 정렬되게 두 전하저장층 패턴(334, 1334)들이 국부적 패턴으로 형성될 수 있다. 국부적 패턴의 전하저장층 패턴(334, 1334)은 실질적으로 게이트(320, 1320)의 양측 아래에 물리적으로 상호 분리된 채 상호간에 대칭적인 구조로 형성되 게 된다. 따라서, 각각의 저장 위치에 저장된 전하들이 소자 축소화에 의해서 중첩되는 것을 물리적으로 방지할 수 있다. 이에 따라, 2 비트 동작 시 크로스토킹과 같은 원하지 않은 상호 간섭 효과의 발생을 근원적으로 방지할 수 있다.
한편, 본 발명의 실시예들에 따라 형성되는 셀 트랜지스터들은 NAND 형태 또는 NOR 형태의 플래시 메모리 소자로 회로적으로 배열 구성될 수 있다.
상술한 본 발명에 따르면, 워드 라인과 액티브 영역이 각각 지그재그 패턴으로 형성됨에 따라, 워드 라인과 비트 라인이 매트릭스로 교차하는 형태로 셀 배열을 구성할 수 있다. 이에 따라 할로 도핑과 같은 채널 공정의 도입이 가능하여 단 채널 효과(short channel effect)의 억제 또는/ 및 프로그램 속도의 개선을 구현할 수 있다.
워드라인 또는/ 및 비트라인에 연결되는 연결 콘택들의 배열이 워드라인 별로 그리고 비트라인 별로 구획 지어 배열될 수 있다. 따라서, 셀 주변의 코어 영역 및 주변회로 영역에서의 패드들의 배열이 보다 단순화될 수 있어, 코어 영역 및 주변회로 영역에서의 복잡성의 문제를 해소할 수 있다.
또한, 매몰 비트 라인을 도입함에 따라, 액티브 영역에 형성되는 소스 및 드레인 영역과 매몰 비트 라인이 접촉 면적의 제한없이 접촉될 수 있다. 따라서, 비트 라인과 소스 및 드레인 영역 간의 전기적 연결을 위한 소자 축소의 제약을 해소할 수 있다.
또한, 비휘발성 메모리 소자의 셀을 구성하는 트랜지스터에서 전하를 저장 하는 전하저장층 또는 저장 노드가 게이트 아래 양단 영역에 국부적으로 격리된 패턴으로 형성할 수 있다. 이에 따라, 전하저장층에 저장된 전하 분포들이 겹쳐져 2 비트 동작이 훼손되는 것을 방지할 수 있다. 즉, 하나의 워드라인 하부에 물리적으로 격리된 형태의 저장 노드를 가진 셀 트랜지스터를 구현할 수 있으므로, 셀 내부에서 비트(bit)와 비트간의 전하 간섭이 억제될 수 있다. 따라서, 2-비트 동작을 하는 비휘발성 메모리 소자의 장점을 구현하며 전하들의 간섭 현상에 의한 소자의 집적도 한계를 극복할 수 있다. 따라서, 비휘발성 메모리 소자의 집적도를 보다 더 증가시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (28)

  1. 반도체 기판에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 설정된 액티브(active)들;
    상기 반도체 기판 상에 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴으로 형성된 게이트(gate)들;
    상기 게이트 아래의 전하저장층;
    상기 전하저장층 및 상기 게이트의 계면에 형성된 전하차단층;
    상기 전하저장층 및 상기 액티브의 계면에 형성된 터널 유전층;
    상기 액티브의 상기 게이트의 양측부 바깥으로 노출된 영역에 형성된 소스 및 드레인 영역들; 및
    상기 워드 라인 방향에 교차되고 상기 소스 및 드레인 영역에 연결된 비트 라인들을 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 비트 라인들은 상기 소스 및 드레인 영역에 중첩되게 상기 반도체 기판에 형성된 매몰 비트 라인(buried bit line)들인 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 전하저장층은 전하 저장하는 실리콘 질화물층을 포함하고 상기 전하차단층 및 상기 터널 유전층은 각각 실리콘 산화물층을 포함하여 산화물-질화물-산화물 구조를 형성하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  4. 제2항에 있어서,
    상기 전하저장층은 전하 저장하는 폴리 실리콘층, 실리콘 점들의 층, 실리콘 저매니움층, 및 나노 결정질(nano crystal)의 일군에서 선택되는 어느 하나를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  5. 제2항에 있어서,
    상기 매몰 비트 라인은
    상기 액티브에 교차되게 연장되게 불순물이 상기 반도체 기판에 도핑된 불순물층을 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 매몰 비트 라인은 상기 액티브를 설정하는 소자 분리의 아래를 지나 연장된 상기 불순물층을 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  7. 제2항에 있어서,
    상기 워드 라인들 및 매몰 비트 라인들은 매트릭스로 교차되고,
    상기 게이트들의 끝단에 연결되되 상호 간에 열지어 배열되는 워드 라인 콘택들; 및
    상기 워드 라인 콘택들과 구분되게 열지어 배열되되 상기 매몰 비트 라인들에 전기적 연결되는 비트 라인 콘택들을 더 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  8. 반도체 기판에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 설정된 액티브(active)들;
    상기 반도체 기판 상에 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴으로 형성된 게이트(gate)들;
    상기 액티브의 상기 게이트의 양측부 바깥으로 노출된 영역에 형성된 소스 및 드레인 영역들;
    상기 소스 및 드레인 영역에 중첩되게 상기 워드라인 방향에 교차되게 상기 반도체 기판에 형성된 매몰 비트 라인(buried bit line)들;
    상기 소스 및 드레인 영역들에 각각에 인근하는 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 전하저장층 국부 패턴들;
    상기 전하저장층 및 상기 게이트의 계면에 형성된 전하차단층; 및
    상기 전하저장층 및 상기 액티브의 계면에 형성된 터널 유전층을 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 게이트는 상기 상호 분리된 두 전하저장층 국부 패턴들 사이의 상기 액티브 부분 상으로 연장되고,
    상기 두 전하저장층 국부 패턴 사이로 연장된 상기 게이트 부분과 상기 액티브 부분의 계면에 형성된 게이트 유전층을 더 포함하고
    상기 두 전하저장층 국부 패턴은 상기 게이트 유전층과 상기 게이트의 연장 부분에 의해서 물리적으로 상호 간에 차단되어 격리된 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  10. 제8항에 있어서,
    상기 게이트는 상기 상호 분리된 두 전하저장층 국부 패턴들 사이의 상기 액티브 부분 상에 정렬된 제1게이트 패턴; 및
    상기 상호 분리된 두 전하저장층 국부 패턴들 상에 각각 정렬된 두 제2게이트 패턴들을 포함하고
    상기 제1게이트 패턴과 상기 액티브 부분의 계면에 형성된 게이트 유전층을 더 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 게이트 유전층은 제1게이트 패턴과 상기 제2게이트 패턴 사이의 측면 계면으로 연장된 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  12. 제10항에 있어서,
    상기 제1게이트 패턴과 상기 제2게이트의 전기적 연결을 위해 상측에 형성된 게이트 실리사이드층을 더 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  13. 제8항에 있어서,
    상기 매몰 비트 라인은
    상기 액티브에 교차되게 연장되게 불순물이 상기 반도체 기판에 도핑된 불순물층을 포함하는 것을 특징으로 2 비트 동작을 위한 비휘발성 메모리 소자.
  14. 제8항에 있어서,
    상기 워드 라인들 및 매몰 비트 라인들은 매트릭스로 교차되고,
    상기 게이트들의 끝단에 연결되되 상호 간에 열지어 배열되는 워드 라인 콘택들; 및
    상기 워드 라인 콘택들과 구분되게 열지어 배열되되 상기 매몰 비트 라인들에 전기적 연결되는 비트 라인 콘택들을 더 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자.
  15. 반도체 기판 상에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 액티브들을 설정하는 소자분리를 형성하는 단계;
    상기 액티브에 교차되게 비트 라인들을 형성하는 단계;
    상기 반도체 기판 상에 터널 유전층, 전하저장층 및 전하차단층을 순차적으로 형성하는 단계;
    상기 전하차단층 상에 게이트를 위한 도전층을 형성하는 단계;
    상기 도전층, 전하차단층, 전하저장층 및 터널 유전층을 순차적으로 선택적 식각하여 상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 게이트를 형성하고 상기 전하차단층, 전하저장층 및 터널 유전층의 패턴을 형성하는 단계; 및
    상기 액티브의 상기 게이트의 양측부 바깥으로 노출된 영역에 상기 매몰 비트 라인에 연결되는 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  16. 제15항에 있어서,
    상기 비트 라인들은 상기 반도체 기판에 매몰되어 형성된 매몰 비트 라인들인 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 소자분리를 형성하는 단계는
    상기 반도체 기판 상에 상기 액티브를 상기 제1지그재그 패턴으로 설정하는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하고,
    상기 매몰 비트 라인들을 형성하는 단계는
    상기 트렌치가 형성된 상기 반도체 기판에 불순물을 도핑하여 상기 액티브에 교차되게 연장되게 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  18. 제16항에 있어서,
    상기 전하저장층은 전하 저장하는 실리콘 질화물층을 포함하여 형성되고 상기 전하차단층 및 상기 터널 유전층은 각각 실리콘 산화물층을 포함하여 형성되어 산화물-질화물-산화물 구조를 형성하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  19. 제16항에 있어서,
    상기 전하저장층은 전하 저장하는 폴리 실리콘층, 실리콘 점들의 층, 실리콘 저매니움층, 및 나노 결정질(nano crystal)의 일군에서 선택되는 어느 하나를 포함하는 층으로 형성되는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  20. 제16항에 있어서,
    상기 반도체 기판 상을 덮는 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층을 관통하여 상기 워드 라인들 및 매몰 비트 라인들은 매트릭스로 교차되고, 상기 게이트들의 끝단에 연결되되 상호 간에 열지어 배열되는 워드 라인 콘택들, 및 상기 워드 라인 콘택들과 구분되게 열지어 배열되되 상기 매몰 비트 라인들에 전기적 연결되는 비트 라인 콘택들을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  21. 반도체 기판 상에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 액티브들을 설정하는 소자분리를 형성하는 단계;
    상기 액티브에 교차되게 상기 반도체 기판에 매몰된 매몰 비트 라인(buried bit line)들을 형성하는 단계;
    상기 반도체 기판 상에 터널 유전층, 전하저장층 및 전하차단층을 순차적으로 형성하는 단계;
    상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 오프닝 홈을 가지는 희생층을 상기 전하차단층 상에 형성하는 단계;
    상기 희생층을 식각 마스크로 이용하여 노출되는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 하부의 상기 액티브 부분 및 상기 소자분리 영역 부분을 노출하는 단계;
    상기 노출된 액티브 부분 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 상기 오프닝 홈을 채우는 제1게이트 패턴을 형성하는 단계;
    상기 희생층 패턴을 선택적으로 제거하는 단계;
    상기 제1게이트 패턴 측벽 상에 부착되는 스페이서 형태의 제2게이트 패턴을 형성하여 게이트를 형성하는 단계;
    상기 게이트를 식각 마스크로 하부에 노출된 잔류하는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 상기 전하차단층의 패턴들, 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 상기 전하저장층의 국부 패턴들, 상기 터널 유전층의 패턴들을 형성하는 단계; 및
    상기 게이트의 양측부 바깥으로 노출된 상기 액티브의 영역에 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  22. 제21항에 있어서,
    상기 소자분리를 형성하는 단계는
    상기 반도체 기판 상에 상기 액티브를 상기 제1지그재그 패턴으로 설정하는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하고,
    상기 매몰 비트 라인들을 형성하는 단계는
    상기 트렌치가 형성된 상기 반도체 기판에 불순물을 도핑하여 상기 액티브에 교차되게 연장되게 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  23. 제21항에 있어서,
    상기 전하저장층은 전하 저장하는 실리콘 질화물층을 포함하여 형성되고 상기 전하차단층 및 상기 터널 유전층은 각각 실리콘 산화물층을 포함하여 형성되어 산화물-질화물-산화물 구조를 형성하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  24. 제21항에 있어서,
    상기 게이트 유전층은 상기 제1게이트 패턴 및 상기 제2게이트 패턴의 측면 계면으로 연장되게 형성되는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  25. 제21항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 단계는
    상기 제2게이트 패턴을 이온주입 마스크로 노출되는 상기 액티브 부분에 불순물을 이온주입하여 제1소스 및 드레인 영역을 형성하는 단계;
    상기 제2게이트 패턴 측부에 절연 스페이서를 형성하는 단계; 및
    상기 절연 스페이서를 이온주입 마스크로 노출되는 상기 액티브 부분에 불순물을 이온주입하여 제2소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  26. 반도체 기판 상에 워드라인 방향으로 연장되되 부분적으로 반복하여 굴절되는 제1지그재그(zigzag) 패턴으로 액티브들을 설정하는 소자분리를 형성하는 단계;
    상기 액티브에 교차되게 상기 반도체 기판에 매몰된 매몰 비트 라인(buried bit line)들을 형성하는 단계;
    상기 반도체 기판 상에 터널 유전층, 전하저장층 및 전하차단층을 순차적으로 형성하는 단계;
    상기 워드라인 방향으로 연장되되 상기 액티브에 부분적으로 반복하여 교차되게 상기 제1지그재그 패턴에 대칭되게 반복하여 굴절되는 제2지그재그 패턴의 오프닝 홈을 가지는 희생층을 상기 전하차단층 상에 형성하는 단계;
    상기 오프닝 홈의 내측 측벽에 스페이서 형태의 제1게이트 패턴을 형성하는 단계;
    상기 희생층 및 상기 제1게이트 패턴을 식각 마스크로 이용하여 노출되는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 하부의 상기 액티브 부분 및 상기 소자분리 영역 부분을 노출하는 단계;
    상기 노출된 액티브 부분 상에 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층 상에 상기 오프닝 홈을 채우는 제2게이트 패턴을 형성하여 게이트를 형성하는 단계;
    상기 희생층 패턴을 선택적으로 제거하는 단계;
    상기 게이트를 식각 마스크로 하부에 노출된 잔류하는 상기 전하차단층, 전하저장층 및 터널 유전층 부분을 선택적으로 제거하여 상기 전하차단층의 패턴들, 상기 게이트 아래에 상호간에 물리적으로 분리된 쌍의 상기 전하저장층의 국부 패턴들, 상기 터널 유전층의 패턴들을 형성하는 단계; 및
    상기 게이트의 양측부 바깥으로 노출된 상기 액티브의 영역에 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  27. 제26항에 있어서,
    상기 소자분리를 형성하는 단계는
    상기 반도체 기판 상에 상기 액티브를 상기 제1지그재그 패턴으로 설정하는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 절연층을 형성하는 단계를 포함하고,
    상기 매몰 비트 라인들을 형성하는 단계는
    상기 트렌치가 형성된 상기 반도체 기판에 불순물을 도핑하여 상기 액티브에 교차되게 연장되게 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
  28. 제26항에 있어서, 상기 게이트 상측에 실리사이드화 과정을 수행하여 게이트 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 2 비트 동작을 위한 비휘발성 메모리 소자 제조 방법.
KR1020060043948A 2006-05-16 2006-05-16 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 KR100734317B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060043948A KR100734317B1 (ko) 2006-05-16 2006-05-16 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
US11/657,133 US20070268746A1 (en) 2006-05-16 2007-01-24 Nonvolatile memory device performing 2-bit operation and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060043948A KR100734317B1 (ko) 2006-05-16 2006-05-16 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100734317B1 true KR100734317B1 (ko) 2007-07-02

Family

ID=38502873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060043948A KR100734317B1 (ko) 2006-05-16 2006-05-16 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20070268746A1 (ko)
KR (1) KR100734317B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100946028B1 (ko) * 2008-03-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
WO2011081309A2 (ko) * 2009-12-30 2011-07-07 광주과학기술원 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910976B2 (en) * 2007-06-28 2011-03-22 Richard Fastow High density NOR flash array architecture
US7879706B2 (en) * 2007-10-31 2011-02-01 Macronix International Co., Ltd. Memory and manufacturing method thereof
JP2010050311A (ja) * 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
US8183617B2 (en) * 2009-04-27 2012-05-22 Macronix International Co., Ltd. Injection method with Schottky source/drain
US20110101442A1 (en) * 2009-11-02 2011-05-05 Applied Materials, Inc. Multi-Layer Charge Trap Silicon Nitride/Oxynitride Layer Engineering with Interface Region Control
KR102188501B1 (ko) * 2014-09-02 2020-12-09 삼성전자주식회사 반도체 장치
US10256273B2 (en) * 2016-09-29 2019-04-09 Globalfoundries Singapore Pte. Ltd. High density cross point resistive memory structures and methods for fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011097A (ko) * 2003-07-21 2005-01-29 매그나칩 반도체 유한회사 트렌치형의 매립된 비트라인 플래트롬 제조방법
KR20050041154A (ko) * 2003-10-30 2005-05-04 삼성전자주식회사 소노스 소자 및 그 제조 방법
KR20050073889A (ko) * 2004-01-12 2005-07-18 삼성전자주식회사 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04206965A (ja) * 1990-11-30 1992-07-28 Sony Corp 不揮発性半導体メモリ
JP4565767B2 (ja) * 2001-04-11 2010-10-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100594326B1 (ko) * 2005-03-22 2006-06-30 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011097A (ko) * 2003-07-21 2005-01-29 매그나칩 반도체 유한회사 트렌치형의 매립된 비트라인 플래트롬 제조방법
KR20050041154A (ko) * 2003-10-30 2005-05-04 삼성전자주식회사 소노스 소자 및 그 제조 방법
KR20050073889A (ko) * 2004-01-12 2005-07-18 삼성전자주식회사 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100946028B1 (ko) * 2008-03-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
WO2011081309A2 (ko) * 2009-12-30 2011-07-07 광주과학기술원 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법
WO2011081309A3 (ko) * 2009-12-30 2011-09-22 광주과학기술원 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법

Also Published As

Publication number Publication date
US20070268746A1 (en) 2007-11-22

Similar Documents

Publication Publication Date Title
KR100640620B1 (ko) 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
KR100734317B1 (ko) 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR100594326B1 (ko) 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
US6709922B2 (en) Method of manufacturing semiconductor integrated circuit device including nonvolatile semiconductor memory devices
KR100652433B1 (ko) 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
US7662687B2 (en) Semiconductor memory having charge trapping memory cells and fabrication method thereof
US7936003B2 (en) Semiconductor device having transistor with vertical gate electrode and method of fabricating the same
KR100849852B1 (ko) 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR100678478B1 (ko) 낸드형 불휘발성 메모리 장치 및 그 제조 방법
KR20080010900A (ko) 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US20070066014A1 (en) Nonvolatile memory device and method of fabricating the same
JP2012038835A (ja) 不揮発性半導体記憶装置及びその製造方法
US8952536B2 (en) Semiconductor device and method of fabrication
KR100950479B1 (ko) 플래시 메모리 소자 및 제조 방법
JP2003218244A (ja) 半導体装置の製造方法
KR101073640B1 (ko) 고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이, 및 그 제조 방법
JP4195058B2 (ja) ビット線構造およびその製造方法
KR100674948B1 (ko) 다중 비트의 불휘발성 메모리소자 및 그 제조방법
JP2003045981A (ja) 半導体装置
KR100866953B1 (ko) 반도체 소자 및 그 제조 방법
KR101093147B1 (ko) 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법
KR20050106848A (ko) 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자및 그 제조 방법
KR20080039113A (ko) 플래시 메모리 소자의 저항 형성방법
KR20010028012A (ko) 비휘발성 반도체 메모리소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee