KR20050073889A - 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이 - Google Patents

리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이 Download PDF

Info

Publication number
KR20050073889A
KR20050073889A KR1020040002002A KR20040002002A KR20050073889A KR 20050073889 A KR20050073889 A KR 20050073889A KR 1020040002002 A KR1020040002002 A KR 1020040002002A KR 20040002002 A KR20040002002 A KR 20040002002A KR 20050073889 A KR20050073889 A KR 20050073889A
Authority
KR
South Korea
Prior art keywords
bit
lines
rom
line
cell array
Prior art date
Application number
KR1020040002002A
Other languages
English (en)
Other versions
KR100521386B1 (ko
Inventor
연상훈
임정주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2004-0002002A priority Critical patent/KR100521386B1/ko
Priority to US10/958,116 priority patent/US7031179B2/en
Priority to JP2004328102A priority patent/JP4564337B2/ja
Publication of KR20050073889A publication Critical patent/KR20050073889A/ko
Application granted granted Critical
Publication of KR100521386B1 publication Critical patent/KR100521386B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23Q—DETAILS, COMPONENTS, OR ACCESSORIES FOR MACHINE TOOLS, e.g. ARRANGEMENTS FOR COPYING OR CONTROLLING; MACHINE TOOLS IN GENERAL CHARACTERISED BY THE CONSTRUCTION OF PARTICULAR DETAILS OR COMPONENTS; COMBINATIONS OR ASSOCIATIONS OF METAL-WORKING MACHINES, NOT DIRECTED TO A PARTICULAR RESULT
    • B23Q16/00—Equipment for precise positioning of tool or work into particular locations not otherwise provided for
    • B23Q16/02—Indexing equipment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23Q—DETAILS, COMPONENTS, OR ACCESSORIES FOR MACHINE TOOLS, e.g. ARRANGEMENTS FOR COPYING OR CONTROLLING; MACHINE TOOLS IN GENERAL CHARACTERISED BY THE CONSTRUCTION OF PARTICULAR DETAILS OR COMPONENTS; COMBINATIONS OR ASSOCIATIONS OF METAL-WORKING MACHINES, NOT DIRECTED TO A PARTICULAR RESULT
    • B23Q5/00—Driving or feeding mechanisms; Control arrangements therefor
    • B23Q5/22—Feeding members carrying tools or work
    • B23Q5/34—Feeding other members supporting tools or work, e.g. saddles, tool-slides, through mechanical transmission
    • B23Q5/36—Feeding other members supporting tools or work, e.g. saddles, tool-slides, through mechanical transmission in which a servomotor forms an essential element
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23Q—DETAILS, COMPONENTS, OR ACCESSORIES FOR MACHINE TOOLS, e.g. ARRANGEMENTS FOR COPYING OR CONTROLLING; MACHINE TOOLS IN GENERAL CHARACTERISED BY THE CONSTRUCTION OF PARTICULAR DETAILS OR COMPONENTS; COMBINATIONS OR ASSOCIATIONS OF METAL-WORKING MACHINES, NOT DIRECTED TO A PARTICULAR RESULT
    • B23Q5/00—Driving or feeding mechanisms; Control arrangements therefor
    • B23Q5/54—Arrangements or details not restricted to group B23Q5/02 or group B23Q5/22 respectively, e.g. control handles
    • B23Q5/56—Preventing backlash
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Abstract

본 발명은 리드 온리 메모리(Read Only Memory)의 비트 셀 어레이(Bit Cell Array)에 관한 것으로, 인접 비트라인(Bit-line)간의 커플링 현상(Coupling Effect)을 방지할 수 있는 비트 셀 어레이에 관한 것이다. 특히, 본 발명의 비트 셀 어레이는 별도의 커플링 방지 장치를 필요로 하지 않는 구조를 갖는다.
본 발명의 비트 셀 어레이는 제1 방향으로 형성된 복수의 비트라인들과 제1 방향에 대해 수직인 제2 방향으로 형성되는 복수의 접지라인들 그리고, 제2 방향으로 접지라인들에 대해 지그재그(Zigzag) 형태로 형성되는 복수의 워드라인(Word-line)들 및 비트라인들과 워드라인들이 교차하는 지점들 중 일부에 형성되는 복수의 롬 비트 셀들을 포함한다. 한편, 본 발명의 롬 비트 셀들은 인접한 비트라인들에 대해 지그재그 형태로 배치되어 형성되며, 각각의 롬 비트 셀은 비트라인들 중 하나에 연결된 드레인(Drain) 단자와 워드라인들 중 하나에 연결된 게이트(Gate) 단자 및 접지라인들 중 하나에 연결된 소오스(Source) 단자로 구성된다.

Description

리드 온리 메모리에서의 커플링 현상을 방지하기 위한 비트 셀 어레이{BIT CELL ARRAY FOR PREVENT COUPLING EFFECT IN READ ONLY MEMORY}
본 발명은 리드 온리 메모리(Read Only Memory)의 비트 셀 어레이(Bit Cell Array)에 관한 것으로, 특히 리드 온리 메모리에서 인접 비트라인(Bit-Line)간의 커플링 현상(Coupling Effect)을 방지할 수 있는 비트 셀 어레이에 관한 것이다.
리드 온리 메모리(ROM 이하, 롬)는 일종의 비휘발성 반도체 메모리(Nonvolatile Semiconductor Memory)로써, 전원의 공급이 끊어져도 저장된 데이터를 그대로 유지할 수 있는 특징이 있다. 그리고, 롬은 저장된 데이터를 자유롭게 읽을 수는 있어도 바꿀 수는 없다는 점에서 데이터의 읽기(Read)와 쓰기(Write)가 모두 자유로운 랜덤 억세스 메모리(RAM: Random Access Memory)와 구분된다.
도 1은 일반적인 롬의 기본 구조를 보여주는 도면으로 미국공개특허 US5,835,421{METHOD AND APPARATUS FOR REDUCING FAILURES DUE TO BIT LINE COUPLING AND REDUCING POWER CONSUMPTION IN A MEMORY}에 개시되어 있다.
도 1을 참조하면, 일반적으로 롬은 서로 교차하는 복수의 비트라인(Bit-line)들과 워드라인(Word-line)들 및 각 비트라인들(BL1, BL2, BL3, BL4)과 워드라인들(WL1, WL2, WL3, WL4)이 교차하는 지점에 위치한 롬 비트 셀(10, ROM Bit Cell)들로 구성되는 비트 셀 어레이(100, Bit Cell Array)를 포함한다. 하나의 롬 비트 셀(10)은 데이터의 저장을 위한 롬의 기본 단위이다. 또한, 각 비트라인들(BL1, BL2, BL3, BL4)은 각각 먹스회로(20, Multiplexer)에 연결되며 비트라인 선택회로(120)로부터 입력되는 비트라인 선택신호(SEL1, SEL2, SEL3, SEL4)에 의해 선택된다. 선택된 비트라인에 연결된 롬 비트 셀들은 먹스회로(20)와 연결된 프리챠지 회로(130, Precharge Circuit)에 의해 프리챠지되고, 저장된 데이터(Data)는 입출력 센스앰프(140, Sense Amplifier)를 통해 증폭되어 출력된다. 한편, 롬에는 프리챠징(precharging)시 인접 비트라인간의 커플링 현상(Coupling Effect)에 의한 롬 비트 셀들(10)의 데이터 오류를 방지하기 위해 통상적으로 비트라인 선택회로(120)와 같은 별도의 커플링 방지회로를 포함한다.
도 1에서 비트라인 선택회로(120)는 먹스회로(20)를 이용하여 롬의 비트라인들(BL1, BL2, BL3, BL4) 중 인접한 비트라인들(예를 들면, BL1과 BL2 또는 BL3과 BL4)이 동시에 선택되지 않도록 제어함으로써, 인접 비트라인들 간의 커플링 현상을 방지한다. 그리고, 먹스회로는 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)를 이용하여 구현될 수 있다.
롬에서 비트라인들 간의 커플링 현상을 방지하기 위한 종래의 기술로는 도 1에 보인 US5,835,421이외에도 US4,318,014{SELECTIVE PRECHARGE CIRCUIT FOR READ ONLY MEMORY} 및 US4,485,460{ROM COUPLING REDUCING CIRCUITRY}등이 있다.
그러나, 이상과 같은 종래의 특허에서는 비트라인들 간의 커플링 현상에 의한 데이터의 오류를 방지할 수는 있으나, NMOS 먹스회로를 이용한 비트라인의 선택적 프리챠징으로 인해 전체 롬의 동작속도가 저하되는 단점이 있다.
본 발명에서는 상술한 문제를 해결하기 위해 NMOS 먹스회로를 포함한 별도의 비트라인 선택회로를 이용하지 않으면서도, 커플링 현상의 발생 없이 프리챠지 동작을 수행할 수 있는 새로운 구조의 비트 셀 어레이를 갖는 리드 온리 메모리를 제공하고자 한다.
리드 온리 메모리에 있어서, 인접 비트라인간의 커플링 현상을 방지하기 위한 본 발명의 비트 셀 어레이는 제1 방향으로 형성된 복수의 비트라인들과 제1 방향에 대해 수직인 제2 방향으로 형성되는 복수의 접지라인들 그리고, 제2 방향으로 접지라인들에 대해 지그재그 형태로 형성되는 워드라인들 및 비트라인들과 워드라인들이 교차하는 지점들 중 일부에 형성되는 복수의 롬 비트 셀들을 포함한다. 한편, 본 발명의 롬 비트 셀들은 인접한 비트라인들에 대해 지그재그 형태로 배치되어 형성되며, 각각의 롬 비트 셀은 비트라인들 중 하나에 연결된 드레인 단자와 워드라인들 중 하나에 연결된 게이트 단자 및 접지라인들 중 하나에 연결된 소오스 단자로 구성된다.
(실시예)
도 2는 리드 온리 메모리에서 인접 비트라인간의 커플링 현상을 방지할 수 있는 본 발명의 기본 단위 비트 셀 어레이의 실시예를 보여주는 구조도이다.
도 2에서는 설명의 편의를 위해 기본 단위의 비트 셀 어레이만을 도시하였다. 전체 비트 셀 어레이는 도 2에 보인 기본 단위의 비트 셀 어레이의 반복적인 구성으로 이루어진다. 도 2에 보인 것처럼, 본 발명에 있어서 기본 단위의 비트 셀 어레이는 네 개의 비트라인들(BL1, BL2, BL3, BL4)과 워드라인들(WL1, WL2, WL3, WL4), 세 개의 접지라인들(GND1, GND2, GND3) 및 다수 개의 롬 비트 셀들(도 2에서 빗금친 부분)을 포함한다.
네 개의 비트라인들(BL1, BL2, BL3, BL4)은 서로 평행하게 제1 방향으로 형성된다.
세 개의 접지라인들(GND1, GND2, GND3)은 제1 방향에 수직한 방향으로 서로 평행하게 형성되며, 각각의 접지라인들(GND1, GND2, GND3)은 모두 접지 전위(Ground Voltage)를 갖는다.
네 개의 워드라인들(WL1, WL2, WL3, WL4)은 접지라인들(GND1, GND2, GND3)과 동일한 방향으로 접지라인들(GND1, GND2, GND3)에 대해 지그재그(또는, 웨이브) 형태로 형성되며, 각 비트라인들(BL1, BL2, BL3, BL4)의 상하로 교차하여 형성된다. 좀 더 구체적으로, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 제1 접지라인(GND1)과 제2 접지라인(GND2) 사이에 위치하며, 제3 워드라인(WL3)과 제4 워드라인(WL4)은 제2 접지라인(GND2)과 제3 접지라인(GND3) 사이에 위치한다.
롬 비트 셀들은 비트라인들(BL1, BL2, BL3, BL4)과 워드라인들(WL1, WL2, WL3, WL4)이 교차하는 지점들에 형성되는데, 이 때, 롬 비트 셀들이 인접 비트라인 상에 나란히 형성되는 것을 막기 위해 롬 비트 셀들은 비트라인들(BL1, BL2, BL3, BL4)과 워드라인들(WL1, WL2, WL3, WL4)의 교차지점 중 일부에 대해서만 형성된다. 즉, 롬 비트 셀들은 도 2와 같이 지그재그 형태로 배치되어 형성된다. 그리고, 각각의 롬 비트 셀들의 드레인 단자(Drain Terminal)는 비트라인 콘택 영역(Bit-line Contact Area, BC1 ~ BC8)을 통해 비트라인들(BL1, BL2, BL3, BL4)과 연결되고, 소오스 단자(Source Terminal)는 소오스 콘택 영역(Source Contact Area, SC1 ~ SC6)을 통해 접지라인들(GND1, GND2, GND3)과 연결되며, 게이트 단자(Gate Terminal)는 워드라인 콘택 영역(Word-line Contact Area, WC1 ~ WC8)에 연결된다.
도 3은 도 2에 보인 본 발명의 기본 단위 비트 셀 어레이의 도식도이다. 도 3을 참조하여 도 2에 보인 본 발명의 비트 셀 어레이에 대한 보다 명확한 이해를 돕고자 한다. 단, 도 3에서 각 워드라인들(WL1, WL2, WL3, WL4)은 웨이브 형태의 워드라인들이다.
도 3에 보인 것처럼, 기본 단위 비트 셀 어레이는 네 개의 워드라인들(WL1, WL2, WL3, WL4)에 대해 각 비트라인 별로 총 두 개의 롬 비트 셀들이 형성된다. 즉, 제1 내지 제4 워드라인(WL1, WL2, WL3, WL4(에 대해 제1 비트라인(BL1)에는 제1 및 제2 롬 비트 셀(N1 및 N2)이 형성되고, 제2 비트라인(BL2)에는 제3 및 제4 롬 비트 셀(N3 및 N4)이, 제3 비트라인(BL3)에는 제5 및 제6 롬 비트 셀(N5 및 N6)이, 제4 비트라인(BL4)에는 제7 및 제8 롬 비트 셀(N7 및 N8)이 형성된다.
제1 비트라인(BL1)에 형성되는 제1 및 제2 롬 비트 셀(N1 및 N2)의 드레인 단자들(D1, D2)는 제1 비트라인(BL1)에 연결되며, 제1 롬 비트 셀(N1)의 게이트 단자(G1)는 제2 워드라인(WL2)에 연결되고, 제2 롬 비트 셀(N2)의 게이트 단자(G2)는 제3 워드라인(WL3)에 연결된다. 그리고, 각각의 롬 비트 셀들(N1, N2)의 소오스 단자(S1, S2)는 제2 접지라인(GND2)에 공통으로 연결된다.
제2 비트라인(BL2)에 형성되는 제3 및 제4 롬 비트 셀(N3 및 N4)의 드레인 단자들(D3, D4)는 제2 비트라인(BL2)에 연결되며, 제3 롬 비트 셀(N3)의 게이트 단자(G3)는 제1 워드라인(WL1)에 연결되고, 제4 롬 비트 셀(N4)의 게이트 단자(G4)는 제4 워드라인(WL4)에 연결된다. 그리고, 제3 롬 비트 셀(N3)의 소오스 단자(S3)는 제1 접지라인(GND1)에 연결되며, 제4 롬 비트 셀(N4)의 소오스 단자(S4)는 제3 접지라인(GND3)에 연결된다.
제3 비트라인(BL3)에 형성되는 제5 및 제6 롬 비트 셀(N5 및 N6)의 드레인 단자들(D5, D6)는 제3 비트라인(BL3)에 연결되며, 제5 롬 비트 셀(N5)의 게이트 단자(G5)는 제2 워드라인(WL2)에 연결되고, 제6 롬 비트 셀(N6)의 게이트 단자(G6)는 제3 워드라인(WL3)에 연결된다. 그리고, 각각의 롬 비트 셀(N5, N6)의 소오스 단자(S5, S6)는 제2 접지라인(GND2)에 공통으로 연결된다.
제4 비트라인(BL4)에 형성되는 제7 및 제8 롬 비트 셀(N7 및 N8)의 드레인 단자들(D7, D8)는 제4 비트라인(BL4)에 연결되며, 제7 롬 비트 셀(N7)의 게이트 단자(G7)는 제1 워드라인(WL1)에 연결되고, 제8 롬 비트 셀(N8)의 게이트 단자(G8)는 제4 워드라인(WL4)에 연결된다. 그리고, 제7 롬 비트 셀(N7)의 소오스 단자(S7)는 제1 접지라인(GND1)에 연결되며, 제8 롬 비트 셀(N8)의 소오스 단자(S8)는 제3 접지라인(GND3)에 연결된다.
이상과 같은 구조를 기본 단위로 하는 본 발명의 비트 셀 어레이는 도 3에 보인 것처럼, 하나의 워드라인 선택에 의해 인에이블되는 롬 비트 셀들이 인접 비트라인에 위치하지 않는다. 예를 들어, 제2 워드라인(WL2)이 선택된다면, 이 때 인에이블되는 롬 비트 셀들은 제1 롬 비트 셀(N1)과 제5 롬 비트 셀(N5)이며, 이들은 도면에 보인 것처럼, 서로 인접한 비트라인에 위치하지 않는다. 따라서, 본 발명의 비트 셀 어레이를 포함하는 리드 온리 메모리에서는 프리챠징시 인접 비트라인간의 커플링 현상을 방지하기 위한 별도의 커플링 방지 장치를 필요로 하지 않는다.
이상에서, 본 발명에 따른 리드 온리 메모리에서의 비트 셀 어레이의 구성 및 동작을 상기한 도면을 통해 설명하였지만, 이는 예시적인 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 응용 및 변경이 가능하다.
상술한 바와 같이, 본 발명에 따른 리드 온리 메모리의 비트 셀 어레이는 프리챠징시 비트라인 선택회로와 같은 별도의 제어회로 없이도 인접 비트라인간의 커플링 현상을 방지할 수 있다. 또한, 별도의 제어동작을 필요로 하지 않음으로 프리챠징시 리드 온리 메모리의 동작속도를 향상시킬 수 있다.
도 1은 일반적인 리드 온리 메모리의 기본 구조를 보여주는 도면이다.
도 2는 리드 온리 메모리에서 인접 비트라인간의 커플링 현상을 방지할 수 있는 본 발명의 기본 단위 비트 셀 어레이의 실시예를 보여주는 구조도이다.
도 3은 도 2에 보인 본 발명의 기본 단위 비트 셀 어레이의 도식도이다.
*도면의 주요 부분에 대한 부호 설명
BL1, BL2, BL3, BL4 : 비트라인 GND1, GND2, GND3 : 접지라인
WL1, WL2, WL3, WL4 : 워드라인 N1 ~ N8 : 롬 비트 셀
SC1 ~ SC6 : 소오스 콘택 영역 BC1 ~ BC8 : 비트라인 콘택 영역
WC1 ~ WC8 : 워드라인 콘택영역

Claims (11)

  1. 리드 온리 메모리의 비트 셀 어레이에 있어서,
    제1 방향으로 나란히 형성된 복수의 비트라인들;과
    상기 제1 방향에 대해 수직인 제2 방향으로 나란히 형성되는 복수의 접지라인들; 그리고,
    상기 제2 방향에 대해 지그재그 형태로 형성된 복수의 워드라인들; 및
    상기 비트라인들과 상기 워드라인들이 교차하는 지점들 중 일부에 형성되는 복수의 롬 비트 셀들을 포함하되,
    상기 롬 비트 셀들은 인접한 비트라인들에 대해 나란히 위치하지 않도록 지그재그 형태로 배치됨을 특징으로 하는 리드 온리 메모리의 비트 셀 어레이.
  2. 제 1항에 있어서,
    각각의 상기 롬 비트 셀들의 드레인 단자는 상기 비트라인들 중 하나에 연결되며, 소오스 단자는 상기 접지라인들 중 하나에 연결되고, 게이트 단자는 상기 워드라인들 중 하나에 연결됨을 특징으로 하는 리드 온리 메모리의 비트 셀 어레이.
  3. 제 1항에 있어서,
    상기 비트 셀 어레이는 네 개의 상기 워드라인들과 하나의 상기 비트라인에 의해 두 개의 롬 비트 셀들이 형성됨을 특징으로 하는 리드 온리 메모리의 비트 셀 어레이.
  4. 제 1항에 있어서,
    상기 하나의 비트라인에 형성되는 롬 비트 셀들 중 각 두 개의 롬 비트 셀들은 상기 접지라인들 중 하나를 공유함을 특징으로 하는 리드 온리 메모리의 비트 셀 어레이.
  5. 제 1항에 있어서,
    상기 워드라인들은 상기 비트라인들에 대해 각각 상하로 교차함을 특징으로 하는 리드 온리 메모리의 비트 셀 어레이.
  6. 리드 온리 메모리의 기본 단위 비트 셀 어레이에 있어서,
    제1 방향으로 나란히 연속하여 형성된 제1 내지 제4 비트라인;
    상기 제1 방향에 대해 수직인 제2 방향으로 나란히 연속하여 형성되는 제1 내지 제3 접지라인;
    상기 제2 방향에 대해 지그재그 형태로 연속하여 형성된 제1 내지 제4 워드라인; 및
    상기 제1 내지 제4 비트라인과 상기 제1 내지 제4 워드라인이 교차하는 지점들 중 일부에 형성된 복수의 롬 비트 셀들을 포함하되,
    상기 롬 비트 셀들은 인접한 비트라인상에 나란히 위치하지 않도록 지그재그 형태로 형성됨을 특징으로 하는 기본 단위 비트 셀 어레이.
  7. 제 6항에 있어서,
    상기 제1 워드라인과 상기 제2 워드라인은 상기 제1 접지라인과 상기 제2 접지라인 사이에 형성되며, 상기 제3 워드라인과 상기 제4 워드라인은 상기 제2 접지라인과 상기 제3 접지라인 사이에 형성됨을 특징으로 하는 기본 단위 비트 셀 어레이.
  8. 제 6항에 있어서,
    상기 각각의 롬 비트 셀들은 상기 비트라인들 중 하나에 연결되는 드레인 단자;와
    상기 워드라인들 중 하나에 연결되는 게이트 단자; 및
    상기 접지라인들 중 하나에 연결되는 소오스 단자를 포함함을 특징으로 하는 기본 단위 비트 셀 어레이.
  9. 제 6항에 있어서,
    상기 각각의 롬 비트 셀들은 상기 제1 비트라인과 상기 제2 및 제3 워드라인이 교차하는 지점에 각각 형성되며, 상기 제2 접지라인을 공유하는 제1 및 제2 롬 비트 셀;
    상기 제2 비트라인과 상기 제1 및 제4 워드라인들이 교차하는 지점에 각각 형성되는 제3 및 제4 롬 비트 셀;
    상기 제3 비트라인과 상기 제2 및 제3 워드라인들이 교차하는 지점에 각각 형성되며, 상기 제2 접지라인을 공유하는 제5 및 제6 롬 비트 셀; 및
    상기 제4 비트라인과 상기 제1 및 제4 워드라인들이 교차하는 지점에 각각 형성되는 제7 및 제8 롬 비트 셀임을 특징으로 하는 기본 단위 비트 셀 어레이.
  10. 제 9항에 있어서,
    상기 제3 롬 비트 셀과 상기 제7 롬 비트 셀의 소오스 단자는 상기 제1 접지라인에 각각 연결되며, 상기 제4 롬 비트 셀과 상기 제8 롬 비트 셀의 소오스 단자는 상기 제3 접지라인에 각각 연결됨을 특징으로 하는 기본 단위 비트 셀 어레이.
  11. 제 6항에 있어서,
    상기 제1 내지 제4 워드라인들은 상기 제1 내지 제4 비트라인들 각각에 대해 상하로 교차하여 형성됨을 특징으로 하는 기본 단위 비트 셀 어레이.
KR10-2004-0002002A 2004-01-12 2004-01-12 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이 KR100521386B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2004-0002002A KR100521386B1 (ko) 2004-01-12 2004-01-12 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이
US10/958,116 US7031179B2 (en) 2004-01-12 2004-10-04 Bit cell array for preventing coupling effect in read only memory
JP2004328102A JP4564337B2 (ja) 2004-01-12 2004-11-11 リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0002002A KR100521386B1 (ko) 2004-01-12 2004-01-12 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이

Publications (2)

Publication Number Publication Date
KR20050073889A true KR20050073889A (ko) 2005-07-18
KR100521386B1 KR100521386B1 (ko) 2005-10-12

Family

ID=34738036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0002002A KR100521386B1 (ko) 2004-01-12 2004-01-12 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이

Country Status (3)

Country Link
US (1) US7031179B2 (ko)
JP (1) JP4564337B2 (ko)
KR (1) KR100521386B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734317B1 (ko) * 2006-05-16 2007-07-02 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR20180048489A (ko) * 2015-10-20 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227171A (ja) * 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ
US7791921B2 (en) * 2008-06-10 2010-09-07 Atmel Corporation ROM array with shared bit-lines
KR101502584B1 (ko) 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
KR101489458B1 (ko) 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
US10417674B2 (en) 2013-03-14 2019-09-17 Bill.Com, Llc System and method for sharing transaction information by object tracking of inter-entity transactions and news streams
US10572921B2 (en) 2013-07-03 2020-02-25 Bill.Com, Llc System and method for enhanced access and control for connecting entities and effecting payments in a commercially oriented entity network
US9171586B2 (en) 2014-02-14 2015-10-27 Oracle International Corporation Dual memory bitcell with shared virtual ground
KR102171258B1 (ko) 2014-05-21 2020-10-28 삼성전자 주식회사 반도체 소자
US9202588B1 (en) * 2014-09-23 2015-12-01 Nxp B.V. 1T compact ROM cell with dual bit storage for high speed and low voltage
US9769115B2 (en) 2015-04-24 2017-09-19 Fortinet, Inc. DHCP agent assisted routing and access control

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4318014A (en) 1979-07-27 1982-03-02 Motorola, Inc. Selective precharge circuit for read-only-memory
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
US4485460A (en) 1982-05-10 1984-11-27 Texas Instruments Incorporated ROM coupling reduction circuitry
JP2866390B2 (ja) * 1989-03-20 1999-03-08 株式会社日立製作所 半導体集積回路装置の製造方法
US5289406A (en) * 1990-08-28 1994-02-22 Mitsubishi Denki Kabushiki Kaisha Read only memory for storing multi-data
JPH0645563A (ja) * 1992-07-24 1994-02-18 Sony Corp 半導体装置
US5835421A (en) 1995-11-13 1998-11-10 Texas Instruments Incorporated Method and apparatus for reducing failures due to bit line coupling and reducing power consumption in a memory
JP3206591B2 (ja) * 1999-02-08 2001-09-10 日本電気株式会社 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法
US6222777B1 (en) * 1999-04-09 2001-04-24 Sun Microsystems, Inc. Output circuit for alternating multiple bit line per column memory architecture
JP3866586B2 (ja) * 2002-02-25 2007-01-10 株式会社東芝 半導体記憶装置
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734317B1 (ko) * 2006-05-16 2007-07-02 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
KR20180048489A (ko) * 2015-10-20 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법
US10411019B2 (en) 2015-10-20 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects
US11024633B2 (en) 2015-10-20 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects
US11778802B2 (en) 2015-10-20 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects

Also Published As

Publication number Publication date
US7031179B2 (en) 2006-04-18
JP2005203742A (ja) 2005-07-28
US20050152170A1 (en) 2005-07-14
JP4564337B2 (ja) 2010-10-20
KR100521386B1 (ko) 2005-10-12

Similar Documents

Publication Publication Date Title
KR100559716B1 (ko) 낸드 플래시 메모리 소자 및 이의 독출 방법
EP1047079B1 (en) Semiconductor memory device generating accurate internal reference voltage
CN105913870B (zh) 半导体存储器装置
US7301793B2 (en) Semiconductor memory device
KR20040092801A (ko) 반도체 메모리 장치
KR20070110835A (ko) 복수 레벨들의 복수-헤드 디코더들을 사용하여 조밀한메모리 어레이들을 계층적 디코딩하는 장치 및 방법
US6738290B2 (en) Semiconductor memory device
KR100521386B1 (ko) 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이
EP1398787A1 (en) Memory device having memory cell units each composed of a memory and complementary memory cell and reading method
IE53775B1 (en) Semiconductor memory device
WO2008005919A2 (en) High speed read-only memory
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
KR100470971B1 (ko) 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치
US4905194A (en) Semiconductor memory device with a circuit for analyzing defects in word-lines
EP0652565B1 (en) A semiconductor memory device having word line driver requiring single word line drive signal
KR960008847A (ko) 불휘발성 반도체기억장치의 셀특성 측정회로
EP1512150B1 (en) Memory array having 2t memory cells
JP2002074938A (ja) 半導体記憶装置
KR100940198B1 (ko) 멀티비트 ｏｔｐ 셀
KR100449953B1 (ko) 강유전체 메모리 장치의 셀어레이
KR100447222B1 (ko) 강유전체 메모리 및 그의 구동방법
KR20110111954A (ko) 이중포트의 안티퓨즈 오티피 셀
JP2812202B2 (ja) 半導体記憶装置
KR100823820B1 (ko) 불휘발성 반도체 메모리
KR100630671B1 (ko) 전력 소모를 절감시키는 선택적 프리차아지 방법 및 이를사용하는 리드 온리 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee