JP3206591B2 - 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法 - Google Patents

多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一つのメモリセル
に複数ビットの情報を記憶する多値マスクＲＯＭに関す
る。
【０００２】
【従来の技術】ＲＯＭ（Read Only Memory: 読み出し専
用メモリ）の大容量化を実現するための手段として、複
数ビットの情報を記憶する多値セルを用いる技術が知ら
れている。従来の多値マスクＲＯＭには、特開平８−２
９７９８２号公報に開示されているように、ＲＯＭ製造
時におけるコードの書き込みを、セルトランジスタのし
きい値Ｖｔを変えることにより行うものがある。図９
は、このような多値マスクＲＯＭの一例における、セル
アレイ部の回路図である。トランジスタＭ００、Ｍ１
０、Ｍ０１、Ｍ１１のしきい値をそれぞれＶｔ０、Ｖｔ
１、Ｖｔ２、Ｖｔ３とし、これらのしきい値の大小関係
は、Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜Ｖｔ３であるものとす
る。このとき、例えばワード線ＷＬ０を選択し、このワ
ード線ＷＬ０の電位を図１０に示すようにゼロレベルか
ら３段階に分けて変化させることにより、Ｍ００または
Ｍ０１に記憶された２ビットの情報を読み出すことがで
きる。このような多値マスクＲＯＭのＲＯＭコードを変
更する場合には、セルトランジスタへのチャネルイオン
注入を変更することにより、しきい値Ｖｔを変えてい
た。
【０００３】
【発明が解決しようとする課題】しかし、この従来技術
には、次のような問題があった。すなわち、第１に、Ｒ
ＯＭコードをゲート形成前のチャネルイオン注入で形成
しているため、ＲＯＭコードを改版する場合、ＩＣの下
層のマスクから変更してゆく必要があり、この変更はＩ
Ｃ製作の後行程に色々な影響を与えるので、マスクの設
計および製作日数が非常に多くかかり、改版ＴＡＴ（Tu
rnAround Time）が長くなる。
【０００４】第２に、ＲＯＭコード改版時の修正マスク
の枚数が多い。例えば、４値（２ビット）のマスクＲＯ
Ｍの場合、少なくとも２枚のマスクの修正が必要にな
る。従来の、しきい値Ｖｔの大小によってＲＯＭコード
を書き込む方法の場合、各セルトランジスタによって、
イオン注入による不純物濃度を変える必要がある。４値
の場合、Ｖｔ１に対応したイオン注入と、Ｖｔ２に対応
したイオン注入との、２回のイオン注入を行う。このと
き、Ｖｔ１に対応したイオン注入量より、Ｖｔ２に対応
したイオン注入量の方が多い。
【０００５】そして、１枚目のマスクを用いて、Ｖｔ１
とＶｔ３に対応するセルトランジスタに対して、１回目
のイオン注入、すなわち前記「Ｖｔ１に対応したイオン
注入」を行い、２枚目のマスクを用いて、Ｖｔ２とＶｔ
３に対応するセルトランジスタに対して、２回目のイオ
ン注入、すなわち前記「Ｖｔ２に対応したイオン注入」
を行う。
【０００６】従って、Ｖｔ３に対応するセルトランジス
タには、２回のイオン注入が行われるので、イオン注入
量が最も多くなり、不純物濃度も最も高くなる。また、
Ｖｔ０に対応するセルトランジスタには、イオン注入は
行われないので、不純物濃度は最も低くなる。このよう
にして、２枚のマスクを用いて、不純物濃度をＶｔ０＜
Ｖｔ１＜Ｖｔ２＜Ｖｔ３とする。
【０００７】第３に、イオン注入の目合わせ精度と不純
物拡散広がりによって、集積度が制限される。これは、
前記イオン注入の後処理である熱処理によって、不純物
拡散領域が広がるので、ゲートピッチをあまり縮めるこ
とができないことによる。同一活性領域に異なるしきい
値のセルトランジスタを隣接させて形成する場合、現在
量産レベルにあるゲート長が０．２５μｍのＣＭＯＳプ
ロセスでは、最小のゲートピッチは０．５μｍ程度であ
る。この最小ゲートピッチは、前記イオン注入時の目合
わせ精度と不純物拡散広がりによって決定されているの
で、今後、ＣＭＯＳプロセスの微細化が進展しても、あ
まり縮小されない。第４に、セルに記憶されたコードを
読み出す場合のワード線の電位制御が複雑になる。すな
わち、しきい値を変える方法では、一つのセルに記憶で
きる状態数と同数の異なったしきい値が用いられるの
で、これらを判別するためには、前記状態数より１だけ
少ない数の異なった電圧レベルにワード線を制御する必
要がある。４値のマスクＲＯＭの場合、図１０に示した
ように、３段階の電位の制御が必要である。
【０００８】本発明は、上記の問題を解決するためにな
されたもので、ＲＯＭコードを改版する場合のＴＡＴが
短く、修正マスクの枚数も少なくて済み、また集積度を
向上させることができ、ワード線の電位制御が簡単な多
値マスクＲＯＭを提供するものである。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、複数のワード線と、これらのワード線と交差する方
向に配線された複数のビット線と、前記ワード線とビッ
ト線との交点位置に、マトリックス状に配置されたセル
トランジスタと、接地電位に接続された接地線、電源電
位に接続された電源線の少なくとも一方とを有する多値
マスクＲＯＭにおいて、前記ワード線に沿って並べられ
た一列のセルトランジスタのゲート端子は同一のワード
線に接続され、前記ビット線に沿って並べられた一列の
セルトランジスタのソース端子またはドレイン端子のい
ずれか一方は、前記複数のビット線、接地線、電源線の
いずれかに接続され、前記ソース端子またはドレイン端
子のいずれか他方は、前記複数のビット線、接地線、電
源線のうち、前記ソース端子またはドレイン端子のいず
れか一方が接続されていない配線のいずれかに接続され
ていることを特徴とする多値マスクＲＯＭである。
【００１０】請求項２に記載の発明は、前記セルトラン
ジスタは、ソース端子およびドレイン端子が、前記複数
のビット線、接地線、電源線のいずれにも接続されてい
ないセルトランジスタを含むことを特徴とする請求項１
に記載の多値マスクＲＯＭである。
【００１１】請求項３に記載の発明は、前記セルトラン
ジスタは、ソース端子またはドレイン端子のいずれか一
方が、前記接地線に接続され、前記ソース端子またはド
レイン端子のいずれか他方が、前記複数のビット線のい
ずれかに接続されているセルトランジスタと、ソース端
子またはドレイン端子のいずれか一方が、前記複数のビ
ット線のいずれかに接続され、ソース端子またはドレイ
ン端子のいずれか他方が、前記ソース端子またはドレイ
ン端子のいずれか一方が接続されていないビット線のい
ずれかに接続されているセルトランジスタとをさらに含
むことを特徴とする請求項２に記載の多値マスクＲＯＭ
である。
【００１２】請求項４に記載の発明は、前記ビット線に
沿って並べられた一列のセルトランジスタの近傍には、
２本のビット線が配線され、前記セルトランジスタは、
ソース端子またはドレイン端子のいずれか一方が、前記
接地線に接続され、前記ソース端子またはドレイン端子
のいずれか他方が、前記２本のビット線のいずれかに接
続されているセルトランジスタと、ソース端子またはド
レイン端子のいずれか一方が、前記２本のビット線のい
ずれか一方に接続され、ソース端子またはドレイン端子
のいずれか他方が、前記２本のビット線のいずれか他方
に接続されているセルトランジスタとを含むことを特徴
とする請求項３に記載の多値マスクＲＯＭである。
【００１３】このような構成にすると、各セルトランジ
スタを、ソース端子が接地線に接続され、ドレイン端子
が２本のビット線のいずれかに接続された第１の状態
と、ソース端子が２本のビット線のいずれかに接続さ
れ、ドレイン端子が接地線に接続された第２の状態と、
ソース端子およびドレイン端子が２本のビット線にそれ
ぞれ接続された第３の状態と、ソース端子およびドレイ
ン端子がいずれの配線にも接続されていない第４の状態
との、合計４状態のいずれかにすることができ、１つの
セルトランジスタに２ビットの情報を記憶させることが
できる。
【００１４】請求項５に記載の発明は、前記ワード線に
沿って並べられた一列のセルトランジスタの近傍には、
前記ワード線に沿った方向に配線された接地線が、一列
に対し１本設けられていることを特徴とする請求項４に
記載の多値マスクＲＯＭである。
【００１５】請求項６に記載の発明は、前記セルトラン
ジスタのソース端子、ドレイン端子のいずれかと、前記
複数のビット線、接地線、電源線のいずれかとの接続
は、前記セルトランジスタが形成されたＩＣにおける拡
散ソース領域、拡散ドレイン領域のいずれかと、ウェル
領域の上層に設けられた導電層のいずれかとのコンタク
トを形成することによって成されることを特徴とする請
求項１ないし５のいずれかに記載の多値マスクＲＯＭで
ある。
【００１６】請求項７に記載の発明は、前記セルトラン
ジスタのソース端子、ドレイン端子のいずれかと、前記
接地線とを、前記拡散ソース領域、拡散ドレイン領域の
いずれかと第１の導電層との境界部と、この上部に形成
された第２の導電層との間にコンタクトを設けて接続
し、前記セルトランジスタのソース端子、ドレイン端子
のいずれかと、前記ビット線とを、前記拡散ソース領
域、拡散ドレイン領域のいずれかと、この上部に形成さ
れた第２の導電層との間にコンタクトを設けて接続した
ことを特徴とする請求項６に記載の多値マスクＲＯＭで
ある。
【００１７】請求項８に記載の発明は、前記セルトラン
ジスタが形成されたＩＣにおけるウェル領域の上層の、
前記拡散ソース領域、拡散ドレイン領域のいずれかに隣
接する位置には、前記接地線として機能する前記第１の
導電層が形成され、この第１の導電層のさらに上層の、
前記拡散ソース領域、拡散ドレイン領域のいずれかの上
部と、前記拡散ソース領域、拡散ドレイン領域のいずれ
かと前記第１の導電層との境界部の上部とには、前記第
２の導電層が形成され、この第２の導電層のさらに上層
の、この第２の導電層の上部には、前記ビット線として
機能する第３の導電層が形成され、前記拡散ソース領
域、拡散ドレイン領域のいずれかの上部に形成された第
２の導電層と、前記第３の導電層とは接続され、前記拡
散ソース領域、拡散ドレイン領域のいずれかと前記第１
の導電層との境界部の上部に形成された第２の導電層
と、前記第３の導電層とは接続されていないことを特徴
とする請求項７に記載の多値マスクＲＯＭである。
【００１８】請求項９に記載の発明は、請求項４または
５に記載の多値マスクＲＯＭにおいて、前記２本のビッ
ト線をプリチャージし、記憶された情報を読み出したい
セルトランジスタのゲート端子に接続されたワード線を
立ち上げ、前記２本のビット線の電圧レベルを検出し、
前記２本のビット線の電圧レベルがどちらもハイレベル
であれば、前記２本のビット線のいずれか一方を接地し
た後、前記２本のビット線のいずれか他方の電圧レベル
を検出することを特徴とする多値マスクＲＯＭの読み出
し方法である。
【００１９】請求項１０に記載の発明は、前記セルトラ
ンジスタは、ソース端子またはドレイン端子のいずれか
一方が、前記ワード線に接続され、前記ソース端子また
はドレイン端子のいずれか他方が、前記複数のビット線
のいずれかに接続されているセルトランジスタをさらに
含むことを特徴とする請求項１ないし５のいずれかに記
載の多値マスクＲＯＭである。請求項１１に記載の発明
は、請求項１０に記載の多値マスクＲＯＭにおいて、所
定のビット線をプリチャージし、この所定のビット線以
外のビット線を接地し、前記プリチャージおよび接地を
中止した後に、記憶された情報を読み出したいセルトラ
ンジスタのゲート端子に接続されたワード線を立ち上
げ、前記所定のビット線の電位レベルを第１の判定レベ
ルと比較し、前記所定のビット線以外のビット線の電位
レベルを第２の判定レベルと比較し、これらの比較結果
から、前記セルトランジスタに記憶された情報を読み出
すことを特徴とする多値マスクＲＯＭの読み出し方法で
ある。請求項１２に記載の発明は、前記第１の判定レベ
ルは、電源電位と接地電位との中間の電位レベルより高
く、前記第２の判定レベルは、電源電位と接地電位との
中間の電位レベルより低いことを特徴とする請求項１１
に記載の多値マスクＲＯＭの読み出し方法である。
【００２０】
【発明の実施の形態】本発明の第１実施形態である多値
マスクＲＯＭの回路図を図１に示す。各セルトランジス
タTr00、Tr02、Tr04、Tr06、Tr10、…、Tri4、Tri6の周
囲には、２本のビット線とＧＮＤ線が配線されている。
図１に示すように、ビット線Ｄ０〜Ｄ７は縦方向に配線
され、ＧＮＤ線Ｇ０〜Ｇｉは横方向に配線されている。
【００２１】例えば、セルトランジスタTr00の周囲に
は、２本のビット線Ｄ０、Ｄ１とＧＮＤ線Ｇ０が配線さ
れており、セルトランジスタTr12の周囲には、２本のビ
ット線Ｄ２、Ｄ３とＧＮＤ線Ｇ１が配線されている。Ｇ
ＮＤ線Ｇ０、Ｇ１、…、Ｇｉは、全てＧＮＤ電位に接続
されている。
【００２２】このマスクＲＯＭにおいては、従来技術の
ように、各セルトランジスタのしきい値を変えて記憶情
報をコード化するのではなく、各セルトランジスタのソ
ース、ドレインと、前記２本のビット線、ＧＮＤ線との
接続状態によって記憶情報をコード化する。このため、
このマスクＲＯＭにおける全てのセルトランジスタのし
きい値は単一の値となっている。従って、これらのセル
トランジスタからコードを読み出す時に、これらのセル
トランジスタのゲートに印加する電圧は、Highレベルと
Lowレベルとの２つの電圧レベルのみでよい。このマス
クＲＯＭにおいては、セルトランジスタの２端子と、こ
のセルの周囲に配線された３本の配線との接続の組み合
わせを、４つの状態(00)、(01)、(10)、(11)に対応させ
ている。４状態(00)、(01)、(10)、(11)と、端子・配線
の接続との関係は、以下の通りである。 (00)：ソースおよびドレインが、どの配線にも接続され
ていない。 (01)、(10)：ソースまたはドレインのうちの一方が、ビ
ット線のうちの１本と接続され、他方がＧＮＤ線と接続
されている。 (11)：ソースおよびドレインが、それぞれ近接するビッ
ト線と接続されている。
【００２３】従って、ＲＯＭコードを修正する場合に
は、セルトランジスタの端子と周囲の配線との接続を変
更すればよい。換言すれば、配線工程の変更によって、
ＲＯＭコードの変更が可能である。
【００２４】各セルトランジスタの近傍には、さらにワ
ード線ＷＬ０〜ＷＬｉが配線されている。ワード線は横
方向に配線され、横方向に一列に並べられた複数のセル
トランジスタのゲートに接続されている。例えば、ワー
ド線ＷＬ０は、セルトランジスタTr00、Tr02、Tr04、Tr
06のゲートに接続され、ワード線ＷＬ１は、セルトラン
ジスタTr10、Tr12、Tr14、Tr16のゲートに接続されてい
る。前述したように、セルトランジスタのゲートに印加
する電圧は、HighレベルとLowレベルとの２つの電圧レ
ベルのみでよいので、当然に、前記ワード線に印加する
電圧も２つの電圧レベルのみでよい。
【００２５】図２は、本実施形態である多値マスクＲＯ
Ｍの、ＩＣ上での構造を示す平面図である。ただし、こ
の図は、ＲＯＭコードが全く形成されていない状態を示
している。すなわち、図２においては、全てのセルトラ
ンジスタのソースおよびドレインが未接続の状態であ
る。
【００２６】活性領域１は、セルトランジスタが形成さ
れている領域を示している。活性領域１の上下に隣接す
る位置には、横方向に配線されたＧＮＤ線２がポリシリ
コン（Poly-Si）によって形成されている。また、前記
ワード線ＷＬ０、ＷＬ１もまた、ポリシリコン（Poly-S
i）によって形成されていて、これらの配線は、前記活
性領域１の中心を横切っている。
【００２７】破線で示した領域は、第１層Metal３を示
している。第１層Metal３のいくつかの領域内には、Via
４が設けられている。前記ビット線Ｄ０〜Ｄ７は、第２
層Metal１２として形成されている。図２は、ＲＯＭコ
ードが形成されていない状態なので、Contact５およびS
tacked Via６は形成されていない。Stacked Via６は、V
ia４とContact５の両方が設けられた領域である。
【００２８】図３は、図２のＡＡ’における断面図であ
る。p-substrate７の上層にはp-well８が形成されてい
る。p-well８の上面近傍には、ｎ＋領域９が形成されて
いて、活性領域１内における２つのｎ＋領域９のうちの
一方がソース領域、もう一方がドレイン領域となってい
る。前述したように、本発明のマスクＲＯＭにおけるセ
ルトランジスタのしきい値は単一の値でよいので、しき
い値を変えるためのイオン注入は必要ない。従って、当
然に、このイオン注入のためのマスクを用意する必要は
ない。また、隣り合う活性領域１の間には、素子分離領
域１０が設けられている。
【００２９】素子分離領域１０の上層には、ポリシリコ
ン（Poly-Si）によって形成されたＧＮＤ線２が積み重
ねられている。また、p-well８の上面のうち、前記ソー
ス領域とドレイン領域に挟まれた面には、やはりポリシ
リコン（Poly-Si）で形成された、セルトランジスタの
ゲート電極１１が積み重ねられている。このゲート電極
１１は、前記ワード線と同一である。前述したように、
本発明のマスクＲＯＭにおけるセルトランジスタのしき
い値は単一の値でよく、しきい値を変えるためのイオン
注入の必要がない。従って、前記目合わせ精度や不純物
拡散広がりを考慮する必要がなく、ゲートピッチを、コ
ンタクトを配置可能な最小間隔まで縮小することが可能
である。すなわち、本発明のマスクＲＯＭにおけるセル
トランジスタの集積度は、前記目合わせ精度や不純物拡
散広がりによって制限されることなく、配線プロセスの
配線ピッチによって決定される。従って、従来回路とは
異なり、ＣＭＯＳプロセスの微細化が進展すれば、これ
に伴って前記セルトランジスタの集積度が向上すること
が期待できる。
【００３０】ＧＮＤ線２およびゲート電極１１の上層に
は、酸化膜１３が形成され、この酸化膜１３の上層に前
記第１層Metal３が形成されている。第１層Metal３の上
層には再度酸化膜が形成され、この酸化膜の上に前記第
２層Metal１２、すなわちビット線が形成されている。
そして、前記第１層Metal３と第２層Metal１２との間
で、接続が必要な部分には、前記Via４が設けられてい
る。
【００３１】図４は、ＲＯＭコードが書き込まれたＩＣ
の平面図である。ここでは、Contact５およびStacked V
ia６が、必要な位置に形成されている。図５は、図４の
ＢＢ’における断面図である。図中における、第１層Me
tal３の最も右側の部分と、ｎ＋領域９とＧＮＤ線２と
の境界部との間に、Contact５が設けられている。このC
ontact５は、前記ｎ＋領域９とＧＮＤ線２とを接続して
いる。また、第１層Metal３の右から２番目の部分と、
その直下のｎ＋領域９との間にもContact５が設けられ
ている。その結果、この第１層Metal３の右から２番目
の部分は、その直下のｎ＋領域とContact５によって接
続されている。この第１層Metal３の右から２番目の部
分は、第２層Metal１２とも、Via４によって接続されて
いる。従って、この領域には、Via４とContact５の両方
が設けられているので、図４の対応する位置には、Stac
ked Via６の表示がされている。
【００３２】図６に、マスクＲＯＭのセルの一部と、こ
のマスクＲＯＭのセルに記憶された情報を読み出す回路
を示す。図６には、マスクＲＯＭにおける、ビット線Ｄ
０とＤ１に囲まれた列のセルトランジスタTr00、Tr10、
Tr20、Tr30のみが示されている。また、これらのセルト
ランジスタTr00、Tr10、Tr20、Tr30には、それぞれ(0
0)、(01)、(10)、(11)が記憶されている。これは、セル
トランジスタの端子と周りの配線との接続で言い換えれ
ば、セルトランジスタTr00のソースおよびドレインは、
どの配線にも接続されておらず、Tr10はビット線Ｄ０と
ＧＮＤ線Ｇ１に接続され、Tr20はＧＮＤ線Ｇ２とビット
線Ｄ１に接続され、Tr30はビット線Ｄ０とＤ１に接続さ
れている、ということである。
【００３３】また、セルトランジスタTr00、Tr10、Tr2
0、Tr30のゲートには、それぞれワード線ＷＬ０、ＷＬ
１、ＷＬ２、ＷＬ３が接続されている。ビット線Ｄ０に
は、このビット線Ｄ０をプリチャージするためのトラン
ジスタ２５のドレインが接続されている。トランジスタ
２５のソースは電源電圧すなわちHighレベルに接続され
ている。トランジスタ２５のゲートは、Lowアクティブ
であり、このゲートには、プリチャージ信号ＰＢが入力
している。
【００３４】ビット線Ｄ１には、このビット線Ｄ１をプ
リチャージするためのトランジスタ２６のドレインが接
続されている。トランジスタ２６のソースは電源電圧す
なわちHighレベルに接続されている。トランジスタ２６
のゲートは、Lowアクティブであり、このゲートには、
プリチャージ信号ＰＢが入力している。ビット線Ｄ１に
は、さらに、このビット線Ｄ１をプルダウンするための
トランジスタ１４のドレインが接続されている。トラン
ジスタ１４のソースは接地されている。トランジスタ１
４のゲートは、Highアクティブであり、このゲートに
は、プルダウン信号ＰＤが入力している。
【００３５】ビット線Ｄ０、Ｄ１は、それぞれセンスア
ンプＳＡ０、ＳＡ１の入力端子に接続されている。セン
スアンプＳＡ０、ＳＡ１の機能は同一であり、ビット線
の状態を入力し、この入力の論理を反転して出力する。
センスアンプＳＡ０、ＳＡ１の出力は、EX-NORゲート１
５に入力されている。さらに、センスアンプＳＡ０の出
力は、ラッチ２１に入力され、センスアンプＳＡ１の出
力は、セレクタ２０に入力されている。
【００３６】さらに、センスアンプＳＡ０およびＳＡ１
の出力は、ANDゲート１８に入力されている。ANDゲート
１８の出力は、前記セレクタ２０に入力されている。セ
レクタ２０の出力は、ラッチ２２に入力されている。ラ
ッチ２１、２２の機能も同一である。ラッチ２１、２２
は、これらのクロック入力端子に入力されるクロック信
号ＣＬＫがHighレベルのとき、入力を出力へ通過（スル
ー）させ、クロック信号ＣＬＫがLowレベルになったと
き、入力をラッチし、クロック信号ＣＬＫがLowレベル
である期間、このラッチした入力を出力し続ける。ラッ
チ２１からは、ラッチ信号ＤＯ０が出力され、ラッチ２
２からは、ラッチ信号ＤＯ１が出力されている。
【００３７】クロック信号ＣＬＫは、前述したようにラ
ッチ２１、２２のクロック入力端子に入力されると共
に、Delay素子２３、三入力ANDゲート２４に入力されて
いる。Delay素子２３の出力もまた、前記三入力ANDゲー
ト２４に入力されている。三入力ANDゲート２４の出
力、すなわちプルダウン信号ＰＤは、前記トランジスタ
１４のゲートに入力されると共に、セレクタ２０のコン
トロール端子、およびORゲート１６に入力されている。
ORゲート１６には、さらにEX-NORゲート１５の出力が入
力されている。ORゲート１６の出力は、前記三入力AND
ゲート２４に入力されている。セレクタ２０は、コント
ロール端子への入力、すなわちプルダウン信号ＰＤがLo
wのとき、入力としてセンスアンプＳＡ１の出力を選択
し、これを後段のラッチ２２へ出力する。コントロール
端子がHighのとき、入力としてANDゲート１８の出力を
選択し、これをラッチ２２へ出力する。
【００３８】次に、上記回路において、各セルに記憶さ
れた２ビットの情報を読み出す方法を説明する。まず、
トランジスタ２５、２６をＯＮし、ビット線Ｄ０、Ｄ１
をプリチャージし、Highレベルにする。次に、トランジ
スタ２５、２６をＯＦＦし、プリチャージを終了させ
る。トランジスタ２５、２６をＯＦＦしても、この時点
では、ビット線Ｄ０、Ｄ１にチャージされた電荷が逃げ
る経路がないので、ビット線Ｄ０、Ｄ１はHighレベルを
保つ。その後、読み出したいセルトランジスタのゲート
に接続されたワード線を立ち上げ（すなわち、Lowレベ
ルからHighレベルに変化させ）、セルトランジスタをＯ
Ｎする。例えば、図６のセルトランジスタTr00に記憶さ
れた情報を読み出したいときには、ワード線ＷＬ０を立
ち上げ、Tr00をＯＮする。
【００３９】そして、このときのビット線Ｄ０、Ｄ１の
状態を見る。Ｄ０のみがLowに変化したとすれば、セル
トランジスタのＤ１に近い側の端子がＧＮＤ線に接続さ
れていたのであるから、このセルトランジスタに記憶さ
れていた情報は(01)である。Ｄ１のみがLowに変化した
とすれば、反対に、Ｄ０に近い側の端子がＧＮＤに落ち
ているのであるから、(10)である。Ｄ０、Ｄ１の両方が
Lowに変化することはありえない。Ｄ０、Ｄ１が、どち
らも変化しなかったとすると、セルトランジスタがＤ０
およびＤ１のどちらにも接続されていないか、あるいは
両方に接続されているかのどちらか一方であるから、記
憶情報は(00)か(11)のどちらかである。
【００４０】Ｄ０、Ｄ１が、どちらも変化しなかった場
合には、次に、トランジスタ１４をＯＮしてビット線Ｄ
１をプルダウンし、Lowに落とす。このとき、Ｄ０にや
はり変化が無く、Highのままであったなら、セルトラン
ジスタはＤ０およびＤ１のどちらにも接続されていない
と判断できるので、記憶情報は(00)である。Ｄ１のプル
ダウンに連動してＤ０もLowに落ちるのであれば、Ｄ０
とＤ１がセルトランジスタによって接続されているので
あるから、記憶情報は(11)であることが判る。
【００４１】次に、上記回路の具体的動作を図７のタイ
ミングチャートを参照して説明する。クロック信号ＣＬ
ＫがLowレベルの期間（例えば時刻t0以前）、プリチャ
ージ信号ＰＢもまたLowレベルとなる。このプリチャー
ジ信号ＰＢが入力されるトランジスタ２５、２６のゲー
トはLowアクティブなので、プリチャージ信号ＰＢがLow
レベルとなる期間、トランジスタ２５、２６はＯＮす
る。すると、トランジスタ２５、２６のドレインに接続
されているビット線Ｄ０、Ｄ１は、どちらもプリチャー
ジされてHighレベルとなる。ビット線Ｄ０、Ｄ１には、
それぞれセンスアンプＳＡ０、ＳＡ１が接続されている
ので、センスアンプＳＡ０、ＳＡ１の出力は、どちらも
入力が反転されてLowとなる。センスアンプＳＡ０、Ｓ
Ａ１の出力は、どちらもEX-NORゲート１５に入力され、
このEX-NORゲート１５の出力はHighとなる。
【００４２】クロック信号ＣＬＫがHighレベルの期間に
は、プリチャージ信号ＰＢもまたHighレベルとなり、ト
ランジスタ２５、２６がＯＦＦしてプリチャージが中止
され、セルに記憶されたデータの検出が開始される。図
７の時刻t0において、クロック信号ＣＬＫがLowレベル
からHighレベルに変化すると、プリチャージ信号ＰＢも
また、LowレベルからHighレベルに変化し、プリチャー
ジが中止される。
【００４３】これと同時に、ワード線ＷＬ０がLowレベ
ルからHighレベルに変えられ、セルトランジスタTr00の
ゲートにHighレベルが印加され、このセルトランジスタ
Tr00がＯＮされる。しかし、セルトランジスタTr00のソ
ースおよびドレインは、ビット線Ｄ０、Ｄ１には接続さ
れていないので、ビット線Ｄ０、Ｄ１の電圧レベルは変
化しない。これは、このセルに記憶された情報が(00)か
(11)のどちらかであることを示している。
【００４４】ビット線Ｄ０、Ｄ１の電圧レベル（Ｄ０＝
High、Ｄ１＝High）はセンスアンプＳＡ０、ＳＡ１によ
って検出され、このセンスアンプＳＡ０、ＳＡ１の出力
（ＳＡ０＝Low、ＳＡ１＝Low）は、それぞれ、ラッチ２
１、セレクタ２０に入力される。ラッチ２１のクロック
入力端子に入力しているクロック信号ＣＬＫは、時刻t0
においてHighとなるので、このラッチ２１はスルー状態
となり、入力であるセンスアンプＳＡ０の出力（Low）
をそのまま出力する。従って、ラッチ２１の出力である
ラッチ信号ＤＯ０はLowとなる。また、センスアンプＳ
Ａ１の出力（Low）はセレクタ２０に入力されるが、こ
のセレクタ２０のコントロール端子に入力されているプ
ルダウン信号ＰＤは、時刻t0においてはLowなので、前
記セレクタ２０は、入力として前記センスアンプＳＡ１
の出力（Low）を選択し、後段のラッチ２２に出力す
る。ラッチ２２は、前記ラッチ２１と同様にスルー状態
なので、結局、このラッチ２２の出力であるラッチ信号
ＤＯ１は、前記センスアンプＳＡ１の出力と同様にLow
となる。センスアンプＳＡ０、ＳＡ１の出力（ＳＡ０＝
Low、ＳＡ１＝Low）は、EX-NORゲート１５にも入力され
る。EX-NORゲート１５の出力は、Highレベルを維持す
る。EX-NORゲート１５の出力は、ORゲート１６に入力さ
れるので、このORゲート１６の出力もHighレベルとな
る。
【００４５】ORゲート１６の出力は、三入力ANDゲート
２４に入力される。この三入力ANDゲート２４には、さ
らに前記クロック信号ＣＬＫと、このクロック信号ＣＬ
ＫがDelay素子２３を通過して遅れが生じた信号とが入
力される。クロック信号ＣＬＫは、時刻t0にLowレベル
からHighレベルに変化するが、Delay素子２３の出力
は、遅れが生じた信号となっているので、時刻t0から、
このDelay素子２３に設定されたDelay時間Tdだけ遅れた
時刻t1において、LowレベルからHighレベルに変化す
る。
【００４６】Delay素子２３の出力は、三入力ANDゲート
２４に入力されるので、Delay素子２３の出力がHighレ
ベルに変化する時刻t1において、三入力ANDゲート２４
の３つの入力は全てHighレベルとなり、この三入力AND
ゲート２４の出力であるプルダウン信号ＰＤは、Lowレ
ベルからHighレベルに変化する。
【００４７】プルダウン信号ＰＤは、トランジスタ１４
のゲートに入力されているので、時刻t1において、この
トランジスタ１４がＯＮされる。トランジスタ１４がＯ
Ｎされると、このトランジスタ１４のドレインに接続さ
れたビット線Ｄ１がプルダウンされてLowレベルとな
る。ビット線Ｄ１の状態はセンスアンプＳＡ１によって
検出され、このセンスアンプＳＡ１の出力は、Lowレベ
ルからHighレベルに変化する。
【００４８】時刻t1においては、ワード線ＷＬ０によっ
てセルトランジスタTr00が選択されている。セルトラン
ジスタTr00のソースおよびドレインは、どの配線にも接
続されていないので、ビット線Ｄ１がプルダウンされて
Lowレベルとなっても、ビット線Ｄ０には影響はなく、
ビット線Ｄ０はHighレベルの状態を保つ。この時点で、
このセルに記憶された情報が(00)であることが判明す
る。ビット線Ｄ１がプルダウンされる時刻t1において
は、上述したようにＤ０＝High、Ｄ１＝Lowなので、セ
ンスアンプＳＡ０、ＳＡ１の出力はLow、Highとなる。
センスアンプＳＡ０の出力（Low）は、ラッチ２１に入
力されるが、ラッチ２１は、時刻t1においても、クロッ
ク信号ＣＬＫがHighなのでスルー状態であり、入力を出
力端子にそのまま出力する。従って、ラッチ２１の出力
であるラッチ信号ＤＯ０はLowを保つ。センスアンプＳ
Ａ１の出力はセレクタ２０に入力されるが、このセレク
タ２０のコントロール端子に入力されているプルダウン
信号ＰＤは、時刻t1においてHighとなるので、このセレ
クタ２０は、入力として、前記センスアンプＳＡ１の出
力ではなく、ANDゲート１８の出力を選択する。ANDゲー
ト１８の出力は、このANDゲート１８への入力であるセ
ンスアンプＳＡ０、ＳＡ１の出力がLow、Highなので、L
owとなる。このLowがセレクタ２０によって選択され
て、後段のラッチ２２へ出力される。ラッチ２２も、時
刻t1においてはスルー状態なので、入力がそのまま出力
される。従って、ラッチ２２の出力であるラッチ信号Ｄ
Ｏ１はLowを保つ。
【００４９】時刻t2において、クロック信号ＣＬＫがLo
wになると、このクロック信号ＣＬＫが入力している三
入力ANDゲート２４の出力であるプルダウン信号ＰＤもL
owになり、トランジスタ１４がＯＦＦされるので、ビッ
ト線Ｄ１のプルダウンが中止される。また、クロック信
号ＣＬＫがLowになるのに同期して、プルアップ信号Ｐ
ＢもLowになるので、このプルアップ信号ＰＢが入力し
ているトランジスタ２５および２６がＯＮし、このトラ
ンジスタ２５および２６を介して、ビット線Ｄ０および
Ｄ１へのプリチャージが開始される。また、時刻t2にお
いて、クロック信号ＣＬＫがLowになると、このクロッ
ク信号ＣＬＫをクロック入力端子に入力しているラッチ
２１、２２がラッチ状態となる。従って、クロック信号
ＣＬＫがLowである時刻t2からt3までは、ラッチ２１、
２２への入力が変化したとしても、これらラッチ２１、
２２の出力は変化しない。
【００５０】時刻t3において、クロック信号ＣＬＫがHi
ghになると、プルアップ信号ＰＤもHighになり、ビット
線Ｄ０およびＤ１へのプリチャージが中止される。これ
と共に、ワード線ＷＬ１が立ち上げられ、セルトランジ
スタTr10がＯＮされる。セルトランジスタTr10は、一方
の端子がビット線Ｄ０に接続され、もう一方の端子がＧ
ＮＤ線Ｇ１に接続されている。セルトランジスタTr10が
ＯＮされることによって、ビット線Ｄ０とＧＮＤ線Ｇ１
とが接続され、ビット線Ｄ０がLowレベルになる。この
とき、このセルトランジスタTr10の端子は、ビット線Ｄ
１には接続されていないので、このビット線Ｄ１に変化
はなく、Highレベルを保つ。すなわち、Ｄ０＝Low、Ｄ
１＝Highとなるので、この時点で、このセルの情報が(0
1)であることが判明する。
【００５１】なお、時刻t3から、Delay素子２３のDelay
時間Tdが経過すると、このDelay素子２３の出力はHigh
レベルに変化する。しかし、ビット線Ｄ０＝Low、Ｄ１
＝Highなので、センスアンプＳＡ０、ＳＡ１の出力はHi
gh、Lowとなる。これらが、EX-NORゲート１５に入力さ
れるので、このEX-NORゲート１５の出力はLowとなる。
このLowレベルが、ORゲート１６に入力されるが、このO
Rゲート１６のもう一方の入力端子には、プルダウン信
号ＰＤが入力される。プルダウン信号ＰＤは、この時点
ではLowレベルなので、結局、前記ORゲート１６への入
力は、どちらもLowレベルとなり、従って、このORゲー
ト１６の出力もLowレベルとなる。ORゲート１６の出力
は、三入力ANDゲート２４に入力されるので、この三入
力ANDゲート２４の出力であるプルダウン信号ＰＤは、L
owレベルを保つ。従って、この場合、ビット線Ｄ１のプ
ルダウンは行われない。 前記センスアンプＳＡ０の出
力（High）は、ラッチ２１を介して、ラッチ信号ＤＯ０
（High）として出力される。また、プルダウン信号ＰＤ
がLowレベルを保つので、このプルダウン信号ＰＤをコ
ントロール端子に入力するセレクタ２０は、入力とし
て、センスアンプＳＡ１の出力（Low）を選択した状態
を保つ。そして、セレクタ２０の出力が、ラッチ２２を
介してラッチ信号ＤＯ１として出力されるので、このラ
ッチ信号ＤＯ１もLowとなる。なお、時刻t4において、
クロック信号ＣＬＫがLowに変化するので、この時点で
ラッチ２１、２２がラッチ状態となり、以後、クロック
信号ＣＬＫがHighに変化する時刻t5までは、ラッチ信号
ＤＯ０、ＤＯ１は変化しない。従って、時刻t4よりわず
かに遅れてビット線のプリチャージが開始され、ビット
線Ｄ０の電圧レベルがLowからHighへ変化し、この変化
に伴ってセンスアンプＳＡ０の出力、すなわちラッチ２
１への入力がHighからLowへ変化するが、このラッチ２
１の出力であるラッチ信号ＤＯ０は変化しない。
【００５２】時刻t4からt5までのプリチャージに続い
て、時刻t5からt6までの期間、ワード線ＷＬ２が立ち上
げられ、セルトランジスタTr20がＯＮされる。セルトラ
ンジスタTr20は、ＧＮＤ線とビット線Ｄ１に接続されて
いるので、ワード線ＷＬ２を立ち上げ、セルトランジス
タTr20をＯＮすると、ビット線Ｄ１がLowレベルに落ち
る。セルトランジスタTr20は、ビット線Ｄ０には接続さ
れていないので、ビット線Ｄ０の電圧レベルは変化せ
ず、Highレベルを保つ。従って、Ｄ０＝High、Ｄ１＝Lo
wとなり、このセルの情報が(10)であることが判明す
る。なお、時刻t5からDelay時間Tdが経過しても、プル
ダウン信号ＰＤがHighにならないのは、上記時刻t3から
t4の期間の場合と同様の動作による。また、センスアン
プＳＡ０、ＳＡ１、セレクタ２０、およびラッチ２１、
２２の動作も、ＳＡ０の系統とＳＡ１の系統との状態が
反転しているだけで、上記時刻t3からt4の期間と同様で
ある。さらに、時刻t6からt7まで、ラッチ２１、２２が
ラッチ状態となり、かつビット線Ｄ０、Ｄ１がプリチャ
ージされるのも、時刻t4からt5までの期間と同様であ
る。
【００５３】時刻t6からt7までのプリチャージに続い
て、時刻t7からt9までの期間、ワード線ＷＬ３が立ち上
げられ、セルトランジスタTr30がＯＮされる。セルトラ
ンジスタTr30は、ビット線Ｄ０とＤ１に接続されてい
る。従って、ワード線ＷＬ３を立ち上げ、セルトランジ
スタTr30をＯＮしても、ビット線Ｄ０およびＤ１に変化
はなく、Highレベルを保つ。この時点で、このセルに記
憶された情報が(00)か(11)のどちらかであることが判明
する。このとき、ビット線Ｄ０、Ｄ１の電圧レベルは、
時刻t0からt1までの期間と同じなので、この時刻t0から
t1までの期間と同様の動作により、ラッチ信号ＤＯ０、
ＤＯ１はLow、Lowとなる。
【００５４】そして、時刻t7からDelay時間Tdが経過し
て時刻t8になると、時刻t1の場合と同様の動作により、
プルダウン信号ＰＤがHighになり、ビット線Ｄ１がプル
ダウンされてLowになる。すると、ビット線Ｄ１とＤ０
は、セルトランジスタTr30によって接続されているの
で、ビット線Ｄ１のプルダウンに同期して、ビット線Ｄ
０もまたLowに変化する。この時点で、このセルに記憶
された情報が(11)であることが判明する。時刻t8からt9
までの動作は、時刻t1からt2までの動作と同様である
が、ビット線Ｄ０、Ｄ１がLow、Lowなので、センスアン
プＳＡ０、ＳＡ１の出力はHigh、Highとなり、センスア
ンプＳＡ０の出力を入力するラッチ２１の出力、すなわ
ちラッチ信号ＤＯ０もHighとなる。また、ANDゲート１
８の出力は、このANDゲート１８への入力がHigh、High
なので、Highとなり、後段のセレクタ２０によってこの
ANDゲート１８の出力が選択され、さらに後段のラッチ
２２に送られる。従って、ラッチ２２の出力であるラッ
チ信号ＤＯ１もHighとなる。時刻t9においてクロック信
号ＣＬＫがLowとなることにより、ラッチ２１、２２が
ラッチ状態となり、これらラッチ２１、２２の出力が固
定されるのは、時刻t2、t4、t6と同様である。以上の動
作により、クロック信号ＣＬＫがHighレベルになるのに
同期して、読み出したいセルトランジスタのゲートに接
続されたワード線を立ち上げ、この直後のクロック信号
ＣＬＫがLowレベルとなる期間にラッチ２１、２２にラ
ッチされたデータ、すなわちラッチ信号ＤＯ０、ＤＯ１
を読めば、読み出したいセルトランジスタに記憶された
２ビットのコードを読み出すことができる。
【００５５】図８は、本発明の第２実施形態である多値
マスクＲＯＭの回路図である。本実施形態においては、
１つのセルに３ビットの情報が記憶される。このため、
各セルの周囲には、３本のビット線および１本のＧＮＤ
線が配線されている。例えば、セルトランジスタQ00の
周囲には、ビット線Ｄ０、Ｄ１、Ｄ２と、ＧＮＤ線Ｇ０
とが配線されている。この合計４本の配線と、セルトラ
ンジスタのソースおよびドレインの２端子との接続関係
によって、３ビットの情報が記憶される。
【００５６】なお、本発明で用いた多値という考え方
は、メモリーのみならず、論理回路にも適用可能であ
り、マスタスライス型の論理回路等にも適用することが
できる。
【００５７】本発明の第３実施形態である多値マスクＲ
ＯＭの回路図を図１１に示す。各セルトランジスタTr0
0、Tr02、Tr04、Tr06、Tr10、…、Tri4、Tri6の周囲に
は、２本のビット線とＧＮＤ線が配線されている。図１
１に示すように、ビット線Ｄ０〜Ｄ７は縦方向に配線さ
れ、ＧＮＤ線Ｇ０〜Ｇｉは横方向に配線されている。
【００５８】例えば、セルトランジスタTr00の周囲に
は、２本のビット線Ｄ０、Ｄ１とＧＮＤ線Ｇ０が配線さ
れており、セルトランジスタTr12の周囲には、２本のビ
ット線Ｄ２、Ｄ３とＧＮＤ線Ｇ１が配線されている。Ｇ
ＮＤ線Ｇ０、Ｇ１、…、Ｇｉは、全てＧＮＤ電位に接続
されている。
【００５９】各セルトランジスタの近傍には、さらにワ
ード線ＷＬ０〜ＷＬｉが配線されている。ワード線は横
方向に配線され、横方向に一列に並べられた複数のセル
トランジスタのゲートに接続されている。例えば、ワー
ド線ＷＬ０は、セルトランジスタTr00、Tr02、Tr04、Tr
06のゲートに接続され、ワード線ＷＬ１は、セルトラン
ジスタTr10、Tr12、Tr14、Tr16のゲートに接続されてい
る。
【００６０】このマスクＲＯＭにおいては、従来技術の
ように、各セルトランジスタのしきい値を変えて記憶情
報をコード化するのではなく、各セルトランジスタのソ
ース、ドレインと、前記２本のビット線、ワード線、Ｇ
ＮＤ線との接続状態によって記憶情報をコード化する。
このため、このマスクＲＯＭにおける全てのセルトラン
ジスタのしきい値は単一の値となっている。従って、こ
れらのセルトランジスタからコードを読み出す時に、こ
れらのセルトランジスタのゲートに印加する電圧は、Hi
ghレベルとLowレベルとの２つの電圧レベルのみでよ
い。
【００６１】このマスクＲＯＭにおいては、セルトラン
ジスタの２端子と、このセルの周囲に配線された４本の
配線との接続の組み合わせを、６つの状態(000)、(00
1)、(010)、(011) 、(100)、(101)に対応させている。
６状態(000)、(001)、(010)、(011)、(100)、(101)と、
端子・配線間の接続との関係は、以下の通りである。 (000)、(101)：ソースまたはドレインのうちの一方が、
ビット線のうちの１本と接続され、他方がＧＮＤ線と接
続されている状態。 (001)：ソースおよびドレインが、どの配線にも接続さ
れていない状態。 (010)：ソースおよびドレインが、それぞれ近接するビ
ット線と接続されている状態。 (011)、(100)：ソースまたはドレインのうちの一方が、
ビット線のうちの１本と接続され、他方がワード線と接
続されている状態。
【００６２】従って、ＲＯＭコードを修正する場合に
は、セルトランジスタの端子と周囲の配線との接続を変
更すればよい。換言すれば、配線工程の変更によって、
ＲＯＭコードの変更が可能である。
【００６３】前述したように、セルトランジスタのゲー
トに印加する電圧は、HighレベルとLowレベルとの２つ
の電圧レベルのみでよいので、当然に、前記ワード線に
印加する電圧も２つの電圧レベルのみでよい。
【００６４】図１２は、本実施形態である多値マスクＲ
ＯＭの、ＩＣ上での構造を示す平面図である。ただし、
この図は、ＲＯＭコードが全く形成されていない状態を
示している。すなわち、図１２においては、全てのセル
トランジスタのソースおよびドレインが未接続の状態で
ある。
【００６５】活性領域は、セルトランジスタが形成され
ている領域を示している。活性領域の上下に隣接する位
置には、横方向に配線されたＧＮＤ線がポリシリコン
（Poly-Si）によって形成されている。また、前記ワー
ド線ＷＬ０、ＷＬ１もまた、ポリシリコン（Poly-Si）
によって形成されていて、これらの配線は、前記活性領
域の中心を横切っている。
【００６６】破線で示した領域は、第１層Metalを示し
ている。第１層Metalのいくつかの領域内には、Viaが設
けられている。前記ビット線Ｄ０〜Ｄ７は、第２層Meta
l１として形成されている。図１２は、ＲＯＭコードが
形成されていない状態なので、ContactおよびStacked
Viaは形成されていない。Stacked Viaは、ViaとContac
tの両方が設けられた領域である。
【００６７】図１３は、図１２のＣＣ’における断面図
である。p-substrateの上層にはp-wellが形成されてい
る。p-wellの上面近傍には、ｎ＋領域が形成されてい
て、活性領域内における２つのｎ＋領域のうちの一方が
ソース領域、もう一方がドレイン領域となっている。
【００６８】前述したように、本発明のマスクＲＯＭに
おけるセルトランジスタのしきい値は単一の値でよいの
で、ＲＯＭセルトランジスタ毎にしきい値を変えるため
のイオン注入は必要ない。従って、当然に、このイオン
注入のためのマスクを用意する必要はない。また、隣り
合う活性領域の間には、素子分離領域が設けられてい
る。
【００６９】素子分離領域の上層には、ポリシリコン
（Poly-Si）によって形成されたＧＮＤ線が積み重ねら
れている。また、p-wellの上面のうち、前記ソース領域
とドレイン領域に挟まれた面には、やはりポリシリコン
（Poly-Si）で形成された、セルトランジスタのゲート
電極が積み重ねられている。このゲート電極は前記ワー
ド線と同一であり、本実施形態ではゲート電極とソース
端子またはドレイン端子を共通コンタクトで接続可能な
様、ＲＯＭセルトランジスタ毎に凸部を有している。
【００７０】前述したように、本発明のマスクＲＯＭに
おけるセルトランジスタのしきい値は単一の値でよく、
ＲＯＭセルトランジスタ毎にしきい値を変えるためのイ
オン注入の必要がない。従って、前記目合わせ精度や不
純物拡散広がりを考慮する必要がなく、ゲートピッチ
を、コンタクトを配置可能な最小間隔まで縮小すること
が可能である。
【００７１】すなわち、本発明のマスクＲＯＭにおける
セルトランジスタの集積度は、前記目合わせ精度や不純
物拡散広がりによって制限されることなく、配線プロセ
スの配線ピッチによって決定される。従って、従来回路
とは異なり、ＣＭＯＳプロセスの微細化が進展すれば、
これに伴って前記セルトランジスタの集積度が向上する
ことが期待できる。
【００７２】ＧＮＤ線およびゲート電極の上層には、絶
縁膜が形成され、この絶縁膜の上層に前記第１層Metal
が形成されている。第１層Metalの上層には再度絶縁膜
が形成され、この絶縁膜の上に前記第２層Metal、すな
わちビット線が形成されている。そして、前記第１層Me
talと第２層Metalとの間で、接続が必要な部分には、前
記Viaが設けられている。
【００７３】図１４に、ＲＯＭコードが書き込まれたＩ
Ｃの回路図（ａ）と、この回路図に対応するＩＣの平面
図（ｂ）とを示す。ここでは、ContactおよびStacked
Viaが、必要な位置に形成されている。
【００７４】図１５は、図１４（ｂ）のＤＤ’における
断面図である。図中における、第１層Metalの最も右側
の部分と、ｎ＋領域とワード線との境界部との間に、Co
ntactが設けられている。このContactは、前記ｎ＋領域
とワード線とを接続している。同様に、図中における、
第１層Metalの左から２番目の部分と、ｎ＋領域とＧＮ
Ｄ線との境界部との間に、Contactが設けられている。
このContactは、前記ｎ＋領域とＧＮＤ線とを接続して
いる。
【００７５】また、第１層Metalの最も左側の部分と、
その直下のｎ＋領域との間にもContactが設けられてい
る。その結果、この第１層Metalの最も左側の部分は、
その直下のｎ＋領域とContactによって接続されてい
る。この第１層Metalの最も左側の部分は、第２層Metal
とも、Viaによって接続されている。従って、この領域
には、ViaとContactの両方が設けられているので、図１
４（ｂ）の対応する位置には、Stacked Viaの表示がさ
れている。
【００７６】次に、本実施形態の動作を図１６に示す読
み出し回路の回路図、図１７に示すタイミング図を用い
て説明する。図１６に、マスクＲＯＭのセルの一部と、
このマスクＲＯＭのセルに記憶された情報を読み出す回
路を示す。図１６には、４値マスクＲＯＭにおける、ビ
ット線Ｄ０とＤ１に囲まれた列のセルトランジスタTr0
0、Tr10、Tr20、Tr30のみが示されている。セルトラン
ジスタTr00、Tr10、Tr20、Tr30のゲートには、それぞれ
ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３が接続されて
いる。
【００７７】また、これらのセルトランジスタTr00、Tr
10、Tr20、Tr30には、それぞれ(00)、(01)、(10)、(11)
の４値が記憶されている。これは、セルトランジスタの
端子と周りの配線との接続で言い換えれば、セルトラン
ジスタTr00はビット線Ｄ０とＧＮＤ線Ｇ０に接続され、
Tr10のソースおよびドレインは、どの配線にも接続され
ておらず、Tr20はビット線Ｄ０とＤ１に接続され、Tr30
はワード線ＷＬ３とビット線Ｄ１に接続されている、と
いうことである。
【００７８】ビット線Ｄ０には、このビット線Ｄ０をプ
リチャージするためのＰＭＯＳトランジスタのドレイン
が接続されている。ＰＭＯＳトランジスタのソースは電
源電圧すなわちHighレベルに接続されている。ＰＭＯＳ
トランジスタのゲートは、Lowアクティブであり、この
ゲートには、プリチャージ信号としてクロック信号ＣＬ
Ｋが入力されている。
【００７９】ビット線Ｄ１には、さらに、このビット線
Ｄ１をプルダウンするためのＮＭＯＳトランジスタのド
レインが接続されている。ＮＭＯＳトランジスタのソー
スは接地されている。ＮＭＯＳトランジスタのゲート
は、Highアクティブであり、このゲートには、プルダウ
ン信号としてクロック信号ＣＬＫの反転信号が入力され
ている。
【００８０】ビット線Ｄ０、Ｄ１は、それぞれセンスア
ンプＳＡ０、ＳＡ１の入力端子に接続されている。セン
スアンプＳＡ０、ＳＡ１では、入力されたビット線の状
態（論理）を反転せずに出力する。センスアンプＳＡ
０、ＳＡ１の論理判定レベルは、Highレベル(VDD)とLow
レベル(GND)との間の電圧の1/2のレベル((VDD-GND)/2)
よりも、それぞれ高いレベルと低いレベルに設定されて
いる。
【００８１】さらに、センスアンプＳＡ０およびＳＡ１
の出力は、それぞれラッチＬＡ０、ＬＡ１に入力されて
いる。ラッチＬＡ０、ＬＡ１の機能は同一であり、これ
らのクロック入力端子に入力されるクロック信号ＣＬＫ
がHighレベルのとき、入力を出力へ通過（スルー）さ
せ、クロック信号ＣＬＫがLowレベルになったとき、入
力をラッチし、クロック信号ＣＬＫがLowレベルである
期間、このラッチした入力を出力し続ける。ラッチＬＡ
０からは、信号ＤＯ０が出力され、ラッチＬＡ１から
は、信号ＤＯ１が出力されている。
【００８２】クロック信号ＣＬＫは、前述したようにラ
ッチＬＡ０、ＬＡ１のクロック入力端子に入力されると
共に、ビット線Ｄ０をプリチャージするためのＰＭＯＳ
トランジスタのゲートと、ビット線Ｄ１をプルダウンす
るための信号を生成するインバータに入力されている。
【００８３】次に、上記回路において、各セルに記憶さ
れた２ビットの情報を読み出す方法を説明する。まず、
ＣＬＫをLowレベルにし、ビット線Ｄ０、Ｄ１にそれぞ
れ接続されているＰＭＯＳ、ＮＭＯＳトランジスタの両
方をＯＮする。これにより、ビット線Ｄ０はプリチャー
ジされてHighレベルになり、ビット線Ｄ１はプルダウン
されてLowレベルになる。
【００８４】次に、ＣＬＫをHighレベルにし、ビット線
Ｄ０、Ｄ１にそれぞれ接続されているＰＭＯＳ、ＮＭＯ
Ｓトランジスタの両方をＯＦＦし、プリチャージ、プル
ダウンを終了させる。これらのＰＭＯＳ、ＮＭＯＳトラ
ンジスタをＯＦＦしても、この時点では、ビット線Ｄ０
にチャージされた電荷が逃げる経路がなく、また、ビッ
ト線Ｄ１には電荷が流入する経路がないので、ビット線
Ｄ０、Ｄ１はそれぞれHighレベル、Lowレベルを保つ。
その後、読み出したいセルトランジスタのゲートに接続
されたワード線を立ち上げ（すなわち、LowレベルからH
ighレベルに変化させ）、セルトランジスタをＯＮす
る。例えば、図１６のセルトランジスタTr00に記憶され
た情報を読み出したいときには、ワード線ＷＬ０を立ち
上げ、Tr00をＯＮする。
【００８５】そして、このときのビット線Ｄ０、Ｄ１の
状態をセンスアンプＳＡ０、ＳＡ１で判定する。図１６
の例では、ワード線立ち上げ後のビット線Ｄ０、Ｄ１の
電位変化で次の４状態を判定可能である。
【００８６】すなわち、Ｄ０のみがHighからLowへ変化
し、Ｄ１はLowレベルのままだとすれば、セルトランジ
スタの、ビット線Ｄ１に近い側の端子がＧＮＤ線に接続
されていたのであるから、このセルトランジスタの記憶
情報は(00)である。
【００８７】Ｄ０、Ｄ１が、どちらも変化しなかった場
合には、セルトランジスタはＤ０およびＤ１のどちらに
も接続されていないと判断できるので、記憶情報は(01)
である。
【００８８】Ｄ０、Ｄ１の両方が電位変化し、両者の電
位差が小さくなる場合には、セルトランジスタは、Ｄ
０、Ｄ１両方に接続されていると判断できるので、記憶
情報は(10)である。
【００８９】Ｄ０が変化せず、Ｄ１の電位が上昇し、Hi
ghレベルからセルトランジスタのスレッショルド電圧
（Vt）分低いレベルにまで達したとすれば、セルトラン
ジスタはワード線とＤ１に接続されていると判断できる
ので、記憶情報は(11)である。
【００９０】次に、上記回路の具体的動作を図１７のタ
イミングチャートを参照して説明する。図１７のタイミ
ングチャートでは、t0-t1間にワード線ＷＬ０が立ち上
がって、図１６のセルトランジスタTr00が読み出され、
以降順にt2-t3間、t4-t5間、t6-t7間にそれぞれ図１６
のセルトランジスタTr10、Tr20、Tr30が読み出される動
作を示している。
【００９１】クロック信号ＣＬＫがLowレベルの期間
（例えば時刻t0以前）、ビット線Ｄ０、Ｄ１にそれぞれ
接続されているＰＭＯＳ、ＮＭＯＳトランジスタ両方を
ＯＮする。これにより、ビット線Ｄ０はプリチャージさ
れてHighレベルに、Ｄ１はプルダウンされてLowレベル
になる。ビット線Ｄ０、Ｄ１には、それぞれセンスアン
プＳＡ０、ＳＡ１が接続されているので、センスアンプ
ＳＡ０、ＳＡ１からは、どちらも入力がそのまま出力さ
れ、それぞれHigh、Lowとなる。
【００９２】クロック信号ＣＬＫがHighレベルの期間に
は、ビット線Ｄ０、Ｄ１にそれぞれ接続されているＰＭ
ＯＳ、ＮＭＯＳトランジスタ両方がＯＦＦされてプリチ
ャージ、プルダウンが中止され、セルに記憶されたデー
タの検出が開始される。
【００９３】図１７の時刻t0において、クロック信号Ｃ
ＬＫがLowレベルからHighレベルに変化すると、ビット
線Ｄ０、Ｄ１のプリチャージ、プルダウン動作が中止さ
れる。
【００９４】これと同時に、ワード線ＷＬ０がLowレベ
ルからHighレベルに立ち上がり、セルトランジスタTr00
のゲートにHighレベルが印加され、このセルトランジス
タTr00がＯＮされる。セルトランジスタTr00は、一方の
端子がビット線Ｄ０に接続され、もう一方の端子がＧＮ
Ｄ線に接続されている。セルトランジスタTr00がＯＮさ
れることによって、ビット線Ｄ０とＧＮＤ線とが接続さ
れ、ビット線Ｄ０がLowレベルになる。
【００９５】このとき、このセルトランジスタTr00の端
子は、ビット線Ｄ１には接続されていないので、このビ
ット線Ｄ１に変化はなく、Lowレベルを保つ。すなわ
ち、Ｄ０＝Low、Ｄ１＝Lowとなるので、このセルの情報
が(00)であることが判明する。
【００９６】これらの値がセンスアンプＳＡ０、ＳＡ１
で判定され、それぞれラッチＬＡ０、ＬＡ１に入力され
る。t0-t1間のＣＬＫがHighの間は、ラッチＬＡ０、Ｌ
Ａ１がデータスルーの状態なので、センスアンプＳＡ
０、ＳＡ１の出力がそのままＤＯ０、ＤＯ１へ伝達され
る。これらの値はt1-t2間のＣＬＫがLowの間はラッチＬ
Ａ０、ＬＡ１で保持される。また、t1-t2間には、同時
に、ビット線Ｄ０はプリチャージされてHighレベルに、
Ｄ１はプルダウンされてLowレベルになる。
【００９７】次に、時刻t2において、クロック信号ＣＬ
ＫがLowレベルからHighレベルに変化すると、ビット線
Ｄ０、Ｄ１のプリチャージ、プルダウン動作が中止され
る。
【００９８】これと同時に、ワード線ＷＬ１がLowレベ
ルからHighレベルに立ち上がり、セルトランジスタTr10
のゲートにHighレベルが印加され、このセルトランジス
タTr10がＯＮする。セルトランジスタTr10は、ビット線
Ｄ０、Ｄ１に接続されていないので、セルトランジスタ
Tr10がＯＮされてもビット線Ｄ０、Ｄ１に変化はなく、
それぞれHigh、Lowレベルを保つ。すなわち、Ｄ０＝Hig
h、Ｄ１＝Lowとなるので、このセルの情報が(01)である
ことが判明する。
【００９９】これらの値がセンスアンプＳＡ０、ＳＡ１
で判定され、それぞれラッチＬＡ０、ＬＡ１に入力され
る。t2-t3間のＣＬＫがHighの間は、ラッチＬＡ０、Ｌ
Ａ１がデータスルーの状態なので、センスアンプＳＡ
０、ＳＡ１の出力がそのままＤＯ０、ＤＯ１へ伝達され
る。これらの値はt3-t4間のＣＬＫがLowの間はラッチＬ
Ａ０、ＬＡ１で保持される。また、t3-t4間には、同時
に、ビット線Ｄ０はプリチャージされてHighレベルに、
Ｄ１はプルダウンされてLowレベルになる。
【０１００】次に、時刻t4において、クロック信号ＣＬ
ＫがLowレベルからHighレベルに変化すると、ビット線
Ｄ０、Ｄ１のプリチャージ、プルダウン動作が中止され
る。
【０１０１】これと同時に、ワード線ＷＬ２がLowレベ
ルからHighレベルに立ち上がり、セルトランジスタTr20
のゲートにHighレベルが印加され、このセルトランジス
タTr20がＯＮする。セルトランジスタTr20は、ビット線
Ｄ０、Ｄ１両方に接続されているので、セルトランジス
タTr20がＯＮすると、ビット線Ｄ０に蓄えられていた電
荷がビット線Ｄ１に流れ込み、ビット線Ｄ０の電位は低
下し、Ｄ１の電位は上昇し、最終的には両者の電位は、
HighレベルとLowレベルの中間レベルに近づき、両者の
電位差が小さくなる。
【０１０２】前述したように、センスアンプＳＡ０、Ｓ
Ａ１の論理判定レベルが、前記中間レベルよりも、それ
ぞれ高いレベルと低いレベルに設定されているため、Ｓ
Ａ０、ＳＡ１からは、それぞれLow、Highレベルが出力
され、このセルの情報が(10)であることが判明する。
【０１０３】上記のレベルがセンスアンプＳＡ０、ＳＡ
１から出力され、それぞれラッチＬＡ０、ＬＡ１に入力
される。t4-t5間のＣＬＫがHighの間は、ラッチＬＡ
０、ＬＡ１がデータスルーの状態なので、センスアンプ
ＳＡ０、ＳＡ１の出力がそのままＤＯ０、ＤＯ１へ伝達
される。これらの値は、t5-t6間のＣＬＫがLowの間は、
ラッチＬＡ０、ＬＡ１で保持される。また、t5-t6間に
は、同時に、ビット線Ｄ０はプリチャージされてHighレ
ベルに、Ｄ１はプルダウンされてLowレベルになる。
【０１０４】次に、時刻t6において、クロック信号ＣＬ
ＫがLowレベルからHighレベルに変化すると、ビット線
Ｄ０、Ｄ１のプリチャージ、プルダウン動作が中止され
る。
【０１０５】これと同時に、ワード線ＷＬ３がLowレベ
ルからHighレベルに立ち上がり、セルトランジスタTr30
のゲートにHighレベルが印加され、このセルトランジス
タTr30がＯＮする。セルトランジスタTr30は、ビット線
Ｄ０には接続されておらず、ワード線ＷＬ３とビット線
Ｄ１に接続されているので、セルトランジスタTr30がＯ
Ｎすると、ビット線Ｄ０の電位は変化せず、Ｄ１は、ワ
ード線ＷＬ３とセルトランジスタを介して接続されるの
で、このＤ１の電位は上昇し、最終的には、Highレベル
からセルトランジスタのスレッショルド電圧分低いレベ
ルに達する。
【０１０６】前述したように、センスアンプＳＡ１の論
理判定レベルは、中間レベルより低いレベルに設定され
ているため、ＳＡ０、ＳＡ１からは、共にHighレベルが
出力され、このセルの情報が(11)であることが判明す
る。
【０１０７】上記のレベルがセンスアンプＳＡ０、ＳＡ
１から出力され、それぞれラッチＬＡ０、ＬＡ１に入力
される。t6-t7間のＣＬＫがHighの間は、ラッチＬＡ
０、ＬＡ１がデータスルーの状態なので、センスアンプ
ＳＡ０、ＳＡ１の出力がそのままＤＯ０、ＤＯ１へ伝達
される。これらの値は、t7以降のＣＬＫがLowの間は、
ラッチＬＡ０、ＬＡ１で保持される。
【０１０８】以上の動作により、クロック信号ＣＬＫが
Highレベルになるのに同期して、読み出したいセルトラ
ンジスタのゲートに接続されたワード線を立ち上げた
後、適当な時間を経てラッチ信号ＤＯ０、ＤＯ１を読め
ば、読み出したいセルトランジスタに記憶された２ビッ
トのコードを読み出すことができる。
【０１０９】図１８は、本発明の第４実施形態である多
値マスクＲＯＭの回路図である。本実施形態において
は、１つのセルに１０種類の情報が記憶される。このた
め、各セルの周囲には、３本のビット線および１本のＧ
ＮＤ線が配線されている。例えば、セルトランジスタR0
0の周囲には、ビット線Ｄ０、Ｄ１、Ｄ２と、ＧＮＤ線
と、ワード線ＷＬ０とが配線されている。この合計５本
の配線と、セルトランジスタのソースおよびドレインの
２端子との接続関係によって、１０種類の情報が記憶さ
れる。
【０１１０】図１８の例では、次の１０種類のＲＯＭコ
ードが形成されている。 (0000)：ソースおよびドレインが、どの配線にも接続さ
れていない状態。 (0001)、(0010)、(0011)：ソースまたはドレインのうち
の一方が、ビット線のうちの１本と接続され、他方がＧ
ＮＤ線と接続されている状態。 (0100)、(0101)、(0110)：ソースおよびドレインが、そ
れぞれ異なるビット線と接続されている状態。 (0111)、(1000)、(1001)：ソースまたはドレインのうち
の一方が、ビット線のうちの１本と接続され、他方がワ
ード線と接続されている状態。
【０１１１】前記第２実施形態の構成の場合、図８に示
したように、７種類のＲＯＭコードしか形成できない。
すなわち、３本のビット線に対して、23=8種類以下の状
態しか作り出すことができない。さらに、前記第２実施
形態の構成では、読み出されたデータを隣接するビット
間で演算し、ビット整形するという後処理が必要とな
る。これに対して、本実施形態の構成によれば、前記第
２実施形態よりＲＯＭコードの種類を増やすことが可能
であり、３本のビット線に対して、23=8種類以上の状態
を作り出すことができるため、３本のビット線を有効に
利用できる。
【０１１２】以上、各ＲＯＭセルトランジスタに配され
るビット線が、２本と３本の例を説明してきたが、本発
明の構成はこれに限られることはなく、ｎ本（ｎは２以
上の整数）のビット線と、ワード線と、ＧＮＤ線とによ
り、 ２・ｎ＋ｎ・（ｎ−１）／２＋１ の状態を作り出すことが可能である。
【０１１３】
【発明の効果】本発明によれば、ＲＯＭコードがコンタ
クトの有無のみによって形成されているので、ＲＯＭコ
ードを改版する場合の製造ＴＡＴが短縮される。また、
ＲＯＭコードを改版する場合、コンタクトを形成するた
めのマスクのみを改版すればよく、改版マスクの枚数を
少なくすることができる。例えば、４値マスクＲＯＭの
場合、改版マスクを１枚に低減することができる。ま
た、本発明のマスクＲＯＭにおけるセルトランジスタの
しきい値は単一の値でよく、しきい値を変えるためのイ
オン注入の必要がない。従って、イオン注入のための目
合わせ精度や不純物拡散広がりを考慮する必要がなく、
セルトランジスタのゲートピッチを、コンタクトを配置
可能な最小間隔まで縮小することが可能である。すなわ
ち、本発明のマスクＲＯＭにおけるセルトランジスタの
集積度は、前記目合わせ精度や不純物拡散広がりによっ
て制限されることなく、配線プロセスの配線ピッチによ
って決定されるので、従来技術とは異なり、ＣＭＯＳプ
ロセスの微細化が進展すれば、これに伴って前記セルト
ランジスタの集積度が向上することが期待できる。さら
に、ＲＯＭコードの読み出しにおいて、ワード線に印加
する電圧の制御を単純化することができる。具体的に
は、従来のしきい値を変える方法では、一つのセルに記
憶できる状態数とほぼ同数の異なった電圧レベルにワー
ド線を制御する必要があったが、本発明によれは、High
レベルとLowレベルの２種類の電圧レベルでよい。
【０１１４】さらに、ソース端子、ドレイン端子の一方
がビット線に接続され、他方がワード線に接続された状
態もＲＯＭコードに加えることによって、ＲＯＭ内の各
セルトランジスタに書き込み可能な情報量が増加する。
また、同じ情報量を書き込む場合には、読み出し動作が
簡略化される。具体的には、１回の読み出し動作で４値
すなわち２ビットのＲＯＭコードを読み出すことが可能
となる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態である多値マスクＲＯ
Ｍの回路図。
【図２】 多値マスクＲＯＭの構造を示す平面図。
【図３】 多値マスクＲＯＭの構造を示す断面図。
【図４】 多値マスクＲＯＭの構造を示す平面図。
【図５】 多値マスクＲＯＭの構造を示す断面図。
【図６】 多値マスクＲＯＭのセルの一部と、これらの
セルの読み出し回路を示す図。
【図７】 セルの読み出し回路の動作を説明するための
タイミングチャート。
【図８】 本発明の第２実施形態である多値マスクＲＯ
Ｍの回路図。
【図９】 多値マスクＲＯＭの一従来例の回路図。
【図１０】 一従来例におけるワード線の電位制御を示
すグラフ。
【図１１】 本発明の第３実施形態である多値マスクＲ
ＯＭの回路図。
【図１２】 多値マスクＲＯＭの構造を示す平面図。
【図１３】 多値マスクＲＯＭの構造を示す断面図。
【図１４】 多値マスクＲＯＭの回路図および平面図。
【図１５】 多値マスクＲＯＭの構造を示す断面図。
【図１６】 多値マスクＲＯＭのセルの一部と、これら
のセルの読み出し回路を示す図。
【図１７】 セルの読み出し回路の動作を説明するため
のタイミングチャート。
【図１８】 本発明の第４実施形態である多値マスクＲ
ＯＭの回路図。
【符号の説明】
１ 活性領域 ２ ＧＮＤ線 ３ 第１層Metal ４ Via ５ Contact ６ Stacked Via ７ p-substrate ８ p-well ９ n+領域 １０ 素子分離領域 １１ ゲート電極 １２ 第２層Metal １３ 酸化膜 １４ トランジスタ １５ EX-NORゲート １６ ORゲート １８ ANDゲート ２０ セレクタ ２１、２２ ラッチ ２３ Delay素子 ２４ 三入力ANDゲート ２５、２６ トランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 16/02 G11C 16/06 H01L 27/112

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のワード線と、 これらのワード線と交差する方向に配線された複数のビ
    ット線と、 前記ワード線とビット線との交点位置に、マトリックス
    状に配置されたセルトランジスタと、 接地電位に接続された接地線、電源電位に接続された電
    源線の少なくとも一方とを有する多値マスクＲＯＭにお
    いて、 前記ワード線に沿って並べられた一列のセルトランジス
    タのゲート端子は同一のワード線に接続され、 前記ビット線に沿って並べられた一列のセルトランジス
    タのソース端子またはドレイン端子のいずれか一方は、
    前記複数のビット線、接地線、電源線のいずれかに接続
    され、 前記ソース端子またはドレイン端子のいずれか他方は、
    前記複数のビット線、接地線、電源線のうち、前記ソー
    ス端子またはドレイン端子のいずれか一方が接続されて
    いない配線のいずれかに接続されていることを特徴とす
    る多値マスクＲＯＭ。
  2. 【請求項２】 前記セルトランジスタは、 ソース端子およびドレイン端子が、前記複数のビット
    線、接地線、電源線のいずれにも接続されていないセル
    トランジスタを含むことを特徴とする請求項１に記載の
    多値マスクＲＯＭ。
  3. 【請求項３】 前記セルトランジスタは、 ソース端子またはドレイン端子のいずれか一方が、前記
    接地線に接続され、前記ソース端子またはドレイン端子
    のいずれか他方が、前記複数のビット線のいずれかに接
    続されているセルトランジスタと、 ソース端子またはドレイン端子のいずれか一方が、前記
    複数のビット線のいずれかに接続され、ソース端子また
    はドレイン端子のいずれか他方が、前記ソース端子また
    はドレイン端子のいずれか一方が接続されていないビッ
    ト線のいずれかに接続されているセルトランジスタとを
    さらに含むことを特徴とする請求項２に記載の多値マス
    クＲＯＭ。
  4. 【請求項４】 前記ビット線に沿って並べられた一列の
    セルトランジスタの近傍には、２本のビット線が配線さ
    れ、 前記セルトランジスタは、 ソース端子またはドレイン端子のいずれか一方が、前記
    接地線に接続され、前記ソース端子またはドレイン端子
    のいずれか他方が、前記２本のビット線のいずれかに接
    続されているセルトランジスタと、 ソース端子またはドレイン端子のいずれか一方が、前記
    ２本のビット線のいずれか一方に接続され、ソース端子
    またはドレイン端子のいずれか他方が、前記２本のビッ
    ト線のいずれか他方に接続されているセルトランジスタ
    とを含むことを特徴とする請求項３に記載の多値マスク
    ＲＯＭ。
  5. 【請求項５】 前記ワード線に沿って並べられた一列の
    セルトランジスタの近傍には、前記ワード線に沿った方
    向に配線された接地線が、一列に対し１本設けられてい
    ることを特徴とする請求項４に記載の多値マスクＲＯ
    Ｍ。
  6. 【請求項６】 前記セルトランジスタのソース端子、ド
    レイン端子のいずれかと、前記複数のビット線、接地
    線、電源線のいずれかとの接続は、前記セルトランジス
    タが形成されたＩＣにおける拡散ソース領域、拡散ドレ
    イン領域のいずれかと、ウェル領域の上層に設けられた
    導電層のいずれかとのコンタクトを形成することによっ
    て成されることを特徴とする請求項１ないし５のいずれ
    かに記載の多値マスクＲＯＭ。
  7. 【請求項７】 前記セルトランジスタのソース端子、ド
    レイン端子のいずれかと、前記接地線とを、前記拡散ソ
    ース領域、拡散ドレイン領域のいずれかと第１の導電層
    との境界部と、この上部に形成された第２の導電層との
    間にコンタクトを設けて接続し、 前記セルトランジスタのソース端子、ドレイン端子のい
    ずれかと、前記ビット線とを、前記拡散ソース領域、拡
    散ドレイン領域のいずれかと、この上部に形成された第
    ２の導電層との間にコンタクトを設けて接続したことを
    特徴とする請求項６に記載の多値マスクＲＯＭ。
  8. 【請求項８】 前記セルトランジスタが形成されたＩＣ
    におけるウェル領域の上層の、前記拡散ソース領域、拡
    散ドレイン領域のいずれかに隣接する位置には、前記接
    地線として機能する前記第１の導電層が形成され、 この第１の導電層のさらに上層の、前記拡散ソース領
    域、拡散ドレイン領域のいずれかの上部と、前記拡散ソ
    ース領域、拡散ドレイン領域のいずれかと前記第１の導
    電層との境界部の上部とには、前記第２の導電層が形成
    され、 この第２の導電層のさらに上層の、この第２の導電層の
    上部には、前記ビット線として機能する第３の導電層が
    形成され、 前記拡散ソース領域、拡散ドレイン領域のいずれかの上
    部に形成された第２の導電層と、前記第３の導電層とは
    接続され、 前記拡散ソース領域、拡散ドレイン領域のいずれかと前
    記第１の導電層との境界部の上部に形成された第２の導
    電層と、前記第３の導電層とは接続されていないことを
    特徴とする請求項７に記載の多値マスクＲＯＭ。
  9. 【請求項９】 請求項４または５に記載の多値マスクＲ
    ＯＭにおいて、 前記２本のビット線をプリチャージし、 記憶された情報を読み出したいセルトランジスタのゲー
    ト端子に接続されたワード線を立ち上げ、 前記２本のビット線の電圧レベルを検出し、 前記２本のビット線の電圧レベルがどちらもハイレベル
    であれば、前記２本のビット線のいずれか一方を接地し
    た後、前記２本のビット線のいずれか他方の電圧レベル
    を検出することを特徴とする多値マスクＲＯＭの読み出
    し方法。
  10. 【請求項１０】 前記セルトランジスタは、 ソース端子またはドレイン端子のいずれか一方が、前記
    ワード線に接続され、前記ソース端子またはドレイン端
    子のいずれか他方が、前記複数のビット線のいずれかに
    接続されているセルトランジスタをさらに含むことを特
    徴とする請求項１ないし５のいずれかに記載の多値マス
    クＲＯＭ。
  11. 【請求項１１】 請求項１０に記載の多値マスクＲＯＭ
    において、 所定のビット線をプリチャージし、この所定のビット線
    以外のビット線を接地し、 前記プリチャージおよび接地を中止した後に、記憶され
    た情報を読み出したいセルトランジスタのゲート端子に
    接続されたワード線を立ち上げ、 前記所定のビット線の電位レベルを第１の判定レベルと
    比較し、 前記所定のビット線以外のビット線の電位レベルを第２
    の判定レベルと比較し、 これらの比較結果から、前記セルトランジスタに記憶さ
    れた情報を読み出すことを特徴とする多値マスクＲＯＭ
    の読み出し方法。
  12. 【請求項１２】 前記第１の判定レベルは、電源電位と
    接地電位との中間の電位レベルより高く、前記第２の判
    定レベルは、電源電位と接地電位との中間の電位レベル
    より低いことを特徴とする請求項１１に記載の多値マス
    クＲＯＭの読み出し方法。
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