JPH05283654A - マスクｒｏｍとその製造方法 - Google Patents
マスクｒｏｍとその製造方法Info
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- JPH05283654A JPH05283654A JP8123692A JP8123692A JPH05283654A JP H05283654 A JPH05283654 A JP H05283654A JP 8123692 A JP8123692 A JP 8123692A JP 8123692 A JP8123692 A JP 8123692A JP H05283654 A JPH05283654 A JP H05283654A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【構成】本発明のマスクＲＯＭは、メモリセルトランジ
スタのチャネル領域が複数に分割されていて、各チャネ
ル領域上のゲート電極の厚さまたはゲート電極の厚さが
異なっている。 【効果】本発明によれば、イオン注入によりデータを書
込む際に各チャネル領域毎にしきい電圧を異ならせるこ
とが出来る。従ってメモリセルトランジスタに複数の情
報を書込んだ多値ＲＯＭが実現できる。
スタのチャネル領域が複数に分割されていて、各チャネ
ル領域上のゲート電極の厚さまたはゲート電極の厚さが
異なっている。 【効果】本発明によれば、イオン注入によりデータを書
込む際に各チャネル領域毎にしきい電圧を異ならせるこ
とが出来る。従ってメモリセルトランジスタに複数の情
報を書込んだ多値ＲＯＭが実現できる。
Description
【０００１】
【産業上の利用分野】本発明はマスクＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。特に、多値ＲＯ
Ｍに関する。
Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。特に、多値ＲＯ
Ｍに関する。
【０００２】
【従来の技術】ＮＯＲ型メモリセルで構成されるマスク
ＲＯＭは、メモリセルトランジスタのしきい電圧を変化
させることによりデータを記憶している。しきい電圧の
制御はメモリセルトランジスタのワード線を兼ねるゲー
ト、ソース、ドレインを形成したところでゲートの上か
らイオン注入を行う。このようにして形成したメモリセ
ルは”０”、”１”の２種類の情報しか書き込めず、メ
モリセルトランジスタの数はマスクＲＯＭの記憶容量分
だけ必要である。ここで、１つのメモリセルに三種類以
上の情報を書き込むことができれば、マスクＲＯＭの記
憶容量を飛躍的に増大させることができる。本明細書で
はこの様なマスクＲＯＭを多値ＲＯＭと呼ぶ。例えば、
１つのメモリセルに４種類の情報を書き込むことができ
ればチップ面積をほとんど増加させずに記憶容量を２倍
にすることができる。
ＲＯＭは、メモリセルトランジスタのしきい電圧を変化
させることによりデータを記憶している。しきい電圧の
制御はメモリセルトランジスタのワード線を兼ねるゲー
ト、ソース、ドレインを形成したところでゲートの上か
らイオン注入を行う。このようにして形成したメモリセ
ルは”０”、”１”の２種類の情報しか書き込めず、メ
モリセルトランジスタの数はマスクＲＯＭの記憶容量分
だけ必要である。ここで、１つのメモリセルに三種類以
上の情報を書き込むことができれば、マスクＲＯＭの記
憶容量を飛躍的に増大させることができる。本明細書で
はこの様なマスクＲＯＭを多値ＲＯＭと呼ぶ。例えば、
１つのメモリセルに４種類の情報を書き込むことができ
ればチップ面積をほとんど増加させずに記憶容量を２倍
にすることができる。
【０００３】従来の多値ＲＯＭは、メモリセルトランジ
スタのチャネル幅やチャネル長を変えて、メモリセルト
ランジスタの電流駆動能力を変化させることにより三種
類以上の情報を記憶する。データ書き込みはソース、ド
レインを形成する際、拡散層マスクを用いて行う。しか
し、拡散工程はマスクＲＯＭ形成工程の初期段階にある
ため、ユーザーからデータを入手してから製品出荷まで
の期間（以下、ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ Ｔｉ
ｍｅと略記する）が長くなる。従って、データ書き込み
を拡散層マスクで行う従来の多値ＲＯＭは実用的ではな
かった。
スタのチャネル幅やチャネル長を変えて、メモリセルト
ランジスタの電流駆動能力を変化させることにより三種
類以上の情報を記憶する。データ書き込みはソース、ド
レインを形成する際、拡散層マスクを用いて行う。しか
し、拡散工程はマスクＲＯＭ形成工程の初期段階にある
ため、ユーザーからデータを入手してから製品出荷まで
の期間（以下、ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ Ｔｉ
ｍｅと略記する）が長くなる。従って、データ書き込み
を拡散層マスクで行う従来の多値ＲＯＭは実用的ではな
かった。
【０００４】また、従来の多値ＲＯＭで、異なったパタ
ーンの複数枚のマスクを用いてイオン注入を複数回行い
メモリセルトランジスタのしきい値を変化させてデータ
を書込むものがあった。しかし、マスクとなるフォトレ
ジストを複数回開孔する必要があるためやはりＴＡＴが
長くなるという問題があった。
ーンの複数枚のマスクを用いてイオン注入を複数回行い
メモリセルトランジスタのしきい値を変化させてデータ
を書込むものがあった。しかし、マスクとなるフォトレ
ジストを複数回開孔する必要があるためやはりＴＡＴが
長くなるという問題があった。
【０００５】
【発明が解決しようとする課題】上記したように、従来
の多値ＲＯＭはＴＡＴが長いという欠点があった。本発
明は上記欠点を除去し、従来の多値ＲＯＭと比較してＴ
ＡＴの短い多値ＲＯＭを提供することを目的とする。
の多値ＲＯＭはＴＡＴが長いという欠点があった。本発
明は上記欠点を除去し、従来の多値ＲＯＭと比較してＴ
ＡＴの短い多値ＲＯＭを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を解決するため
に、本発明では第１導電領域と、前記第１導電領域内に
形成した第２導電型のソース領域と、前記第１導電領域
内に形成した第２導電型のドレイン領域と、前記ソース
領域と前記ドレイン領域とに隣接する第１のチャネル領
域と、前記ソース領域と前記ドレイン領域とに隣接する
第２のチャネル領域と、前記第１のチャネル領域上と前
記第２のチャネル領域上とに形成したゲート絶縁膜と、
前記第１のチャネル領域上の前記ゲート絶縁膜上に形成
した第１のゲート電極と、前記第２のチャネル領域上の
前記ゲート絶縁膜上に形成し前記第１のゲート電極より
もイオン注入に対する透過性が高い第２のゲート電極と
を有するメモリセルを具備することを特徴とするマスク
ＲＯＭを提供する。
に、本発明では第１導電領域と、前記第１導電領域内に
形成した第２導電型のソース領域と、前記第１導電領域
内に形成した第２導電型のドレイン領域と、前記ソース
領域と前記ドレイン領域とに隣接する第１のチャネル領
域と、前記ソース領域と前記ドレイン領域とに隣接する
第２のチャネル領域と、前記第１のチャネル領域上と前
記第２のチャネル領域上とに形成したゲート絶縁膜と、
前記第１のチャネル領域上の前記ゲート絶縁膜上に形成
した第１のゲート電極と、前記第２のチャネル領域上の
前記ゲート絶縁膜上に形成し前記第１のゲート電極より
もイオン注入に対する透過性が高い第２のゲート電極と
を有するメモリセルを具備することを特徴とするマスク
ＲＯＭを提供する。
【０００７】また、第１導電領域と、前記第１導電領域
内に形成した第２導電型のソース領域と、前記第１導電
領域内に形成した第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域とに隣接する第１のチャネ
ル領域と、前記ソース領域と前記ドレイン領域とに隣接
する第２のチャネル領域と、前記第１のチャネル領域上
と前記第２のチャネル領域上とに形成したゲート絶縁膜
と、前記第１のチャネル領域上の前記ゲート絶縁膜上に
形成した第１のゲート電極と、前記第２のチャネル領域
上の前記ゲート絶縁膜上に形成し膜厚が前記第１のゲー
ト電極の膜厚よりも薄い第２のゲート電極とを有するメ
モリセルを具備することを特徴とするマスクＲＯＭを提
供する。
内に形成した第２導電型のソース領域と、前記第１導電
領域内に形成した第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域とに隣接する第１のチャネ
ル領域と、前記ソース領域と前記ドレイン領域とに隣接
する第２のチャネル領域と、前記第１のチャネル領域上
と前記第２のチャネル領域上とに形成したゲート絶縁膜
と、前記第１のチャネル領域上の前記ゲート絶縁膜上に
形成した第１のゲート電極と、前記第２のチャネル領域
上の前記ゲート絶縁膜上に形成し膜厚が前記第１のゲー
ト電極の膜厚よりも薄い第２のゲート電極とを有するメ
モリセルを具備することを特徴とするマスクＲＯＭを提
供する。
【０００８】また、第１導電領域内に第２導電型のソー
ス領域とドレイン領域とを形成する工程と、前記ソース
領域と前記ドレイン領域とに隣接する第１のチャネル領
域上と第２のチャネル領域上とにゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極の第２のチャネル領域上をエッ
チングし膜厚を薄くする工程と、前記ゲート電極上から
書込みデータに応じて選択的に開孔されたマスク材を用
いてイオン注入を行う工程とを具備することを特徴とす
るマスクＲＯＭの製造方法を提供する。
ス領域とドレイン領域とを形成する工程と、前記ソース
領域と前記ドレイン領域とに隣接する第１のチャネル領
域上と第２のチャネル領域上とにゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極の第２のチャネル領域上をエッ
チングし膜厚を薄くする工程と、前記ゲート電極上から
書込みデータに応じて選択的に開孔されたマスク材を用
いてイオン注入を行う工程とを具備することを特徴とす
るマスクＲＯＭの製造方法を提供する。
【０００９】また、第１導電領域内に第２導電型のソー
ス領域とドレイン領域とを形成する工程と、前記ソース
領域と前記ドレイン領域とに隣接するチャネル領域上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極を形成する工程と、前記ゲート電極上から書
込みデータに応じて選択的に膜厚を変化させたマスク材
を用いてイオン注入を行う工程とを具備することを特徴
とするマスクＲＯＭの製造方法を提供する。
ス領域とドレイン領域とを形成する工程と、前記ソース
領域と前記ドレイン領域とに隣接するチャネル領域上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極を形成する工程と、前記ゲート電極上から書
込みデータに応じて選択的に膜厚を変化させたマスク材
を用いてイオン注入を行う工程とを具備することを特徴
とするマスクＲＯＭの製造方法を提供する。
【００１０】第１導電領域と、前記第１導電領域内に形
成した第２導電型のソース領域と、前記第１導電領域内
に形成した第２導電型のドレイン領域と、前記ソース領
域と前記ドレイン領域とに隣接する第１のチャネル領域
と、前記ソース領域と前記ドレイン領域とに隣接する第
２のチャネル領域と、前記第１のチャネル領域上に形成
した第１のゲート絶縁膜と、前記第２のチャネル領域上
に形成した膜厚が前記第１のゲート絶縁膜よりも薄い第
２のゲート絶縁膜と、前記第１のゲート絶縁膜上と前記
第２のゲート絶縁膜上とに形成したゲート電極とを有す
るメモリセルを具備することを特徴とするマスクＲＯＭ
を提供する。
成した第２導電型のソース領域と、前記第１導電領域内
に形成した第２導電型のドレイン領域と、前記ソース領
域と前記ドレイン領域とに隣接する第１のチャネル領域
と、前記ソース領域と前記ドレイン領域とに隣接する第
２のチャネル領域と、前記第１のチャネル領域上に形成
した第１のゲート絶縁膜と、前記第２のチャネル領域上
に形成した膜厚が前記第１のゲート絶縁膜よりも薄い第
２のゲート絶縁膜と、前記第１のゲート絶縁膜上と前記
第２のゲート絶縁膜上とに形成したゲート電極とを有す
るメモリセルを具備することを特徴とするマスクＲＯＭ
を提供する。
【００１１】
【作用】本発明によるマスクＲＯＭはメモリセルトラン
ジスタのチャネル領域が複数のチャネル領域に分割され
ていて、実効的に複数のトランジスタのソース・ドレイ
ンが並列に接続された形となっている。また、各チャネ
ル領域上のゲート電極のイオン注入に対する透過性が異
なっているため、イオン注入によりデータを書き込む
際、各チャネル領域ごとにしきい電圧を異ならせること
ができる。従って、メモリセルトランジスタが実効的に
複数のしきい電圧の異なるトランジスタのソース・ドレ
インが並列に接続された形となる。このようにするとメ
モリセルトランジスタの電流駆動能力を変化させること
ができ、多値ＲＯＭが実現できる。
ジスタのチャネル領域が複数のチャネル領域に分割され
ていて、実効的に複数のトランジスタのソース・ドレイ
ンが並列に接続された形となっている。また、各チャネ
ル領域上のゲート電極のイオン注入に対する透過性が異
なっているため、イオン注入によりデータを書き込む
際、各チャネル領域ごとにしきい電圧を異ならせること
ができる。従って、メモリセルトランジスタが実効的に
複数のしきい電圧の異なるトランジスタのソース・ドレ
インが並列に接続された形となる。このようにするとメ
モリセルトランジスタの電流駆動能力を変化させること
ができ、多値ＲＯＭが実現できる。
【００１２】また、通常のメモリセルにデータを書込む
際、イオン注入を行うマスクに書込みデータに応じて厚
さを変化させたマスク材を用いることによりチャネル領
域のイオンの注入深さ及びドーズ量を変化させることが
できる。このようにするとメモリセルトランジスタの電
流駆動能力を変化させることができ、多値ＲＯＭが実現
できる。
際、イオン注入を行うマスクに書込みデータに応じて厚
さを変化させたマスク材を用いることによりチャネル領
域のイオンの注入深さ及びドーズ量を変化させることが
できる。このようにするとメモリセルトランジスタの電
流駆動能力を変化させることができ、多値ＲＯＭが実現
できる。
【００１３】また、本発明によるマスクＲＯＭはメモリ
セルトランジスタのチャネル領域が複数のチャネル領域
に分割されていて、実効的に複数のトランジスタのソー
ス・ドレインが並列に接続された形となっている。さら
に、ゲート絶縁膜の膜厚が複数のチャネル上毎に異なっ
ているため、同じイオン注入条件でもしきい値を異なら
せることができる。このようにするとメモリセルトラン
ジスタの電流駆動能力を変化させることができ、多値Ｒ
ＯＭが実現できる。
セルトランジスタのチャネル領域が複数のチャネル領域
に分割されていて、実効的に複数のトランジスタのソー
ス・ドレインが並列に接続された形となっている。さら
に、ゲート絶縁膜の膜厚が複数のチャネル上毎に異なっ
ているため、同じイオン注入条件でもしきい値を異なら
せることができる。このようにするとメモリセルトラン
ジスタの電流駆動能力を変化させることができ、多値Ｒ
ＯＭが実現できる。
【００１４】さらに上記のような作用に加えて、本発明
によるマスクＲＯＭのデータ書き込みは製造工程の最終
段階に近いイオン注入工程で行うことができ、さらにＲ
ＯＭデータの書込みにおけるイオン注入はマスクは１枚
ですむので、ＴＡＴが従来法と比較して短い多値ＲＯＭ
が実現できる。
によるマスクＲＯＭのデータ書き込みは製造工程の最終
段階に近いイオン注入工程で行うことができ、さらにＲ
ＯＭデータの書込みにおけるイオン注入はマスクは１枚
ですむので、ＴＡＴが従来法と比較して短い多値ＲＯＭ
が実現できる。
【００１５】
【実施例】本発明の第１の実施例を［図１］〜［図８］
を用いて説明する。
を用いて説明する。
【００１６】［図１］はチャネル１２５を、第１チャネ
ル１２１と第２チャネル１２３とに２分割したメモリセ
ルトランジスタを示している。Ｐ型シリコン基板１０１
の素子分離領域にフィールド絶縁膜１０３を設け、チャ
ネル領域１２５上にゲート酸化膜１０５を形成する。ソ
ース領域１０９、ドレイン領域１１１はＮ型不純物を拡
散する。ソース領域は拡散層により接地電位に接続さ
れ、ドレイン領域はコンタクトホールを介してビット線
に接続されている。ワード線を兼ねるポリシリコンゲー
ト１０７は第１チャネル領域上は厚く、第２チャネル領
域上は薄く形成されている。第２チャネル領域上を含む
［図１］の斜線領域のポリシリコンゲート１０７をフォ
トレジストをマスクとしてある一定の深さまでエッチン
グ除去する。
ル１２１と第２チャネル１２３とに２分割したメモリセ
ルトランジスタを示している。Ｐ型シリコン基板１０１
の素子分離領域にフィールド絶縁膜１０３を設け、チャ
ネル領域１２５上にゲート酸化膜１０５を形成する。ソ
ース領域１０９、ドレイン領域１１１はＮ型不純物を拡
散する。ソース領域は拡散層により接地電位に接続さ
れ、ドレイン領域はコンタクトホールを介してビット線
に接続されている。ワード線を兼ねるポリシリコンゲー
ト１０７は第１チャネル領域上は厚く、第２チャネル領
域上は薄く形成されている。第２チャネル領域上を含む
［図１］の斜線領域のポリシリコンゲート１０７をフォ
トレジストをマスクとしてある一定の深さまでエッチン
グ除去する。
【００１７】また、段差のあるゲートを形成するため
に、［図２］に示すように、ゲート電極をポリシリコン
ゲート１０７と酸化膜１９１の２層構造で形成し、第２
チャネル領域１２３上の酸化膜のみをエッチングしても
よい。むしろこの方が、ポリシリコンゲート１０７が酸
化膜１２３をエッチングするさいのエッチングストッパ
ーとして働くため、プロセス上の精度が高い。
に、［図２］に示すように、ゲート電極をポリシリコン
ゲート１０７と酸化膜１９１の２層構造で形成し、第２
チャネル領域１２３上の酸化膜のみをエッチングしても
よい。むしろこの方が、ポリシリコンゲート１０７が酸
化膜１２３をエッチングするさいのエッチングストッパ
ーとして働くため、プロセス上の精度が高い。
【００１８】データの書き込みは、［図３］〜［図６］
のＨ、Ｉ、Ｊ、Ｋに示すように、データに従ってイオン
注入を行う。×領域がイオン注入領域である。イオン注
入はフォトレジストをマスクとして行う。第１チャネル
１２１より第２チャネル１２３の方がその上のゲート膜
厚が薄いので、同一エネルギーで例えばボロン等のイオ
ンを注入した場合、イオンが深く到達し、しきい電圧の
変動が大きい。注入エネルギーとドーズ量は第１チャネ
ル１２１と第２チャネル１２３のしきい電圧に差が出る
ように制御する。
のＨ、Ｉ、Ｊ、Ｋに示すように、データに従ってイオン
注入を行う。×領域がイオン注入領域である。イオン注
入はフォトレジストをマスクとして行う。第１チャネル
１２１より第２チャネル１２３の方がその上のゲート膜
厚が薄いので、同一エネルギーで例えばボロン等のイオ
ンを注入した場合、イオンが深く到達し、しきい電圧の
変動が大きい。注入エネルギーとドーズ量は第１チャネ
ル１２１と第２チャネル１２３のしきい電圧に差が出る
ように制御する。
【００１９】データのイオン注入は同じマスクを用い
て、異なった条件で複数回イオン注入してもよい。むし
ろこの方がしきい電圧の制御性がよくなる。従来例と比
較した場合、マスクが一枚ですむのでイオン注入をたと
え二回行ったとしても、やはりＴＡＴは短くなる。
て、異なった条件で複数回イオン注入してもよい。むし
ろこの方がしきい電圧の制御性がよくなる。従来例と比
較した場合、マスクが一枚ですむのでイオン注入をたと
え二回行ったとしても、やはりＴＡＴは短くなる。
【００２０】例えば、［図２］に示した構造のメモリセ
ルにおいて、ゲート酸化膜１０５を１６ｎｍ、ポリシリ
コンゲート１０７を４００ｎｍ、酸化膜１９１を３００
ｎｍで形成する。イオン注入条件はイオン種としてボロ
ンを用い、一回目に１７０ｋｅＶで１０14ｃｍ-2のドー
ズ量で、二回目に、２７０ｋｅＶで１０13ｃｍ-2のドー
ズ量で行う。このようにすると、イオン注入を行わない
状態でしきい電圧が１Ｖ、イオン注入を行ったときに第
１チャネル１２１のしきい値が３Ｖ、第２チャネル１２
３のしきい値が５Ｖになる。
ルにおいて、ゲート酸化膜１０５を１６ｎｍ、ポリシリ
コンゲート１０７を４００ｎｍ、酸化膜１９１を３００
ｎｍで形成する。イオン注入条件はイオン種としてボロ
ンを用い、一回目に１７０ｋｅＶで１０14ｃｍ-2のドー
ズ量で、二回目に、２７０ｋｅＶで１０13ｃｍ-2のドー
ズ量で行う。このようにすると、イオン注入を行わない
状態でしきい電圧が１Ｖ、イオン注入を行ったときに第
１チャネル１２１のしきい値が３Ｖ、第２チャネル１２
３のしきい値が５Ｖになる。
【００２１】この様に、データを書き込んだメモリセル
はしきい電圧が異なるトランジスタのソース・ドレイン
が並列に接続された回路と同様な働きをする。データの
書き込みをＨのようにするとしきい電圧が３Ｖのトラン
ジスタとしきい電圧が１Ｖのトランジスタを並列に接続
した回路に相当する。Ｉはしきい電圧が１Ｖのトランジ
スタとしきい電圧が５Ｖのトランジスタを並列に接続し
た回路に相当する。Ｊはしきい電圧が３Ｖのトランジス
タとしきい電圧が５Ｖのトランジスタを並列に接続した
回路に相当する。Ｋはしきい電圧が１Ｖのトランジスタ
２つ並列に接続した回路に相当する。このようにすると
実効的に、電流駆動能力が異なる４種類のトランジスタ
が形成される。
はしきい電圧が異なるトランジスタのソース・ドレイン
が並列に接続された回路と同様な働きをする。データの
書き込みをＨのようにするとしきい電圧が３Ｖのトラン
ジスタとしきい電圧が１Ｖのトランジスタを並列に接続
した回路に相当する。Ｉはしきい電圧が１Ｖのトランジ
スタとしきい電圧が５Ｖのトランジスタを並列に接続し
た回路に相当する。Ｊはしきい電圧が３Ｖのトランジス
タとしきい電圧が５Ｖのトランジスタを並列に接続した
回路に相当する。Ｋはしきい電圧が１Ｖのトランジスタ
２つ並列に接続した回路に相当する。このようにすると
実効的に、電流駆動能力が異なる４種類のトランジスタ
が形成される。
【００２２】このとき、ソース、ドレイン間に１Ｖの電
圧を印加したときのゲート電圧Ｖｇとセル電流Ｉｃｅｌ
ｌとの関係の一例を［図７］示す。この様に、ゲートに
５Ｖを印加したときに流れる電流は大きい方からＫ、
Ｈ、Ｉ、Ｊの順になる。データは“００”、“０１”、
“１０”、“１１”に対応させる。例えば、［図７］に
示すような場合、セル電流は順に８０μＡ、６０μＡ、
４０μＡ、２０μＡとなる。この様に、一つのメモリセ
ルに四つのデータを記憶させることができる。
圧を印加したときのゲート電圧Ｖｇとセル電流Ｉｃｅｌ
ｌとの関係の一例を［図７］示す。この様に、ゲートに
５Ｖを印加したときに流れる電流は大きい方からＫ、
Ｈ、Ｉ、Ｊの順になる。データは“００”、“０１”、
“１０”、“１１”に対応させる。例えば、［図７］に
示すような場合、セル電流は順に８０μＡ、６０μＡ、
４０μＡ、２０μＡとなる。この様に、一つのメモリセ
ルに四つのデータを記憶させることができる。
【００２３】ビット線に接続される読みだし回路は［図
８］のようになる。ワード線３０１、ビット線３０３、
メモリセル３０５からなるセルアレイのビット線３０３
にＭＯＳトランジスタ３１１、インバータ３０９、抵抗
３１３からなる負帰還増幅器が接続されている。このよ
うにすると、メモリセルに書き込まれたデータに依存し
てノードＢの電圧が変化する。読みだし時のノードＢの
電圧を各データに対応してＶ00、Ｖ01、Ｖ10、Ｖ11とす
ると、電圧の大小関係は、 Ｖ00＜Ｖ01＜Ｖ10＜Ｖ11 となる。基準電圧発生回路３１７、３１８、３１９の出
力電圧をＣ1 、Ｃ2 、Ｃ3 とする。カレントミラー回路
からなる比較器３１５はＢ＞Ｃｉ（ｉ＝１〜３）のとき
ハイレベルをＭｉ（ｉ＝１〜３）に出力し、それ以外の
ときにロウレベルをＭｉ（ｉ＝１〜３）に出力するもの
とする。ここで、 Ｖ00＜Ｃ1 Ｃ1 ＜Ｖ01＜Ｃ2 Ｃ2 ＜Ｖ10＜Ｃ3 Ｃ3 ＜Ｖ11 を満たすようにＣｉ（ｉ＝１〜３）を設定すると、デー
タ“００”、“０１”、“１０”、“１１”に対応して
Ｍｉ（ｉ＝１〜３）の出力が定まる。この出力をエンコ
ードすれば、簡単に２ビットのデータとすることができ
る。
８］のようになる。ワード線３０１、ビット線３０３、
メモリセル３０５からなるセルアレイのビット線３０３
にＭＯＳトランジスタ３１１、インバータ３０９、抵抗
３１３からなる負帰還増幅器が接続されている。このよ
うにすると、メモリセルに書き込まれたデータに依存し
てノードＢの電圧が変化する。読みだし時のノードＢの
電圧を各データに対応してＶ00、Ｖ01、Ｖ10、Ｖ11とす
ると、電圧の大小関係は、 Ｖ00＜Ｖ01＜Ｖ10＜Ｖ11 となる。基準電圧発生回路３１７、３１８、３１９の出
力電圧をＣ1 、Ｃ2 、Ｃ3 とする。カレントミラー回路
からなる比較器３１５はＢ＞Ｃｉ（ｉ＝１〜３）のとき
ハイレベルをＭｉ（ｉ＝１〜３）に出力し、それ以外の
ときにロウレベルをＭｉ（ｉ＝１〜３）に出力するもの
とする。ここで、 Ｖ00＜Ｃ1 Ｃ1 ＜Ｖ01＜Ｃ2 Ｃ2 ＜Ｖ10＜Ｃ3 Ｃ3 ＜Ｖ11 を満たすようにＣｉ（ｉ＝１〜３）を設定すると、デー
タ“００”、“０１”、“１０”、“１１”に対応して
Ｍｉ（ｉ＝１〜３）の出力が定まる。この出力をエンコ
ードすれば、簡単に２ビットのデータとすることができ
る。
【００２４】以上、第１の実施例を説明したが、メモリ
セルトランジスタのチャネルを２分割してゲートの厚さ
を違えることにより、１つのメモリセルにデータ“０
０”、“０１”、“１０”、“１１”に対応して４個の
情報を書き込むことができる。つまり、多値ＲＯＭが実
現できる。さらに、データの書き込みは製造工程の最終
段階に近いイオン注入工程で行うことができ、さらに、
データ書込みに用いるマスクが一枚でよいのでＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。
セルトランジスタのチャネルを２分割してゲートの厚さ
を違えることにより、１つのメモリセルにデータ“０
０”、“０１”、“１０”、“１１”に対応して４個の
情報を書き込むことができる。つまり、多値ＲＯＭが実
現できる。さらに、データの書き込みは製造工程の最終
段階に近いイオン注入工程で行うことができ、さらに、
データ書込みに用いるマスクが一枚でよいのでＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。
【００２５】第１の実施例ではメモリセルトランジスタ
のチャネル分割数は２分割にしたが、これに限定する必
要はなく、３分割以上でも良い。ただし、３分割以上の
場合は、ゲート電極の膜厚を分割数と同じ数だけ異なら
せる必要がある。
のチャネル分割数は２分割にしたが、これに限定する必
要はなく、３分割以上でも良い。ただし、３分割以上の
場合は、ゲート電極の膜厚を分割数と同じ数だけ異なら
せる必要がある。
【００２６】また、各記憶データに対応したメモリセル
の電流駆動能力に差をつけるために、チャネルを幅方向
に正確に２分割するのではなく、ある１定の比率で分割
しても良い。３分割以上のときも同様である。次に、バ
ーチャルグランドＮＯＲ型メモリセルに本発明を用いた
第２の実施例を［図９］〜［図１３］を参照して説明す
る。
の電流駆動能力に差をつけるために、チャネルを幅方向
に正確に２分割するのではなく、ある１定の比率で分割
しても良い。３分割以上のときも同様である。次に、バ
ーチャルグランドＮＯＲ型メモリセルに本発明を用いた
第２の実施例を［図９］〜［図１３］を参照して説明す
る。
【００２７】ＮＯＲ型のマスクＲＯＭにおいて、バーチ
ャルグランドＮＯＲ型メモリがある（シャープ技報４０
号１９８８年Ｐ７１〜Ｐ７５）。まず、この方式のメモ
リセルを説明する。メモリセル部の選択酸化法による素
子分離をなくし、かつメモリセルアレイ内をコンタクト
レス構造にしたものである。
ャルグランドＮＯＲ型メモリがある（シャープ技報４０
号１９８８年Ｐ７１〜Ｐ７５）。まず、この方式のメモ
リセルを説明する。メモリセル部の選択酸化法による素
子分離をなくし、かつメモリセルアレイ内をコンタクト
レス構造にしたものである。
【００２８】［図９］に示すように、Ｐ型半導体基板上
に平行な縞状のＮ型拡散領域２０１を設け、これと直角
方向に平行にポリシリコンでワード線２０３を設ける。
ワード線２０３とＮ型拡散領域２０１との交差部にソー
ス・ドレイン領域２０４、ソース・ドレイン領域２０４
間のワード線２０３の直下にチャネル２０５が形成され
る。さらに、この上部に金属配線２０９を設ける。この
様にして素子分離領域のないフラットセルのメモリアレ
イが実現される。
に平行な縞状のＮ型拡散領域２０１を設け、これと直角
方向に平行にポリシリコンでワード線２０３を設ける。
ワード線２０３とＮ型拡散領域２０１との交差部にソー
ス・ドレイン領域２０４、ソース・ドレイン領域２０４
間のワード線２０３の直下にチャネル２０５が形成され
る。さらに、この上部に金属配線２０９を設ける。この
様にして素子分離領域のないフラットセルのメモリアレ
イが実現される。
【００２９】［図１０］はこのようなメモリアレイをも
ちいたマスクＲＯＭの回路構成の１部を示したものであ
る。このようなフラットセル構造はＮ型拡散層をビット
線と接地線の１部に用いているために、これらの抵抗と
接合容量が大きくなる。ここで、ビット線の伝搬遅延時
間を短縮するため、メモリーセルアレイを幾つかのバン
クに分割した、バンク選択構造をしている。［図１０］
はｉ番目のバンクを中心に示している。それぞれのバン
クはビット線と接地線との両端に接続された２種類のバ
ンク選択トランジスタからなる。１つは、偶数列選択ト
ランジスタ２２５であり、もう１つは奇数列選択トラン
ジスタ２２６である。［図９］中のＤ、Ｅ、Ｆ、Ｇは
［図１０］中のＤ、Ｅ、Ｆ、Ｇに対応している。
ちいたマスクＲＯＭの回路構成の１部を示したものであ
る。このようなフラットセル構造はＮ型拡散層をビット
線と接地線の１部に用いているために、これらの抵抗と
接合容量が大きくなる。ここで、ビット線の伝搬遅延時
間を短縮するため、メモリーセルアレイを幾つかのバン
クに分割した、バンク選択構造をしている。［図１０］
はｉ番目のバンクを中心に示している。それぞれのバン
クはビット線と接地線との両端に接続された２種類のバ
ンク選択トランジスタからなる。１つは、偶数列選択ト
ランジスタ２２５であり、もう１つは奇数列選択トラン
ジスタ２２６である。［図９］中のＤ、Ｅ、Ｆ、Ｇは
［図１０］中のＤ、Ｅ、Ｆ、Ｇに対応している。
【００３０】例えば、偶数列のメモリセル２２２をアク
セスするときは、ＷＬ１５とＳＥｉをアクティブにし、
続いて、Ｈをアクティブにして列選択トランジスタ２２
７をオンにする。すると、センスアンプ２２９にメモリ
セルのデータが出力される。奇数列のメモリセル２２４
をアクセスするときは、ＷＬ１５とＳＯｉをアクティブ
にし、Ｈをアクティブにすればよい。
セスするときは、ＷＬ１５とＳＥｉをアクティブにし、
続いて、Ｈをアクティブにして列選択トランジスタ２２
７をオンにする。すると、センスアンプ２２９にメモリ
セルのデータが出力される。奇数列のメモリセル２２４
をアクセスするときは、ＷＬ１５とＳＯｉをアクティブ
にし、Ｈをアクティブにすればよい。
【００３１】［図１１］は［図９］の破線部分２３０の
拡大図である。Ｐ型半導体基板４０３上にＮ型拡散領域
を縞状に設けてこれをソース・ドレイン領域４０２とす
る。半導体基板上に形成した薄い絶縁膜を挟んで、ポリ
シリコンでワード線４０１を形成する。このワード線４
０１下のチャネルを２分し、フォトレジストをマスクと
して第２チャネル４０５上のワード線４０７をエッチン
グし第１チャネル４０６上のワード線４０８よりも膜厚
を薄くする。もちろん第１の実施例と同様にポリシリコ
ン、酸化膜の２層構造のゲート電極を用い、ポリシリコ
ンだけをエッチングしてもよい。むしろこの方が、プロ
セス上の精度が高くなる。
拡大図である。Ｐ型半導体基板４０３上にＮ型拡散領域
を縞状に設けてこれをソース・ドレイン領域４０２とす
る。半導体基板上に形成した薄い絶縁膜を挟んで、ポリ
シリコンでワード線４０１を形成する。このワード線４
０１下のチャネルを２分し、フォトレジストをマスクと
して第２チャネル４０５上のワード線４０７をエッチン
グし第１チャネル４０６上のワード線４０８よりも膜厚
を薄くする。もちろん第１の実施例と同様にポリシリコ
ン、酸化膜の２層構造のゲート電極を用い、ポリシリコ
ンだけをエッチングしてもよい。むしろこの方が、プロ
セス上の精度が高くなる。
【００３２】データの書き込みは、［図１１］〜［図１
４］のＨ´、Ｉ´、Ｊ´、Ｋ´に示すように、データに
従ってイオン注入を行う。×領域がイオン注入領域であ
る。イオン注入はフォトレジストをマスクとして行う。
もちろん、第１の実施例と同様に同じマスクで二回のイ
オン注入を行ってもよい。第１チャネル４０６より第２
チャネル４０５の方がその上のゲート膜厚が薄いので、
同１エネルギーでイオン注入した場合、イオンが深く到
達し、しきい電圧の変動が大きい。注入エネルギーとド
ーズ量は第１チャネル４０６と第２チャネル４０５のし
きい電圧に差が出るように制御する。例えば、イオン注
入を行わない状態でしきい電圧が１Ｖ、イオン注入を行
ったときに第１チャネル４０６のしきい値が３Ｖ、第２
チャネル４０５のしきい値が５Ｖになるようにする。す
ると，第１の実施例と同様に、ドレインに１Ｖ程度のビ
ット線電圧、ゲートには、例えば５Ｖを印加したときに
流れる電流は大きい方からＫ´、Ｈ´、Ｉ´、Ｊ´の順
になる。データは“００”、“０１”、“１０”、“１
１”に対応させる。読みだし用のセンスアンプは第１の
実施例と同様である。
４］のＨ´、Ｉ´、Ｊ´、Ｋ´に示すように、データに
従ってイオン注入を行う。×領域がイオン注入領域であ
る。イオン注入はフォトレジストをマスクとして行う。
もちろん、第１の実施例と同様に同じマスクで二回のイ
オン注入を行ってもよい。第１チャネル４０６より第２
チャネル４０５の方がその上のゲート膜厚が薄いので、
同１エネルギーでイオン注入した場合、イオンが深く到
達し、しきい電圧の変動が大きい。注入エネルギーとド
ーズ量は第１チャネル４０６と第２チャネル４０５のし
きい電圧に差が出るように制御する。例えば、イオン注
入を行わない状態でしきい電圧が１Ｖ、イオン注入を行
ったときに第１チャネル４０６のしきい値が３Ｖ、第２
チャネル４０５のしきい値が５Ｖになるようにする。す
ると，第１の実施例と同様に、ドレインに１Ｖ程度のビ
ット線電圧、ゲートには、例えば５Ｖを印加したときに
流れる電流は大きい方からＫ´、Ｈ´、Ｉ´、Ｊ´の順
になる。データは“００”、“０１”、“１０”、“１
１”に対応させる。読みだし用のセンスアンプは第１の
実施例と同様である。
【００３３】以上、第２の実施例を説明したが、第１の
実施例と同様にメモリセルトランジスタのチャネルを２
分割してゲートの厚さを違えることにより、１つのメモ
リセルにデータ“００”、“０１”、“１０”、“１
１”に対応して４個の情報を書き込むことができる。つ
まり、バーチャルグランドＮＯＲ型の多値ＲＯＭが実現
できる。さらに、データの書き込みは製造工程の最終段
階に近いイオン注入工程で行うことができ、データ書込
みの際のマスクが一枚ですむので、ＴＡＴが従来法と比
較して短い多値ＲＯＭが実現できる。
実施例と同様にメモリセルトランジスタのチャネルを２
分割してゲートの厚さを違えることにより、１つのメモ
リセルにデータ“００”、“０１”、“１０”、“１
１”に対応して４個の情報を書き込むことができる。つ
まり、バーチャルグランドＮＯＲ型の多値ＲＯＭが実現
できる。さらに、データの書き込みは製造工程の最終段
階に近いイオン注入工程で行うことができ、データ書込
みの際のマスクが一枚ですむので、ＴＡＴが従来法と比
較して短い多値ＲＯＭが実現できる。
【００３４】また、第２の実施例ではワード線は製造プ
ロセス上の最小ピッチで形成されている。ワード線のエ
ッチングは、フォトレジストをやはり最小ピッチで形成
し、半ピッチずらすことにより実現できる。つまり、ワ
ード線を２分割する場合には、プロセス上の最小ピッチ
をそのままにして記憶容量を２倍にできる。次に、ゲー
ト絶縁膜の膜厚を変化させた第３の実施例を［図１５］
〜［図１８］を参照して説明する。
ロセス上の最小ピッチで形成されている。ワード線のエ
ッチングは、フォトレジストをやはり最小ピッチで形成
し、半ピッチずらすことにより実現できる。つまり、ワ
ード線を２分割する場合には、プロセス上の最小ピッチ
をそのままにして記憶容量を２倍にできる。次に、ゲー
ト絶縁膜の膜厚を変化させた第３の実施例を［図１５］
〜［図１８］を参照して説明する。
【００３５】［図１５］はチャネル４２５を、第１チャ
ネル４２１と第２チャネル４２３とに２分割したメモリ
セルトランジスタを示している。Ｐ型シリコン基板４０
１の素子分離領域にフィールド絶縁膜４０３を設け、チ
ャネル領域４２５上にゲート酸化膜４０５を形成する。
ここで、ゲート酸化膜４０５は第１チャネル４２１上は
薄く、第２チャネル４２３上は厚く形成されている。形
成方法は、第１チャネル上のゲート酸化膜４０５を選択
的にエッチングである一定の深さまで掘下げることによ
って形成する。ソース領域４０９、ドレイン領域４１１
はＮ型不純物を拡散する。ソース領域は拡散層により接
地電位に接続され、ドレイン領域はコンタクトホールを
介してビット線に接続されている。ポリシリコンゲート
４０７はワード線を兼ねている。
ネル４２１と第２チャネル４２３とに２分割したメモリ
セルトランジスタを示している。Ｐ型シリコン基板４０
１の素子分離領域にフィールド絶縁膜４０３を設け、チ
ャネル領域４２５上にゲート酸化膜４０５を形成する。
ここで、ゲート酸化膜４０５は第１チャネル４２１上は
薄く、第２チャネル４２３上は厚く形成されている。形
成方法は、第１チャネル上のゲート酸化膜４０５を選択
的にエッチングである一定の深さまで掘下げることによ
って形成する。ソース領域４０９、ドレイン領域４１１
はＮ型不純物を拡散する。ソース領域は拡散層により接
地電位に接続され、ドレイン領域はコンタクトホールを
介してビット線に接続されている。ポリシリコンゲート
４０７はワード線を兼ねている。
【００３６】また、段差のあるゲート酸化膜を形成する
ために、ゲート酸化膜を二回に分けて形成しても良い。
［図１６］に示すように、ゲート酸化膜４０５をある一
定の厚さまで熱酸化などで形成し、第１チャネル４２１
上のゲート酸化膜４０５を選択的に除去する。続いて、
［図１７］に示すように、さらにゲート酸化膜４０５を
熱酸化などで成長させる。この様にすると、段差のある
ゲート酸化膜が形成される。むしろこの方がプロセス上
の精度が高い。
ために、ゲート酸化膜を二回に分けて形成しても良い。
［図１６］に示すように、ゲート酸化膜４０５をある一
定の厚さまで熱酸化などで形成し、第１チャネル４２１
上のゲート酸化膜４０５を選択的に除去する。続いて、
［図１７］に示すように、さらにゲート酸化膜４０５を
熱酸化などで成長させる。この様にすると、段差のある
ゲート酸化膜が形成される。むしろこの方がプロセス上
の精度が高い。
【００３７】データの書き込みは、第１の実施例の［図
３］〜［図６］のＨ、Ｉ、Ｊ、Ｋに示したものと同様
に、データに従ってイオン注入を行う。×印がイオン注
入領域である。イオン注入はフォトレジストをマスクと
して行う。第１チャネル４２１の方が第２チャネル４２
３と比較してゲート酸化膜厚が薄いので、同一エネルギ
ーで例えばボロン等のイオンを注入した場合でも、しき
い電圧の変動がある。注入エネルギーとドーズ量は第１
チャネル４２１と第２チャネル４２３のしきい電圧に差
が出るように制御する。
３］〜［図６］のＨ、Ｉ、Ｊ、Ｋに示したものと同様
に、データに従ってイオン注入を行う。×印がイオン注
入領域である。イオン注入はフォトレジストをマスクと
して行う。第１チャネル４２１の方が第２チャネル４２
３と比較してゲート酸化膜厚が薄いので、同一エネルギ
ーで例えばボロン等のイオンを注入した場合でも、しき
い電圧の変動がある。注入エネルギーとドーズ量は第１
チャネル４２１と第２チャネル４２３のしきい電圧に差
が出るように制御する。
【００３８】例えば、第１チャネル４２１上のゲート酸
化膜厚を１６ｎｍ、第２チャネル４２３上のゲート酸化
膜厚を３４ｎｍとすると、第１の実施例と同様のイオン
注入条件で、実効的に、電流駆動能力が異なる４種類の
トランジスタが形成される。
化膜厚を１６ｎｍ、第２チャネル４２３上のゲート酸化
膜厚を３４ｎｍとすると、第１の実施例と同様のイオン
注入条件で、実効的に、電流駆動能力が異なる４種類の
トランジスタが形成される。
【００３９】このとき、ソース、ドレイン間に１Ｖの電
圧を印加したときのゲート電圧Ｖｇとセル電流Ｉｃｅｌ
ｌとの関係の一例を［図１８］示す。この様に、ゲート
に５Ｖを印加したときに流れる電流は大きい方からＫ、
Ｈ、Ｉ、Ｊの順になる。データは“００”、“０１”、
“１０”、“１１”に対応させる。メモリセルアレイの
周辺回路は第１の実施例と同様である。
圧を印加したときのゲート電圧Ｖｇとセル電流Ｉｃｅｌ
ｌとの関係の一例を［図１８］示す。この様に、ゲート
に５Ｖを印加したときに流れる電流は大きい方からＫ、
Ｈ、Ｉ、Ｊの順になる。データは“００”、“０１”、
“１０”、“１１”に対応させる。メモリセルアレイの
周辺回路は第１の実施例と同様である。
【００４０】以上、第３の実施例を説明したが、第１の
実施例と同様にメモリセルトランジスタのチャネルを２
分割して、１つのメモリセルにデータ“００”、“０
１”、“１０”、“１１”に対応して４個の情報を書き
込むことができる。さらに、データの書き込みは製造工
程の最終段階に近いイオン注入工程で行うことができ、
データ書込みの際のマスクが一枚ですむので、ＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。次に、
書込みデータに応じてマスク材の厚さを変化させ、イオ
ン注入を行った第４の実施例を［図１９］〜［図２２］
を参照して説明する。
実施例と同様にメモリセルトランジスタのチャネルを２
分割して、１つのメモリセルにデータ“００”、“０
１”、“１０”、“１１”に対応して４個の情報を書き
込むことができる。さらに、データの書き込みは製造工
程の最終段階に近いイオン注入工程で行うことができ、
データ書込みの際のマスクが一枚ですむので、ＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。次に、
書込みデータに応じてマスク材の厚さを変化させ、イオ
ン注入を行った第４の実施例を［図１９］〜［図２２］
を参照して説明する。
【００４１】［図１９］はチャネル５２５を、第１チャ
ネル５２１と第２チャネル５２３とに２分割したメモリ
セルトランジスタを示している。Ｐ型シリコン基板５０
１の素子分離領域にフィールド絶縁膜５０３を設け、チ
ャネル領域５２５上にゲート酸化膜５０５を形成する。
図示してはいないが、ソース領域、ドレイン領域はＮ型
不純物を拡散する。ソース領域は拡散層により接地電位
に接続され、ドレイン領域はコンタクトホールを介して
ビット線に接続されている。ポリシリコンゲート５０７
はワード線を兼ねている。ポリシリコンゲート上にはフ
ォトレジスト５０９が形成されるが、これは、書込みデ
ータに対応して膜厚を変化させてある。レジストパター
ンの形成は、第１チャネル５２１上を開孔する際、この
部分だけレジストを薄く残す。つまり、レジストを厚く
形成するか、薄く残すか、完全に除去してしまうかの３
通りの場合があり、組合わせとして、［図１９］〜［図
２２］示す、Ｈ´´、Ｉ´´、Ｊ´´、Ｋ´´がある。
レジストを薄く残すためには、ＲＯＭマスクに濃淡２種
類のパターンを形成し、紫外線照射量を変化させて現像
する。
ネル５２１と第２チャネル５２３とに２分割したメモリ
セルトランジスタを示している。Ｐ型シリコン基板５０
１の素子分離領域にフィールド絶縁膜５０３を設け、チ
ャネル領域５２５上にゲート酸化膜５０５を形成する。
図示してはいないが、ソース領域、ドレイン領域はＮ型
不純物を拡散する。ソース領域は拡散層により接地電位
に接続され、ドレイン領域はコンタクトホールを介して
ビット線に接続されている。ポリシリコンゲート５０７
はワード線を兼ねている。ポリシリコンゲート上にはフ
ォトレジスト５０９が形成されるが、これは、書込みデ
ータに対応して膜厚を変化させてある。レジストパター
ンの形成は、第１チャネル５２１上を開孔する際、この
部分だけレジストを薄く残す。つまり、レジストを厚く
形成するか、薄く残すか、完全に除去してしまうかの３
通りの場合があり、組合わせとして、［図１９］〜［図
２２］示す、Ｈ´´、Ｉ´´、Ｊ´´、Ｋ´´がある。
レジストを薄く残すためには、ＲＯＭマスクに濃淡２種
類のパターンを形成し、紫外線照射量を変化させて現像
する。
【００４２】データの書き込みは、［図１９］〜［図２
２］のＨ´´、Ｉ´´、Ｊ´´、Ｋ´´に示すように、
データに従ってイオン注入を行う。×領域がイオン注入
領域である。イオン注入はフォトレジスト５２１をマス
クとして行う。もちろん、第１の実施例と同様に同じマ
スクで二回のイオン注入を行ってもよい。第１チャネル
５０６より第２チャネル５０５の方がチャネルからレジ
スト表面までの膜厚が厚いので、同１エネルギーでイオ
ン注入した場合、注入イオンが浅くなり、しきい電圧に
変動がある。注入エネルギーとドーズ量は第１チャネル
５０６と第２チャネル５０５のしきい電圧に差が出るよ
うに制御する。例えば、イオン注入を行わない状態でし
きい電圧が１Ｖ、イオン注入を行ったときに第１チャネ
ル５０６のしきい値が３Ｖ、第２チャネル５０５のしき
い値が５Ｖになるようにする。すると，第１の実施例と
同様に、ドレインに１Ｖ程度のビット線電圧、ゲートに
は、例えば５Ｖを印加したときに流れる電流は大きい方
からＫ´´、Ｈ´´、Ｉ´´、Ｊ´´の順になる。デー
タは“００”、“０１”、“１０”、“１１”に対応さ
せる。読みだし用のセンスアンプは第１の実施例と同様
である。
２］のＨ´´、Ｉ´´、Ｊ´´、Ｋ´´に示すように、
データに従ってイオン注入を行う。×領域がイオン注入
領域である。イオン注入はフォトレジスト５２１をマス
クとして行う。もちろん、第１の実施例と同様に同じマ
スクで二回のイオン注入を行ってもよい。第１チャネル
５０６より第２チャネル５０５の方がチャネルからレジ
スト表面までの膜厚が厚いので、同１エネルギーでイオ
ン注入した場合、注入イオンが浅くなり、しきい電圧に
変動がある。注入エネルギーとドーズ量は第１チャネル
５０６と第２チャネル５０５のしきい電圧に差が出るよ
うに制御する。例えば、イオン注入を行わない状態でし
きい電圧が１Ｖ、イオン注入を行ったときに第１チャネ
ル５０６のしきい値が３Ｖ、第２チャネル５０５のしき
い値が５Ｖになるようにする。すると，第１の実施例と
同様に、ドレインに１Ｖ程度のビット線電圧、ゲートに
は、例えば５Ｖを印加したときに流れる電流は大きい方
からＫ´´、Ｈ´´、Ｉ´´、Ｊ´´の順になる。デー
タは“００”、“０１”、“１０”、“１１”に対応さ
せる。読みだし用のセンスアンプは第１の実施例と同様
である。
【００４３】以上、第４の実施例を説明したが、第１の
実施例と同様にメモリセルトランジスタのチャネルを２
分割してイオン注入時にチャネル上の膜厚を違えること
により、１つのメモリセルにデータ“００”、“０
１”、“１０”、“１１”に対応して４個の情報を書き
込むことができる。さらに、データの書き込みは製造工
程の最終段階に近いイオン注入工程で行うことができ、
データ書込みの際のマスクが一枚ですむので、ＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。
実施例と同様にメモリセルトランジスタのチャネルを２
分割してイオン注入時にチャネル上の膜厚を違えること
により、１つのメモリセルにデータ“００”、“０
１”、“１０”、“１１”に対応して４個の情報を書き
込むことができる。さらに、データの書き込みは製造工
程の最終段階に近いイオン注入工程で行うことができ、
データ書込みの際のマスクが一枚ですむので、ＴＡＴが
従来法と比較して短い多値ＲＯＭが実現できる。
【００４４】以上、第３、第４の実施例を説明してきた
が、これを第２の実施例のように、バーチャルグラウン
ドＮＯＲ型セルに用いてもよく、まったく同様の効果が
得られる。
が、これを第２の実施例のように、バーチャルグラウン
ドＮＯＲ型セルに用いてもよく、まったく同様の効果が
得られる。
【００４５】また、第１、第２、第３、第４の実施例共
にＰ型シリコン基板にＮチャネルＭＯＳトランジスタを
形成し、ボロンをイオン注入してしきい値を制御した。
これは、Ｎ型シリコン基板にＰチャネルＭＯＳトランジ
スタを形成し、リンやヒ素をイオン注入してしきい値を
制御しても良い。
にＰ型シリコン基板にＮチャネルＭＯＳトランジスタを
形成し、ボロンをイオン注入してしきい値を制御した。
これは、Ｎ型シリコン基板にＰチャネルＭＯＳトランジ
スタを形成し、リンやヒ素をイオン注入してしきい値を
制御しても良い。
【００４６】また、第１、第２、第３、第４の実施例共
にイオン注入時のしきい値を３Ｖ、５Ｖとしたが、この
値に限る必要はなく、ある程度のマージンが確保されれ
ば良い。
にイオン注入時のしきい値を３Ｖ、５Ｖとしたが、この
値に限る必要はなく、ある程度のマージンが確保されれ
ば良い。
【００４７】また、第１、第２、第３、第４の実施例共
にワード線にポリシリコンを用いたが、タングステンや
モリブデン等とのポリサイドで形成しても効果は変わら
ない。
にワード線にポリシリコンを用いたが、タングステンや
モリブデン等とのポリサイドで形成しても効果は変わら
ない。
【００４８】
【発明の効果】上記したように、本発明を用いることに
より、従来の多値ＲＯＭと比較してＴＡＴの短い多値Ｒ
ＯＭが実現される。
より、従来の多値ＲＯＭと比較してＴＡＴの短い多値Ｒ
ＯＭが実現される。
【図１】第１の実施例を示す断面図及び平面図
【図２】第１の実施例を示す断面図
【図３】第１の実施例を示す断面図
【図４】第１の実施例を示す断面図
【図５】第１の実施例を示す断面図
【図６】第１の実施例を示す断面図
【図７】第１の実施例を示す電流電圧特性図
【図８】第１の実施例を示す回路図
【図９】バーチャルグランド型ＮＯＲ型メモリを示す平
面図
面図
【図１０】バーチャルグランド型ＮＯＲ型メモリを示す
回路図
回路図
【図１１】第２の実施例を示す断面図および平面図
【図１２】第２の実施例を示す断面図および平面図
【図１３】第２の実施例を示す断面図および平面図
【図１４】第２の実施例を示す断面図および平面図
【図１５】第３の実施例を示す断面図および平面図
【図１６】第３の実施例を示す断面図
【図１７】第３の実施例を示す断面図
【図１８】第３の実施例を示す電流電圧特性図
【図１９】第４の実施例を示す断面図
【図２０】第４の実施例を示す断面図
【図２１】第４の実施例を示す断面図
【図２２】第４の実施例を示す断面図
１０１ Ｐ型シリコン基板 １０３ フィールド絶縁膜 １０５ ゲート酸化膜 １０９ ソース領域 １１１ ドレイン領域 １２１ 第１チャネル １２３ 第２チャネル １２５ チャネル
Claims (5)
- 【請求項１】 第１導電領域と、 前記第１導電領域内に形成した第２導電型のソース領域
と、 前記第１導電領域内に形成した第２導電型のドレイン領
域と、 前記ソース領域と前記ドレイン領域とに隣接する第１の
チャネル領域と、 前記ソース領域と前記ドレイン領域とに隣接する第２の
チャネル領域と、 前記第１のチャネル領域上と前記第２のチャネル領域上
とに形成したゲート絶縁膜と、 前記第１のチャネル領域上の前記ゲート絶縁膜上に形成
した第１のゲート電極と、 前記第２のチャネル領域上の前記ゲート絶縁膜上に形成
し前記第１のゲート電極よりもイオン注入に対する透過
性が高い第２のゲート電極とを有するメモリセルを具備
することを特徴とするマスクＲＯＭ。 - 【請求項２】 第１導電領域と、 前記第１導電領域内に形成した第２導電型のソース領域
と、 前記第１導電領域内に形成した第２導電型のドレイン領
域と、 前記ソース領域と前記ドレイン領域とに隣接する第１の
チャネル領域と、 前記ソース領域と前記ドレイン領域とに隣接する第２の
チャネル領域と、 前記第１のチャネル領域上と前記第２のチャネル領域上
とに形成したゲート絶縁膜と、 前記第１のチャネル領域上の前記ゲート絶縁膜上に形成
した第１のゲート電極と、 前記第２のチャネル領域上の前記ゲート絶縁膜上に形成
し膜厚が前記第１のゲート電極の膜厚よりも薄い第２の
ゲート電極とを有するメモリセルを具備することを特徴
とするマスクＲＯＭ。 - 【請求項３】 第１導電領域内に第２導電型のソース領
域とドレイン領域とを形成する工程と、 前記ソース領域と前記ドレイン領域とに隣接する第１の
チャネル領域上と第２のチャネル領域上とにゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極の第２のチャネル領域上をエッチングし
膜厚を薄くする工程と、 前記ゲート電極上から書込みデータに応じて選択的に開
孔されたマスク材を用いてイオン注入を行う工程とを具
備することを特徴とするマスクＲＯＭの製造方法。 - 【請求項４】 第１導電領域内に第２導電型のソース領
域とドレイン領域とを形成する工程と、 前記ソース領域と前記ドレイン領域とに隣接するチャネ
ル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極上から書込みデータに応じて選択的に膜
厚を変化させたマスク材を用いてイオン注入を行う工程
とを具備することを特徴とするマスクＲＯＭの製造方
法。 - 【請求項５】 第１導電領域と、 前記第１導電領域内に形成した第２導電型のソース領域
と、 前記第１導電領域内に形成した第２導電型のドレイン領
域と、 前記ソース領域と前記ドレイン領域とに隣接する第１の
チャネル領域と、 前記ソース領域と前記ドレイン領域とに隣接する第２の
チャネル領域と、 前記第１のチャネル領域上に形成した第１のゲート絶縁
膜と、 前記第２のチャネル領域上に形成した膜厚が前記第１の
ゲート絶縁膜よりも薄い第２のゲート絶縁膜と、 前記第１のゲート絶縁膜上と前記第２のゲート絶縁膜上
とに形成したゲート電極とを有するメモリセルを具備す
ることを特徴とするマスクＲＯＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123692A JPH05283654A (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍとその製造方法 |
| US08/042,676 US5386381A (en) | 1992-04-03 | 1993-04-05 | Mask read only memory (ROM) for storing multi-value data |
| US08/312,906 US5556800A (en) | 1992-04-03 | 1994-09-30 | Method of manufacturing a mask read only memory (ROM) for storing multi-value data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123692A JPH05283654A (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283654A true JPH05283654A (ja) | 1993-10-29 |
Family
ID=13740808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8123692A Pending JPH05283654A (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍとその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5386381A (ja) |
| JP (1) | JPH05283654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| DE19505293A1 (de) * | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
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|---|---|---|---|---|
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| EP0727820B1 (en) * | 1995-02-17 | 2004-03-24 | Hitachi, Ltd. | Semiconductor memory device and method of manufacturing the same |
| JP3380107B2 (ja) * | 1996-03-22 | 2003-02-24 | シャープ株式会社 | 半導体記憶装置 |
| DE19617646C2 (de) | 1996-05-02 | 1998-07-09 | Siemens Ag | Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
| JP3191693B2 (ja) * | 1996-08-29 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
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| JPS6057968A (ja) * | 1983-09-09 | 1985-04-03 | Toshiba Corp | Ｍｏｓトランジスタの製造方法 |
| JPS62232956A (ja) * | 1986-04-02 | 1987-10-13 | Fuji Xerox Co Ltd | 半導体装置およびその製造方法 |
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-
1992
- 1992-04-03 JP JP8123692A patent/JPH05283654A/ja active Pending
-
1993
- 1993-04-05 US US08/042,676 patent/US5386381A/en not_active Expired - Lifetime
-
1994
- 1994-09-30 US US08/312,906 patent/US5556800A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5386381A (en) | 1995-01-31 |
| US5556800A (en) | 1996-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000303 |