KR20050118021A - 비대칭 ｓｒａｍ 소자 및 그 제조방법 - Google Patents

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Abstract

SRAM 셀을 구성하는 MOS 트랜지스터의 문턱 전압의 변경을 방지할 수 있는 비대칭 SRAM 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 비대칭 SRAM 소자는, 다수의 단위 셀 영역 각각에, 제 1 PMOS 고전압 트랜지스터 및 제 1 NMOS 트랜지스터로 구성되는 제 1 인버터, 제 2 PMOS 트랜지스터 및 제 2 NMOS 고전압 트랜지스터로 구성되는 제 2 인버터, 상기 제 2 인버터의 입력과 연결되는 제 1 패스 고전압 트랜지스터 및 상기 제 1 인버터의 입력과 연결되는 제 2 패스 트랜지스터로 구성되는 단위 SRAM 셀이 형성된다. 상기 단위 SRAM 셀은 상기 단위 셀 영역의 경계선을 중심으로 인접하는 다른 단위 셀 영역의 단위 SRAM 셀과 선대칭을 이루도록 배치된다. 상기 제 1 PMOS 고전압 트랜지스터, 상기 제 2 NMOS 고전압 트랜지스터 및 제 1 패스 고전압 트랜지스터는 상기 단위 셀 영역의 경계선 부근에 배치되어, 인접하는 다른 단위 셀 영역의 고전압 트랜지스터들과 경계선을 중심으로 마주하도록 배치된다.

Description

비대칭 ＳＲＡＭ 소자 및 그 제조방법{Asymmetric SRAM device and method for manufacturing the same}
본 발명은 SRAM(Static Random access memory) 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 누설 전류를 방지할 수 있는 비대칭 SRAM 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 기억방식에 따라, DRAM(Dynamic Random Access Memory), 불휘발성 메모리(Non volatile memory) 및 SRAM으로 분류된다. SRAM은 빠른 스피드 특성, 저전력 소모 특성 및 단순한 방식으로 동작된다는 장점을 갖는다. 아울러, 에스램은 디램과 달리 주기적으로 저장된 정보를 리프레쉬(refresh)할 필요가 없기 때문에, 설계가 용이하다.
여기서, SRAM은 알려진 바와 같이 한 쌍의 인버터로 구성되며, 각 인버터는 서로 반대 위상의 데이터를 출력하도록 상보적으로 동작된다. 일반적으로 사용되는 SRAM은 한 쌍의 인버터가 동일한 기능을 하는 대칭 구조이다.
여기서, 한 쌍의 인버터를 갖는 완전 CMOS SRAM은 도 1에 도시된 바와 같이, 래치(Latch)를 이루는 제 1, 제 2 인버터(INV1,INV2), 및 제 1 및 제 2 인버터(INV1,INV2)의 출력과 연결되는 제 1 및 제 2 패스 트랜지스터(N3,N4)로 구성된다.
제 1 인버터(INV1)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)로 구성되고, 제 2 인버터(INV2)는 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)로 구성된다. 각각의 PMOS 트랜지스터(P1,P2)의 소오스는 전원 전압(VDD)와 연결되고, 드레인은 해당 인버터를 구성하는 NMOS 트랜지스터(N1,N2)의 드레인과 각각 연결된다. 또한, 각각의 NMOS 트랜지스터(N1,N2)의 소오스는 접지(VSS)와 연결된다. 또한, 제 1 인버터(INV1)의 입력은 제 2 인버터(INV2)의 출력(S2)과 연결되고, 제 2 인버터(INV2)의 입력은 제 1 인버터(INV1)의 출력(S1)과 연결된다.
제 1 패스 트랜지스터(N3)의 게이트는 워드 라인(WL)과 연결되고, 드레인은 비트 라인(BL)과 연결되며, 소오스는 제 1 인버터(INV1)의 출력(S1)과 연결된다. 제 2 패스 트랜지스터(N4)의 게이트 역시 워드 라인(WL)과 연결되고, 드레인은 비트 라인 바(DBL)와 연결되고, 소오스는 제 2 인버터(INV1)의 출력(S2)과 연결된다. 여기서, 비트 라인 바(DBL)는 반전된 비트 라인(BL) 신호를 인가된다.
이와 같은 완전 CMOS SRAM 소자는 다음과 같이 동작된다. 워드 라인(WL)의 전위가 1 즉, 하이(high)이면, 제 1 및 제 2 패스 트랜지스터(N3,N4)가 턴온(turn-on)되어, 비트 라인(BL,DBL)의 신호가 각각 제 1 및 제 2 인버터(INV1,INV2)에 전달되어, 데이터를 기입 또는 독출 동작이 행해진다.
그러나, SRAM 셀에 저장되는 데이터(제 1 인버터의 출력)는 일반적으로 "1"인 경우 보다 "0"인 경우가 많다. 이와 같이, SRAM 소자에 저장되는 데이터가 "0"에 편중되어 있음으로 의하여, SRAM 셀을 구성하는 특정 MOS 트랜지스터에 누설 전류가 발생된다.
이를 보다 구체적으로 설명하면, 우선 데이터를 독출하는 경우, 비트 라인(BL) 및 비트 라인 바(DBL)을 "1"로 프리차아지(precharge)시키고 워드 라인(WL)에 "0"을 인가한다. 제 1 인버터(INV1)의 출력이 "0", 제 2 인버터(INV2)의 출력이 "1"인 경우, 소오스와 드레인 사이에 전위차가 발생되는 트랜지스터, 즉, 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3)에 누설 전류가 발생된다.
이러한 문제점을 개선하기 위하여, 누설 전류가 발생되는 트랜지스터의 문턱 전압을 개선시키는 방법이 제안되었으며, 이러한 기술은 나비드 아지지(Navid Azizi)씨등에 의하여 IEEE transactions on VLSI system, VOL. 11, No.4, August 2003에 "Low leakage Asymmetric-cell SRAM")에 개시되어 있다.
상기 논문에 개시된 비대칭 SRAM 소자는 도 2에 도시된 바와 같이, 제 1 인버터의 출력(S1)의 "0"인 경우 누설 전류가 발생되는 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3)를 각각 고전압 트랜지스터(HP1,HN2,HN3)로 교체한다. 이에 따라, 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3)의 누설 전류를 감소시킬 수 있다.
이러한 비대칭 SRAM 소자는 저장 데이터가 "0"인 경우 SNM(static noise margin)이 안정한 반면, 저장 데이터가 "1"인 경우 에러 발생 확률이 높다. 이를 보상하기 위하여, 상기 논문에서는 도 3과 같은 센스 앰프(sense Amp)를 제안하였다. 상기 논문에서 제안된 센스 앰프는 도 3에 도시된 바와 같이 기존의 센스 앰프에 상보형 트랜지스터 블록(T)을 연결한 구조이다. 상보형 트랜지스터 블록(T)의 D에 지속적으로 "1"을 저장하고 DB에 지속적으로 "0"을 저장한다. 이와같은 변형된 센스 앰프 채용에 의해, SRAM 소자의 데이터가 "1"인 경우에도 에러 발생을 방지할 수 있다.
도 4는 종래의 비대칭 SRAM 소자의 평면도이다. 도 4에 도시된 바와 같이, 실리콘 반도체 기판(10)에 NMOS 트랜지스터(N1∼N4)가 형성될 제 1 액티브 영역(30)과 PMOS 트랜지스터(P1∼P2)가 형성될 제 2 액티브 영역(50)이 한정되도록 소자 분리막(15)이 형성된다. 제 1 액티브 영역(30)은 P웰이 형성되어 있을 수 있고, 예를 들어 "U"자형 형태로 형성된다. 여기서, "U"자형의 양측벽 부분을 이하 수직 부분이라고 명하고, 양측 수직 부분을 연결하는 부분을 수평 부분이라고 명하기로 한다. 제 2 액티브 영역(50)은 N웰이 형성되어 있을 수 있고, 예를 들어 "-"자형 형태로 형성될 수 있다.
제 1 액티브 영역(30)의 소정 부분, 예를 들어 양측 수직 부분과 실질적으로 직교하도록 워드 라인(WL)이 연장되고, 제 1 액티브 영역(30)의 수평 부분 및 제 2 액티브 영역(60)의 소정 부분을 지나도록 제 1 및 제 2 게이트 라인(60,65)이 배치된다. 워드 라인(WL)은 제 1 및 제 2 패스 트랜지스터(N3,N4)의 게이트 전극이 된다. 제 1 게이트 라인(60)은 제 1 PMOS 트랜지스터(P1) 및 제 2 NMOS 트랜지스터(N1)의 게이트 전극이 되고, 제 2 게이트 라인(65)은 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)의 게이트 전극이 된다.
워드 라인(WL) 및 게이트 라인(60,65) 양측의 제 1 액티브 영역(30)에 N형 불순물이 주입되어, 제 1 및 제 2 패스 트랜지스터(N3,N4), 및 제 1 및 제 2 NMOS 트랜지스터(N1,N2)가 한정된다. 제 1 및 제 2 게이트 라인(60,65) 양측의 제 2 액티브 영역(50)에 P형의 불순물이 주입되어, 제 1 및 제 2 PMOS 트랜지스터(P1,P2)가 형성된다.
도면의 미설명 부호 BLC는 제 1 패스 트랜지스터(N3)의 드레인과 비트 라인(BL)을 콘택시키기 위한 콘택 영역이고, DBLC는 제 2 패스 트랜지스터(N4)의 드레인과 비트 라인 바(DBL)를 콘택시키기 위한 콘택 영역이다. S1,S1',S2,S2'는 각각의 인버터(INV1,INV2)의 출력 부분을 나타내며, 비록 S1과 S1' 그리고 S2와 S2'가 이격되어 있기는 하나 이후 배선 형성시 각각 연결될 것이다. VDD는 이후 전원 라인과 콘택될 영역이고, Vss는 이후 접지 라인과 콘택될 영역이다. GC는 이후 게이트 전극과 게이트 전원 라인(도시되지 않음)이 콘택될 영역이다.
이와같이 비대칭 SRAM 소자를 제작하기 위하여, 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3)의 문턱 전압을 상승시켜야 한다. 문턱 전압을 상승시키기 위하여, 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3) 영역에 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하여야 한다. 이에따라, 문턱 전압 조절 이온 주입시, 제 1 PMOS 트랜지스터(P1), 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3) 영역만을 노출시키기 위한 별도의 포토 마스크 패턴이 필요하다.
그러나, 반도체 소자의 집적 밀도가 증가함에 따라, SRAM 소자의 각 영역 역시 그 간격이 매우 밀접해지고 있는 반면, 포토리소그라피 공정으로 형성할 수 있는 마스크 패턴의 간격은 한계에 봉착되었다.
이로 인하여, 협소한 단위 셀 영역의 제 1 PMOS 트랜지스터, 제 2 및 제 3 NMOS 트랜지스터(P1,N2,N3) 영역을 선택적으로 노출시키는 데 어려움이 있다.
즉, 도 4에 도시된 바와 같이, 제 1 PMOS 트랜지스터 영역(P1)과 제 2 PMOS 트랜지스터 영역(P2)이 매우 근접하게 배치되고, 제 2 NMOS 트랜지스터 영역(N2) 역시 제 1 NMOS 트랜지스터 영역(N1) 및 제 2 패스 트랜지스터 영역(N4)과 매우 근접하게 배치되고, 제 3 NMOS 트랜지스터 영역(N3) 역시 제 1 NMOS 트랜지스터 영역(N1)과 근접하게 배치되어 있다.
이에 따라, 제 1 PMOS 트랜지스터 영역(P1), 제 2 NMOS 트랜지스터 영역(N2) 및 제 1 패스 트랜지스터 영역(N3)을 오픈시키는 공정시, 인접하는 다른 MOS 트랜지스터가 오픈될 수 있어, SRAM 셀을 구성하는 MOS 트랜지스터의 문턱 전압이 변경되는 문제점이 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 SRAM 셀을 구성하는 MOS 트랜지스터의 문턱 전압의 변경을 방지할 수 있는 비대칭 SRAM 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 한정된 단위 SRAM 셀 영역내에서 포토리소그라피 마진을 개선할 수 있는 비대칭 SRAM 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 비대칭 SRAM 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 비대칭 SRAM 소자는, 다수의 단위 셀 영역이 한정되어 있는 반도체 기판, 상기 반도체 기판의 단위 셀 영역별로 각각 형성되어 있는 액티브 영역, 및 상기 단위 셀 영역의 액티브 영역은 인접하는 다른 단위 셀 영역의 액티브 영역과 단위 셀 영역간의 경계선을 중심으로 선대칭을 이룬다.
또한, 본 발명의 다른 실시예에 따른 비대칭 SRAM 소자는, 반도체 기판의 단위 셀 영역 각각에 제 1 NMOS 트랜지스터 및 제 1 패스 트랜지스터가 형성되어질 제 1 NMOS 액티브 영역, 제 2 NMOS 트랜지스터 및 제 2 패스 트랜지스터가 형성되어질 제 2 NMOS 액티브 영역, 제 1 PMOS 트랜지스터가 형성되어질 제 1 PMOS 액티브 영역 및 제 2 PMOS 트랜지스터가 형성되어질 제 2 PMOS 액티브 영역으로 구성되는 액티브 영역이 형성된다. 상기 제 1 NMOS 액티브 영역 및 제 1 PMOS 액티브 영역을 지나는 제 1 게이트 전극, 상기 제 2 NMOS 액티브 영역 및 제 2 PMOS 영역을 지나는 제 2 게이트 전극, 상기 제 1 NMOS 액티브 영역의 소정 부분을 지나는 제 1 워드 라인, 및 상기 제 2 NMOS 액티브 영역의 소정 부분을 지나는 제 2 워드 라인으로 구성되는 게이트 구조물이 형성된다. 제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 PMOS 트랜지스터 및 제 1 및 제 2 패스 트랜지스터를 한정하기 위하여, 상기 게이트 구조물 양측의 액티브 영역에 소오스 및 드레인 영역이 형성된다. 또한, 상기 제 2 NMOS 트랜지스터 영역, 제 1 패스 트랜지스터 영역 및 제 1 PMOS 트랜지스터 영역 각각에 고전압 트랜지스터용 문턱 전압 조절층이 형성되어 있다. 이때, 상기 단위 셀 영역은 인접하는 다른 단위 셀 영역과 경계면을 중심으로 선대칭을 이루고, 이에 의해 상기 고전압 트랜지스터용 문턱 전압 조절층은 인접하는 다른 단위 셀 영역의 고전압 트랜지스터용 문턱 전압 조절층과 단위 셀 영역의 경계면을 중심으로 마주하게 배치된다.
또한, 본 발명의 또 다른 실시예에 따른 비대칭 SRAM 소자는 다수의 단위 셀 영역 각각에, 제 1 PMOS 고전압 트랜지스터 및 제 1 NMOS 트랜지스터로 구성되는 제 1 인버터, 제 2 PMOS 트랜지스터 및 제 2 NMOS 고전압 트랜지스터로 구성되는 제 2 인버터, 상기 제 2 인버터의 입력과 연결되는 제 1 패스 고전압 트랜지스터 및 상기 제 1 인버터의 입력과 연결되는 제 2 패스 트랜지스터로 구성되는 단위 SRAM 셀이 형성된다. 상기 단위 SRAM 셀은 상기 단위 셀 영역의 경계선을 중심으로 인접하는 다른 단위 셀 영역의 단위 SRAM 셀과 선대칭을 이루도록 배치된다. 상기 제 1 PMOS 고전압 트랜지스터, 상기 제 2 NMOS 고전압 트랜지스터 및 제 1 패스 고전압 트랜지스터는 상기 단위 셀 영역의 경계선 부근에 배치되어, 인접하는 다른 단위 셀 영역의 고전압 트랜지스터들과 경계선을 중심으로 마주하도록 배치된다.
상기 단위 SRAM 셀은, 상기 각각의 트랜지스터들이 형성되는 액티브 영역, 상기 액티브 영역상을 지나도록 배치되는 게이트 전극 구조물, 및 상기 게이트 전극 구조물 양측의 액티브 영역에 형성되는 각각의 소오스 및 드레인 영역을 포함한다.
상기 액티브 영역은, 상기 제 1 NMOS 트랜지스터 및 제 1 패스 트랜지스터가 형성되는 제 1 NMOS 액티브 영역, 제 2 NMOS 트랜지스터 및 제 2 패스 트랜지스터가 형성되는 제 2 NMOS 액티브 영역, 상기 제 1 PMOS 트랜지스터가 형성되는 제 1 PMOS 액티브 영역, 및 상기 제 2 PMOS 트랜지스터가 형성되는 제 2 PMOS 액티브 영역을 포함하고, 상기 제 1 및 제 2 NMOS 액티브 영역 및 제 1 및 제 2 PMOS 액티브 영역 각각은 동일한 방향으로 연장되는 바 형태를 가지고 있고, 상기 제 1 및 제 2 PMOS 액티브 영역은 소정 간격을 두고 평행하며, 상기 제 1 및 제 2 PMOS 액티브 영역은 상기 제 1 및 제 2 NMOS 액티브 영역 사이에 위치한다.
상기 제 1 NMOS 액티브 영역의 소정 부분 및 제 1 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 1 게이트 전극, 상기 제 2 NMOS 액티브 영역의 소정 부분 및 제 2 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 2 게이트 전극, 상기 제 1 게이트 전극과 평행하며 상기 제 1 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 1 워드 라인, 및 상기 제 2 게이트 전극과 평행하며 상기 제 2 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 2 워드 라인을 더 포함한다.
상기 제 1 인버터의 입력과 상기 제 2 인버터의 출력을 전기적으로 연결하는 제 1 금속 배선, 및 상기 제 1 인버터의 출력과 상기 제 2 인버터의 입력을 전기적으로 연결하는 제 2 금속 배선을 더 포함한다.
본 발명의 다른 견지에 따른 비대칭 SRAM 소자의 제조방법은, 다수의 단위 셀 영역이 한정되어 있는 반도체 기판의 각각의 단위 셀 영역마다 소자 분리막을 형성하여, 제 1 및 제 2 NMOS 액티브 영역, 및 제 1 및 제 2 PMOS 액티브 영역으로 구성되는 액티브 영역을 한정한다. 상기 액티브 영역 전체에 문턱 전압 조절 이온을 주입한다. 상기 제 1 NMOS 액티브 영역의 소정 부분, 제 2 NMOS 액티브 영역의 소정 부분 및 제 1 PMOS 액티브 영역의 소정 부분에 고전압 트랜지스터용 문턱 전압 조절 이온을 주입한다. 상기 액티브 영역을 지나도록 게이트 전극들을 형성한다음, 상기 게이트 전극들 양측에 불순물을 주입하여, 소오스, 드레인 영역을 형성한다.
이때, 상기 단위 셀 영역의 액티브 영역은 상기 단위 셀 영역의 경계선을 중심으로 인접하는 다른 단위 셀 영역의 액티브 영역과 선대칭을 이루도록 배치됨이 바람직하다. 또한, 상기 고전압 트랜지스터용 문턱 전압 조절 이온이 주입되는 영역은 상기 단위 셀 영역의 경계선 부근에 배치된다. 이에따라, 상기 고전압 트랜지스터용 문턱 전압 조절 이온 주입시, 인접하는 다른 단위 셀 영역의 고전압 트랜지스터용 문턱 전압 조절 이온이 주입되는 영역에도 동시에 이온 주입을 실시할 수 있다.
상기 문턱 전압 조절 이온을 주입하는 단계는, 상기 제 1 및 제 2 NMOS 액티브 영역에 선택적으로 제 1 문턱 전압 조절 이온을 주입하는 단계, 및 상기 제 1 및 제 2 PMOS 액티브 영역에 선택적으로 제 2 문턱 전압 조절 이온을 주입하는 단계로 구성될 수 있다.
상기 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계는, 상기 제 1 및 제 2 NMOS 액티브 영역의 소정 부분이 노출되도록 제 1 마스크 패턴을 형성하는 단계, 상기 노출된 제 1 및 제 2 NMOS 액티브 영역에 제 1 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계, 상기 제 1 마스크 패턴을 제거하는 단계, 상기 제 1 및 제 2 PMOS 액티브 영역의 소정 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계, 상기 노출된 제 1 및 제 2 PMOS 액티브 영역에 제 2 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계, 및 상기 제 2 마스크 패턴을 제거하는 단계를 포함한다.
상기 제 1 마스크 패턴에 의해 인접하는 4개의 단위 셀 영역의 제 1 및 제 2 NMOS 액티브 영역이 동시에 노출된다. 또한, 상기 제 2 마스크 패턴에 의해 인접하는 2개 단위 셀 영역의 제 1 PMOS 액티브 영역이 동시에 노출된다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 5 내지 도 9는 본 발명의 실시예에 따른 비대칭 SRAM 소자의 레이아웃을 순차적으로 나타낸 도면이다.
우선, 도 5에 도시된 바와 같이, 반도체 기판(100)은 수 개의 단위 셀 영역(110)으로 한정된다. 단위 셀 영역(110)은 상기 도 1에서 설명된 한 쌍의 인버터(INV1, INV2) 및 한 쌍의 패스 트랜지스터가 형성되어질 영역을 일컫는다. 각각의 단위 셀 영역(110)에 액티브 영역(125)이 형성된다. 알려진 바와 같이, 액티브 영역(125)은 소자 분리막(105)의 형성으로 한정된다. 본 실시예의 액티브 영역(125)은 제 1 및 제 2 NMOS 액티브 영역(115a,115b), 및 제 1 및 제 2 PMOS 액티브 영역(120a,120b)으로 구성된다. NMOS 액티브 영역(115a,115b) 및 PMOS 액티브 영역(120a,120b)은 각각 소정 거리 이격되어 있으며 도면의 수직 방향(y 방향)으로 연장된 바(bar) 형태를 갖는다. 제 1 NMOS 액티브 영역(115a)과 제 2 NMOS 액티브 영역(115b) 사이에 제 1 PMOS 액티브 영역(120a) 및 제 2 PMOS 액티브 영역(120b)이 배치된다. 또한, 제 1 NMOS 액티브 영역(115a) 및 제 2 NMOS 액티브 영역(115b)은 동일 평면상에서 일직선상에 놓여지도록 배치됨이 바람직하다. 한편, 제 1 PMOS 액티브 영역(120a) 및 제 2 PMOS 액티브 영역(120b)은 동일 평면상에 위치하되, 각각의 상단부가 일치되지 않는다. 즉, 제 2 PMOS 액티브 영역(120b)은 제 1 PMOS 액티브 영역(120a)보다 수직 방향(액티브 영역의 연장 방향)으로 소정 길이 쉬프트(shift)되도록 배치되어, 제 1 및 제 2 PMOS 액티브 영역(120a,120b)의 상단부를 연결한 선은 지그재그 형태로 보여진다.
제 1 NMOS 액티브 영역(115a)은 도 2의 제 1 NMOS 트랜지스터(N1) 및 제 1 패스 트랜지스터(N3)가 형성될 영역이고, 제 2 NMOS 액티브 영역(115b)은 제 2 NMOS 트랜지스터(N2) 및 제 2 패스 트랜지스터(N4)가 형성될 영역이다. 제 1 PMOS 액티브 영역(120a)은 제 1 PMOS 트랜지스터(P1)가 형성될 영역이고, 제 2 PMOS 액티브 영역(120b)은 제 2 PMOS 트랜지스터(P2)가 형성될 영역이다.
여기서, 제 1 및 제 2 NMOS 액티브 영역(115a,115b)은 P웰 일 수 있고, 제 1 및 제 2 PMOS 액티브 영역(120a,120b)은 N웰 일 수 있다.
단위 셀 영역(110)의 액티브 영역(125)은 인접하는 단위 셀 영역(110)의 액티브 영역(125)과 단위 셀 영역(110)간의 경계선을 중심으로 선 대칭(혹은 거울 대칭)을 이룬다.
즉, 도 5와 같이, 4개의 단위 셀 영역(110)을 중심으로 살펴보면, 각각의 단위 셀 영역(110)이 이웃하는 단위 셀 영역(110)과 수평 및 수직 방향으로 거울 대칭을 이룸으로써, 누설 전류의 위험이 높은 제 2 NMOS 트랜지스터(N2) 및 제 1 패스 트랜지스터(N3)가 형성될 액티브 영역(115b,115b)이 단위 셀 영역(110) 경계면에 인접하게 배치된다.
다음, 각 액티브 영역(125)에 문턱 전압 조절 이온이 주입된다. 이를 자세히 설명하면, 먼저, NMOS 액티브 영역(115a,115b)이 노출되도록 제 1 마스크 패턴(도시되지 않음)을 형성한다음, 노출된 NMOS 액티브 영역(115a,115b)에 NMOS용 문턱 전압 조절 이온을 주입한다. 그후, 제 1 마스크 패턴(도시되지 않음)을 제거한다음, PMOS 액티브 영역(120a,120b)이 노출되도록 제 2 마스크 패턴(도시되지 않음)을 형성한다. 노출된 PMOS 액티브 영역(120a,120b)에 PMOS용 문턱 전압 조절 이온을 주입한다. 이때, NMOS용 문턱 전압 조절 이온 및 PMOS용 문턱 전압 조절 이온은 모두 보론(B) 포함 이온, 예컨대, BF3 + 이온일 수 있으며, 이들은 서로 농도가 상이할 수 있다.
그리고 나서, 본 발명의 비대칭 SRAM 소자를 제작하기 위하여, 도 6에 도시된 바와 같이, 제 2 NMOS 트랜지스터 예정 영역(130a) 및 제 1 패스 트랜지스터 예정 영역(130b)이 노출되도록 제 3 및 제 4 마스크 패턴(135a,135b)을 형성한다. 본 실시예에서 단위 셀 영역(110)내의 액티브 영역(125)은 상술한 바와 같이 수평 방향 및 수직 방향으로 거울 대칭을 이룬다. 이에 따라, 각 단위 셀 영역(110)의 제 2 NMOS 트랜지스터가 형성될 액티브 영역은 4개의 단위 셀 영역(110)의 접점(X1) 인근에 밀집되고, 제 1 패스 트랜지스터가 형성될 액티브 영역 역시 인접하는 4개의 단위 셀 영역(110)의 접점(X2) 인근에 밀집된다. 이에 따라, 제 3 및 제 4 마스크 패턴(130a,130b) 각각에 의해 인접하는 4개의 단위 셀 영역(110)의 제 2 NMOS 트랜지스터 영역 및 인접하는 4개의 단위 셀 영역(110)의 제 1 패스 트랜지스터 영역이 한꺼번에 노출된다. 이때, 제 3 및 제 4 마스크 패턴(130a,130b)은 충분한 포토리소그라피 마진을 갖도록 소정 거리 이격된다. 그후, 노출된 제 2 NMOS 트랜지스터 영역(130a) 및 제 1 패스 트랜지스터 영역(130b)에 제 1 고전압 트랜지스터용 문턱 전압 조절 이온을 주입한다. 제 1 고전압 트랜지스터용 문턱 전압 조절 이온 주입에 의하여, 제 2 NMOS 트랜지스터(N2)는 제 1 NMOS 트랜지스터(N1)보다 높은 문턱 전압을 갖고, 제 1 패스 트랜지스터(N3)는 제 2 패스 트랜지스터(N4)보다 높은 문턱 전압을 갖는다.
다음, 도 7에 도시된 바와 같이, 상기 제 3 및 제 4 마스크 패턴(135a,135b)을 공지의 방식으로 제거한다. 본 도면에서는 제거된 상태의 제 3 및 제 4 마스크 패턴(135a,135b)을 점선으로 표시하였다. 누설 전류가 발생되는 또 하나의 트랜지스터인 제 1 PMOS 트랜지스터(P1)를 노출시키기 위하여, 제 5 마스크 패턴(145)을 형성한다.
이때, 제 1 PMOS 액티브 영역(120a)은 제 2 PMOS 액티브 영역(120b)과 지그재그 형태로 배치되어 있으므로, 상기 제 1 PMOS 액티브 영역(120a)의 일측에는 소자 분리막(105) 및 제 2 PMOS 액티브 영역(120b)의 소정 부분이 위치하게 된다. 이에 따라, 제 1 PMOS 액티브 영역(120a)의 오픈시, 제 1 PMOS 액티브 영역(120a) 뿐만 아니라, 인접하는 소자 분리막(105) 및 제 2 PMOS 액티브 영역(120b)의 소정 부분도 동시에 노출되도록 하여도 문제가 되지 않는다. 즉, 제 5 마스크 패턴(145)에 의해 노출된 제 2 PMOS 액티브 영역(120b)은 소자 영역으로 동작하지 않는 부분이므로, 고전압 트랜지스터용 문턱 전압 조절 이온이 이온 주입되더라도 소자 동작에 문제가 되지 않는다.
또한, 단위 셀 영역이 경계선을 중심으로 형성되어 있으므로, 본 도면에는 자세히 도시되지 않았으나, 수직 방향으로 인접하는 제 1 PMOS 액티브 영역(120)a)이 제 5 마스크 패턴(145)에 의해 동시에 노출될 수 있다.
그후, 제 5 마스크 패턴(145)에 의해 노출된 제 1 PMOS 액티브 영역(120a)에 제 2 고전압 트랜지스터용 문턱 전압 조절 이온을 주입한다. 제 2 고전압 트랜지스터용 문턱 전압 조절 이온 주입에 의하여, 제 1 PMOS 트랜지스터(P1)는 제 2 PMOS 트랜지스터(P2)보다 높은 문턱 전압을 갖게 된다.
이때, 제 1 및 제 2 고전압 트랜지스터용 문턱 전압 조절 이온은 보론(B) 포함 불순물, 예컨대 BF3 + 이온 일 수 있다.
도 8을 참조하여, 단위 셀 영역(110) 상부에 제 1 및 제 2 게이트 전극(150,155) 및 워드 라인(160a,160b)이 배치된다.
제 1 게이트 전극(150)은 제 1 NMOS 액티브 영역(115a) 및 제 1 PMOS 영역(120a)을 지나도록 도면의 수평 방향(x 방향)으로 연장된다. 제 1 게이트 전극(150)은 제 2 PMOS 액티브 영역(120b)의 단부와 오버랩되도록 연장될 수 있다. 하지만, 제 1 게이트 전극(150)은 제 2 PMOS 액티브 영역(120b)의 단부와 오버랩되므로, 제 2 PMOS 액티브 영역(120b) 상부에서 제 1 게이트 전극(150)에 의해 MOS 트랜지스터가 생성되지 않는다.
제 2 게이트 전극(155)은 제 2 NMOS 액티브 영역(115b) 및 제 2 PMOS 영역(120b)을 지나도록 도면의 수평 방향(x 방향)으로 연장된다. 제 2 게이트 전극(155)은 제 1 PMOS 액티브 영역(10a)의 단부와 오버랩되도록 연장될 수 있다. 제 2 PMOS 액티브 영역(120b)의 단부와 오버랩되도록 연장될 수 있다. 하지만, 제 2 게이트 전극(155)은 제 1 PMOS 액티브 영역(120a)의 단부와 오버랩되므로, 제 1 PMOS 액티브 영역(120a) 상부에서 제 2 게이트 전극(155)에 의해 MOS 트랜지스터가 생성되지 않는다. 여기서, 제 1 게이트 전극(150) 및 제 2 게이트 전극(155)은 서로 소정 간격을 두고 평행하게 연장된다.
제 1 워드 라인(160a)은 제 1 NMOS 액티브 영역(115a)의 소정 부분을 지나도록 연장되고, 제 2 워드 라인(160b)은 제 2 NMOS 액티브 영역(115b)의 소정 부분을 지나도록 연장된다. 이때, 제 1 워드 라인(160a)은 인접하는 두 개의 단위 셀 영역(110)의 제 1 NMOS 액티브 영역(115a)상에 공통으로 배치되며, 제 2 워드 라인(160b)은 인접하는 두 개의 단위 셀 영역(110)의 제 2 NMOS 액티브 영역(115b) 상에 공통으로 배치된다. 또한, 제 1 워드 라인(160a)은 제 1 게이트 전극(150)과 평행하도록 연장되며, 제 2 워드 라인(160b)은 제 2 게이트 전극(155)과 평행하도록 연장된다.
그후, 제 1 및 제 2 게이트 전극(150,155), 및 제 1 및 제 2 워드 라인(160a,160b) 양측의 액티브 영역에 불순물을 주입한다. 즉, 포토리소그라피 공정을 이용하여, 제 1 및 제 2 NMOS 액티브 영역(115a,115b)에 N형 불순물을 선택적으로 주입하고, 제 1 및 제 2 PMOS 액티브 영역(120a,120b)에 P형 불순물을 선택적으로 주입하여, 제 1 및 제 2 PMOS 트랜지스터(P1,P2), 제 1 및 제 2 NMOS 트랜지스터(N1,N2) 및 제 1 및 제 2 패스 트랜지스터(N3,N4)의 소오스/드레인 영역(171,173,175,177, 181,183,185,187,191,195)이 한정된다.
여기서, 도면 부호 171은 제 1 PMOS 트랜지스터(P1)의 드레인 영역이고, 173은 제 1 PMOS 트랜지스터(P1)의 소오스 영역이고, 175는 제 2 PMOS 트랜지스터(P2)의 드레인 영역이고, 177은 제 2 PMOS 트랜지스터(P2)의 소오스 영역이다. 도면 부호 181은 제 1 NMOS 트랜지스터(N1)의 드레인 영역이면서 동시에 제 1 패스 트랜지스터(N3)의 소오스 영역을 나타내고, 183은 제 1 NMOS 트랜지스터(N1)의 소오스 영역을 나타내고, 185는 제 2 NMOS 트랜지스터(N2)의 드레인 영역이면서 동시에 제 2 패스 트랜지스터(N4)의 소오스 영역을 나타내고, 187은 제 2 NMOS 트랜지스터(N2)의 소오스 영역을 나타낸다. 한편, 도면 부호 191은 제 1 패스 트랜지스터(N3)의 드레인 영역을 나타내고, 195는 제 2 패스 트랜지스터(N4)의 드레인 영역을 나타낸다.
다음, 도 9에 도시된 바와 같이, MOS 트랜지스터들(P1,P2,N1,N2,N3,N4) 형성된 반도체 기판(100) 상부에 제 1 콘택(200) 및 제 1 금속 배선(210a,210b)이 형성된다. 제 1 콘택은 제 1 및 제 2 게이트 전극(150)의 소정 부분, 제 1 및 제 2 워드 라인(160a,160)의 소정 부분, 제 1 PMOS 트랜지스터(P1)의 드레인 영역(171), 제 2 PMOS 트랜지스터의 드레인 영역(175), 제 1 NMOS 트랜지스터(N1)의 소오스 및 드레인 영역(181,183), 제 2 NMOS 트랜지스터(N2)의 소오스 및 드레인 영역(185,187), 제 1 및 제 2 패스 트랜지스터의 드레인 영역(191,195) 상에 각각 형성된다. 단위 셀 영역(100)내의 어느 하나의 제 1 금속 배선(210a)은 제 1 게이트 전극(150)의 콘택(200)과 제 2 NMOS 트랜지스터(N2)의 드레인(185) 콘택(200)이 연결되도록 형성되고, 다른 하나의 제 1 금속 배선(210b)은 제 2 게이트 전극(155)의 콘택(200)과 제 1 NMOS 트랜지스터(N1)의 드레인(181) 콘택(200)이 연결되도록 형성된다.
도면에는 도시되지 않았지만, 반도체 기판(100)과 제 1 금속 배선(210a,210b) 사이에는 층간 절연막이 개재되어 있으며, 상기 제 1 콘택들은 상기 층간 절연막 내에 형성된다.
또한, 도면에는 도시되지 않았지만, 제 1 및 제 2 PMOS 트랜지스터의 드레인(171,175)의 콘택(200), 제 1 및 제 2 NMOS 트랜지스터의 콘택(200), 제 1 패스 트랜지스터의 콘택(200) 및 제 2 패스 트랜지스터의 콘택(200)과 각각 콘택되도록 VDD 콘택 및 배선, VSS 콘택 및 배선, 비트라인 콘택 및 배선, 비트라인 바 콘택 및 배선이 각각 형성된다.
본 발명은 상기 실시예에만 한정되는 것은 아니다. 예컨대, 본 실시예의 액티브 영역(125)은 선폭이 동일한 바 형태를 갖도록 형성된다. 하지만, 콘택 면적 및 포토리소그라피 공정시 3-디멘젼 이펙트등 등을 고려하여 도 10과 같이 액티브 영역(125)의 선폭이 부분적으로 상이할 수도 있다. 즉, 액티브 영역(125)은 전체적으로 바 형태를 갖는 것이고, 상세한 형상은 공정 설계자에 의해 가변될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 다수의 SRAM 단위 셀 영역이 인접하는 단위 셀 영역과 경계면에 대하여 선대칭을 이루도록 설계된다. 이에 따라, 고전압 트랜지스터는 이웃하는 단위 셀 영역의 고전압 트랜지스터와 대칭을 이루며 인접하게 배치되어, 고전압용 문턱 전압 조절 이온 주입시, 인접하는 단위 셀 영역의 고전압 트랜지스터 영역과 동시에 이온 주입이 가능하다.
고전압용 문턱 전압 조절 이온을 주입하기 위한 마스크 패턴시, 넓은 간격을 가지고, 넓은 영역에 걸쳐 이온 주입을 실시하므로, 포토리소그라피 마진이 개선된다.
이와같은 SRAM 소자의 레이아웃 구조에 의해 비대칭 SRAM 소자의 설계가 용이하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 일반적인 SRAM 소자의 단위 셀을 나타낸 회로도이다.
도 2는 일반적인 비대칭 SRAM 소자의 단위 셀을 나타낸 회로도이다.
도 3은 도 2의 비대칭 SRAM 소자에 적용되는 센스 앰프를 나타낸 회로도이다.
도 4는 도 2의 비대칭 SRAM 소자의 단위 셀의 레이아웃을 나타낸 것이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 비대칭 SRAM 소자의 레이아웃을 나타낸 것이다.
도 10은 본 발명의 다른 실시예에 따른 비대칭 SRAM 소자의 레이아웃을 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 단위 셀 영역
115a,115: NMOS 액티브 영역 120a,120b : PMOS 액티브 영역
125 : 액티브 영역 135,145 : 마스크 패턴
150,155 : 게이트 전극 160a,160b : 워드 라인
171,173,175,177,181,183,185,187,191,195 : 소오스, 드레인 영역

Claims (27)

  1. 다수의 단위 셀 영역이 한정되어 있는 반도체 기판;
    상기 반도체 기판의 단위 셀 영역별로 각각 형성되어 있는 액티브 영역; 및
    상기 단위 셀 영역의 액티브 영역은 인접하는 다른 단위 셀 영역의 액티브 영역과 단위 셀 영역간의 경계선을 중심으로 선대칭을 이루는 것을 특징으로 하는 비대칭 SRAM 소자.
  2. 제 1 항에 있어서, 상기 액티브 영역은,
    바 형태로 연장되는 제 1 NMOS 액티브 영역;
    상기 제 1 NMOS 액티브 영역과 평행하며 상기 제 1 NMOS 영역과 소정 거리 이격되어 있는 제 2 NMOS 영역;
    상기 제 1 NMOS 영역 및 제 2 NMOS 영역 사이에 배치되며 바 형상을 갖는 제 1 PMOS 액티브 영역;
    상기 제 1 PMOS 액티브 영역과 상기 제 2 NMOS 영역 사이에 배치되며 바 형상을 갖는 제 2 PMOS 액티브 영역을 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  3. 제 2 항에 있어서, 상기 제 2 PMOS 액티브 영역은 상기 제 1 PMOS 액티브 영역으로부터 액티브 영역의 길이 방향으로 소정 부분 쉬프트 되어 있는 것을 특징으로 하는 비대칭 SRAM 소자.
  4. 제 2 항에 있어서, 상기 제 1 NMOS 액티브 영역의 소정 부분 및 제 1 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 1 게이트 전극;
    상기 제 2 NMOS 액티브 영역의 소정 부분 및 제 2 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 2 게이트 전극;
    상기 제 1 게이트 전극과 평행하며 상기 제 1 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 1 워드 라인; 및
    상기 제 2 게이트 전극과 평행하며 상기 제 2 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  5. 제 4 항에 있어서, 상기 액티브 영역내에 문턱 전압 조절 이온이 주입되어 있으며,
    상기 제 1 게이트 전극과 제 1 PMOS 액티브 영역의 오버랩 영역, 상기 제 2 게이트 전극과 제 2 NMOS 액티브 영역의 오버랩 영역, 및 상기 제 1 워드 라인과 제 1 NMOS 액티브 영역의 오버랩 영역에 고전압 트랜지스터용 문턱 전압 조절 이온이 더 주입되어 있는 것을 특징으로 하는 비대칭 SRAM 소자.
  6. 제 4 항에 있어서, 상기 제 1 및 제 2 게이트 전극, 및 제 1 및 제 2 워드 라인 양측의 액티브 영역에 각각 형성되는 MOS 트랜지스터의 소오스/ 드레인 영역을 더 포함하며,
    이에 의해 상기 제 1 NMOS 액티브 영역내에 제 1 NMOS 트랜지스터 및 제 1 패스 트랜지스터가 한정되고, 상기 제 2 NMOS 액티브 영역내에 제 2 NMOS 트랜지스터 및 제 2 패스 트랜지스터가 한정되고, 상기 제 1 PMOS 액티브 영역내에 제 1 PMOS 트랜지스터가 한정되고, 상기 제 2 PMOS 액티브 영역내에 제 2 PMOS 트랜지스터가 한정되는 것을 특징으로 하는 비대칭 SRAM 소자.
  7. 제 6 항에 있어서, 상기 제 1 게이트 전극 및 제 2 NMOS 트랜지스터의 드레인을 전기적으로 연결하는 제 1 금속 배선; 및
    상기 제 2 게이트 전극 및 제 1 NMOS 트랜지스터의 드레인을 전기적으로 연결하는 제 2 금속 배선을 더 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  8. 매트릭스 형태로 배치되는 수개의 단위 셀 영역이 한정된 반도체 기판;
    상기 단위 셀 영역 각각에 배치되며, 제 1 NMOS 트랜지스터 및 제 1 패스 트랜지스터가 형성되어질 제 1 NMOS 액티브 영역, 제 2 NMOS 트랜지스터 및 제 2 패스 트랜지스터가 형성되어질 제 2 NMOS 액티브 영역, 제 1 PMOS 트랜지스터가 형성되어질 제 1 PMOS 액티브 영역 및 제 2 PMOS 트랜지스터가 형성되어질 제 2 PMOS 액티브 영역으로 구성되는 액티브 영역;
    상기 제 1 NMOS 액티브 영역 및 제 1 PMOS 액티브 영역을 지나는 제 1 게이트 전극, 상기 제 2 NMOS 액티브 영역 및 제 2 PMOS 영역을 지나는 제 2 게이트 전극과, 상기 제 1 NMOS 액티브 영역의 소정 부분을 지나는 제 1 워드 라인, 및 상기 제 2 NMOS 액티브 영역의 소정 부분을 지나는 제 2 워드 라인으로 구성되는 게이트 구조물;
    제 1 및 제 2 NMOS 트랜지스터, 제 1 및 제 2 PMOS 트랜지스터 및 제 1 및 제 2 패스 트랜지스터를 한정하기 위하여, 상기 게이트 구조물 양측의 액티브 영역에 각각 형성되는 소오스 및 드레인 영역; 및
    상기 제 2 NMOS 트랜지스터 영역, 제 1 패스 트랜지스터 영역 및 제 1 PMOS 트랜지스터 영역 각각에 형성되어 있는 고전압 문턱 전압 조절층을 더 포함하며,
    상기 단위 셀 영역은 인접하는 다른 단위 셀 영역과 경계면을 중심으로 선대칭을 이루고, 이에 의해 상기 고전압 문턱 전압 조절층은 인접하는 다른 단위 셀 영역의 고전압 문턱 전압 조절층과 단위 셀 영역의 경계면을 중심으로 마주하게 배치되는 것을 특징으로 하는 비대칭 SRAM 소자.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 NMOS 액티브 영역, 및 제 1 및 제 2 PMOS 액티브 영역은 바(bar) 형태를 가지며 동일한 방향으로 연장되어 있는 것을 특징으로 하는 비대칭 SRAM 소자.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 PMOS 액티브 영역은 소정 거리 이격되어 있으면서 서로 평행하게 연장되고,
    상기 제 1 및 제 2 PMOS 액티브 영역은 상기 제 1 및 제 2 NMOS 액티브 영역 사이에 배치되는 것을 특징으로 하는 비대칭 SRAM 소자.
  11. 제 9 항에 있어서, 상기 제 1 및 제 2 NMOS 액티브 영역은 그것의 선폭 방향으로 일직선상에 위치하도록 배열되는 것을 특징으로 하는 비대칭 SRAM 소자.
  12. 제 9 항에 있어서, 상기 제 2 PMOS 액티브 영역 상단부는 제 1 PMOS 액티브 영역의 상단부로부터 일정 길이만큼 쉬프트되도록 배치되고,
    이에 의해 상기 제 1 PMOS 액티브 영역은 액티브 영역의 선폭 방향으로 볼 때, 제 2 PMOS 액티브 영역의 소정 부분 및 소자 분리막과 오버랩되는 것을 특징으로 하는 비대칭 SRAM 소자.
  13. 제 8 항에 있어서, 상기 제 1 및 제 2 게이트 전극은 서로 평행하도록 연장되고,
    상기 제 1 워드 라인은 상기 제 1 게이트 전극과 소정 간격을 두고 평행하게 연장되며,
    상기 제 2 워드 라인은 상기 제 2 게이트 전극과 소정 간격을 두고 평행하게 연장되는 것을 특징으로 하는 비대칭 SRAM 소자.
  14. 제 13 항에 있어서, 상기 제 1 게이트 전극은 상기 제 2 PMOS 액티브 영역과 소정 부분 오버랩되도록 더 연장되며,
    상기 제 1 게이트 전극은 상기 제 2 PMOS 액티브 영역의 단부와 오버랩되는 것을 특징으로 하는 비대칭 SRAM 소자.
  15. 제 13 항에 있어서, 상기 제 2 게이트 전극은 상기 제 1 PMOS 액티브 영역과 소정 부분 오버랩되도록 더 연장되며,
    상기 제 2 게이트 전극은 상기 제 2 PMOS 액티브 영역의 단부와 오버랩되는 것을 특징으로 하는 비대칭 SRAM 소자.
  16. 제 8 항에 있어서, 상기 제 1 게이트 전극 및 제 2 NMOS 트랜지스터의 드레인을 전기적으로 연결하는 제 1 금속 배선; 및
    상기 제 2 게이트 전극 및 제 1 NMOS 트랜지스터의 드레인을 전기적으로 연결하는 제 2 금속 배선을 더 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  17. 제 8 항에 있어서, 상기 액티브 영역에는 상기 고전압 문턱 전압 조절층과 농도가 상이한 문턱 전압 조절 이온이 주입되어 있는 것을 특징으로 하는 비대칭 SRAM 소자.
  18. 다수의 단위 셀 영역; 및
    상기 단위 셀 영역 각각에 형성되는 제 1 PMOS 고전압 트랜지스터 및 제 1 NMOS 트랜지스터로 구성되는 제 1 인버터, 제 2 PMOS 트랜지스터 및 제 2 NMOS 고전압 트랜지스터로 구성되는 제 2 인버터, 상기 제 2 인버터의 입력과 연결되는 제 1 패스 고전압 트랜지스터 및 상기 제 1 인버터의 입력과 연결되는 제 2 패스 트랜지스터로 구성되는 단위 SRAM 셀을 포함하고,
    상기 단위 SRAM 셀은 상기 단위 셀 영역의 경계선을 중심으로 인접하는 다른 단위 셀 영역의 단위 SRAM 셀과 선대칭을 이루도록 배치되고,
    상기 제 1 PMOS 고전압 트랜지스터, 상기 제 2 NMOS 고전압 트랜지스터 및 제 1 패스 고전압 트랜지스터는 상기 단위 셀 영역의 경계선 부근에 배치되어, 인접하는 다른 단위 셀 영역의 고전압 트랜지스터들과 경계선을 중심으로 마주하도록 배치되는 것을 특징으로 하는 비대칭 SRAM 소자.
  19. 제 18 항에 있어서, 상기 단위 SRAM 셀은,
    상기 각각의 트랜지스터들이 형성되는 액티브 영역;
    상기 액티브 영역상을 지나도록 배치되는 게이트 전극 구조물; 및
    상기 게이트 전극 구조물 양측의 액티브 영역에 형성되는 각각의 소오스 및 드레인 영역;으로 구성되는 것을 특징으로 하는 비대칭 SRAM 소자.
  20. 제 19 항에 있어서, 상기 액티브 영역은,
    상기 제 1 NMOS 트랜지스터 및 제 1 패스 트랜지스터가 형성되는 제 1 NMOS 액티브 영역;
    제 2 NMOS 트랜지스터 및 제 2 패스 트랜지스터가 형성되는 제 2 NMOS 액티브 영역;
    상기 제 1 PMOS 트랜지스터가 형성되는 제 1 PMOS 액티브 영역; 및
    상기 제 2 PMOS 트랜지스터가 형성되는 제 2 PMOS 액티브 영역을 포함하고,
    상기 제 1 및 제 2 NMOS 액티브 영역 및 제 1 및 제 2 PMOS 액티브 영역 각각은 동일한 방향으로 연장되는 바 형태를 가지고 있고,
    상기 제 1 및 제 2 PMOS 액티브 영역은 소정 간격을 두고 평행하며,
    상기 제 1 및 제 2 PMOS 액티브 영역은 상기 제 1 및 제 2 NMOS 액티브 영역 사이에 위치하는 것을 특징으로 하는 비대칭 SRAM 소자.
  21. 제 20 항에 있어서, 상기 제 1 NMOS 액티브 영역의 소정 부분 및 제 1 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 1 게이트 전극;
    상기 제 2 NMOS 액티브 영역의 소정 부분 및 제 2 PMOS 액티브 영역의 소정 부분을 지나도록 연장되는 제 2 게이트 전극;
    상기 제 1 게이트 전극과 평행하며 상기 제 1 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 1 워드 라인; 및
    상기 제 2 게이트 전극과 평행하며 상기 제 2 NMOS 액티브 영역의 소정 부분을 지나도록 배치되는 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  22. 제 19 항에 있어서, 상기 제 1 인버터의 입력과 상기 제 2 인버터의 출력을 전기적으로 연결하는 제 1 금속 배선; 및
    상기 제 1 인버터의 출력과 상기 제 2 인버터의 입력을 전기적으로 연결하는 제 2 금속 배선을 더 포함하는 것을 특징으로 하는 비대칭 SRAM 소자.
  23. 다수의 단위 셀 영역이 한정되어 있는 반도체 기판을 제공하는 단계;
    상기 각각의 단위 셀 영역마다 소자 분리막을 형성하여, 제 1 및 제 2 NMOS 액티브 영역, 및 제 1 및 제 2 PMOS 액티브 영역으로 구성되는 액티브 영역을 한정하는 단계;
    상기 액티브 영역 전체에 문턱 전압 조절 이온을 주입하는 단계;
    상기 제 1 NMOS 액티브 영역의 소정 부분, 제 2 NMOS 액티브 영역의 소정 부분 및 제 1 PMOS 액티브 영역의 소정 부분에 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계;
    상기 액티브 영역을 지나도록 게이트 전극들을 형성하는 단계; 및
    상기 게이트 전극들 양측에 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계를 포함하고,
    상기 단위 셀 영역의 액티브 영역은 상기 단위 셀 영역의 경계선을 중심으로 인접하는 다른 단위 셀 영역의 액티브 영역과 선대칭을 이루도록 배치되고,
    상기 고전압 트랜지스터용 문턱 전압 조절 이온이 주입되는 영역은 상기 단위 셀 영역의 경계선 부근에 배치되어, 상기 고전압 트랜지스터용 문턱 전압 조절 이온 주입시, 인접하는 다른 단위 셀 영역의 고전압 트랜지스터용 문턱 전압 조절 이온이 주입되는 영역에도 동시에 이온 주입을 실시하는 것을 특징으로 하는 비대칭 SRAM 소자의 제조방법.
  24. 제 23 항에 있어서, 상기 문턱 전압 조절 이온을 주입하는 단계는,
    상기 제 1 및 제 2 NMOS 액티브 영역에 선택적으로 제 1 문턱 전압 조절 이온을 주입하는 단계; 및
    상기 제 1 및 제 2 PMOS 액티브 영역에 선택적으로 제 2 문턱 전압 조절 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 비대칭 SRAM 소자의 제조방법.
  25. 제 23 항에 있어서, 상기 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계는,
    상기 제 1 및 제 2 NMOS 액티브 영역의 소정 부분이 노출되도록 제 1 마스크 패턴을 형성하는 단계;
    상기 노출된 제 1 및 제 2 NMOS 액티브 영역에 제 1 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계;
    상기 제 1 마스크 패턴을 제거하는 단계;
    상기 제 1 및 제 2 PMOS 액티브 영역의 소정 부분이 노출되도록 제 2 마스크 패턴을 형성하는 단계;
    상기 노출된 제 1 및 제 2 PMOS 액티브 영역에 제 2 고전압 트랜지스터용 문턱 전압 조절 이온을 주입하는 단계; 및
    상기 제 2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비대칭 SRAM 소자의 제조방법.
  26. 제 25 항에 있어서, 상기 제 1 마스크 패턴에 의해 인접하는 4개의 단위 셀 영역의 제 1 및 제 2 NMOS 액티브 영역이 동시에 노출되는 것을 특징으로 하는 비대칭 SRAM 소자의 제조방법.
  27. 제 25 항에 있어서, 상기 제 2 마스크 패턴에 의해 인접하는 2개 단위 셀 영역의 제 1 PMOS 액티브 영역이 동시에 노출되는 것을 특징으로 하는 비대칭 SRAM 소자의 제조방법.
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