JP2008147570A - 半導体メモリおよびスタティックメモリセルの製造方法 - Google Patents

Abstract

【課題】 スタティックメモリセルのデータ保持特性およびデータ書き込み特性を向上する
【解決手段】 スタティックメモリセルの一対の転送トランジスタは、ソース・ドレインの一方および他方をラッチの相補の入出力ノードと一対のビット線とにそれぞれ接続している。各転送トランジスタにおいて、ソース・ドレイン間電圧が等しいとき、ワード線に高レベル電圧が供給されたときに各ビット線からラッチに流れるオン電流は、ラッチから各ビット線に流れるオン電流より小さい。このため、読み出し動作において、低レベルを保持している入出力ノードにビット線から流れる電流量を小さくできる。一方、書き込み動作において、入出力ノードからビット線に引き抜かれる電流量を大きくできる。この結果、特別の制御回路を新たに形成することなく、データ保持特性およびデータ書き込み特性を共に向上できる。
【選択図】 図４

Description

本発明は、スタティックメモリセルを有する半導体メモリに関する。

半導体製造技術が進化により、トランジスタ構造の微細化が進んでいる。半導体チップ内において、トランジスタの電気的特性のばらつきは、大きくなる傾向にある。それに伴い、例えば、スタティックメモリセルを有する半導体メモリが安定して動作することが困難になってきている。具体的には、スタティックメモリセルのデータ保持特性およびデータ書き込み特性は低下する傾向にある。データ保持特性およびデータ書き込み特性の低下を防止するために、転送トランジスタのゲート電圧（ワード線電圧）を読み出し時に比べて書き込み時に高く設定する手法が提案されている（例えば、特許文献１参照）。
特開平２−２６５０９７号公報

しかしながら、上述の手法では、読み出し動作時と書き込み動作時でワード線電圧を変える必要があり、ワードドライバ等の周辺回路が複雑になる。このため、半導体メモリのチップサイズあるいはマクロサイズが大きくなり、半導体メモリの製造コストが増加してしまう。

また、ワード線は複数のメモリセルに接続されており、読み出し動作または書き込み動作において、ワード線に接続された全てのメモリセルがアクセスされるとは限らない。例えば、ワード線に接続されたメモリセルの数がデータ端子の数より多い場合、書き込みデータは、ワード線に接続された一部のメモリセルのみに書き込まれる。残りのメモリセルは、保持しているデータをビット線に出力する。この動作は、読み出し動作と同じである。このため、書き込み動作時にワード線電圧を高くする場合、データが書き込まれないメモリセルは、データ保持特性が低下してしまう。

本発明の目的は、チップサイズを増加することなく、スタティックメモリセルのデータ保持特性およびデータ書き込み特性を向上することである。

スタティックメモリセルは、一対のインバータで構成され相補の入出力ノードを有するラッチと、入出力ノードにソース・ドレインの一方が接続された一対の転送トランジスタとを有する。ワード線が、転送トランジスタのゲートに接続され、一対のビット線が、転送トランジスタのソース・ドレインの他方にそれぞれ接続されている。各転送トランジスタにおいて、ソース・ドレイン間電圧が等しいとき、ワード線に高レベル電圧が供給されたときに各ビット線からラッチに流れるオン電流は、ラッチから各ビット線に流れるオン電流より小さい。このため、読み出し動作において、低レベルを保持している入出力ノードにビット線から流れる電流量を小さくでき、メモリセルに保持されているデータが、読み出し動作により反転することを防止できる。一方、書き込み動作において、高レベルを保持している入出力ノードのレベルを反転するために、入出力ノードからビット線に引き抜かれる電流量を大きくできる。この結果、特別の制御回路を新たに形成することなく、データ保持特性およびデータ書き込み特性を共に向上できる。

例えば、転送トランジスタは、ゲートに沿った領域の少なくとも一部において、各ビット線に接続された拡散層領域とゲートとの距離は、ラッチに接続された拡散層領域とゲー
トとの距離より大きく設定される。拡散層領域は、半導体基板内にイオンを選択的に導入することにより形成される。具体的には、半導体基板上に転送トランジスタのゲートが形成された後、転送トランジスタにおけるビット線側のゲートに沿った領域の少なくとも一部がマスクされ、半導体基板にイオンを導入して第１拡散層領域が形成される。次に、ゲートの両脇に側壁が形成され、側壁をマスクとして、半導体基板にイオンが導入されて第２拡散層領域が形成される。従来のメモリセルの拡散層領域のみを変更するだけでよいため、メモリセルの大きさを大きくすることなくデータ保持特性およびデータ書き込み特性を共に向上できる。これにより、設計資産を有効に利用でき、開発コストおよび製造コストを削減できる。

本発明では、チップサイズを増加することなく、スタティックメモリセルのデータ保持特性およびデータ書き込み特性を向上できる。

以下、本発明の実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の第１の実施形態を示している。半導体メモリは、例えば、スタティックＲＡＭ（以下、ＳＲＡＭと称する）である。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。ＳＲＡＭは、ワードドライバＷＤ、コラムデコーダＣＤＥＣ、データ入出力回路Ｉ／Ｏ、読み書き制御回路ＲＷ、プリチャージ回路ＰＲＥ、動作制御回路ＣＮＴＬおよびメモリセルアレイＡＲＹを有している。

ワードドライバＷＤは、読み出し動作時および書き込み動作時に、外部から供給されるアドレス信号（ロウアドレス）に応じてワード線ＷＬのいずれかを低レベルから高レベルに活性化する。コラムデコーダＣＤＥＣは、読み出し動作時および書き込み動作時に、外部から供給されるアドレス信号（コラムアドレス）に応じてコラムスイッチＣＳＷのいずれかをオンするためのコラム選択信号ＣＬを低レベルから高レベルに活性化する。

データ入出力回路Ｉ／Ｏは、読み出し動作時にビット線ＢＬ、／ＢＬおよびコラムスイッチＣＳＷを介してメモリセルＭＣから出力される読み出しデータを図示しない外部データ端子に出力する。また、データ入出力回路Ｉ／Ｏは、書き込み動作時に外部データ端子で受ける書き込みデータを、コラムスイッチＣＳＷを介してメモリセルＭＣに出力する。

読み書き制御回路ＲＷは、センスアンプＳＡおよびコラムスイッチＣＳＷを有している。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬ毎に形成されている。各センスアンプＳＡは、読み出し動作時および書き込み動作時に、ビット線ＢＬ、／ＢＬの電圧差を差動増幅する。コラムスイッチＣＳＷは、例えば、ｎＭＯＳトランジスタで構成されており、コラム選択信号が高レベルのときにオンする。書き込みデータの信号量を増幅するためのライトアンプ（図示せず）は、データ入出力回路Ｉ／Ｏまたは読み書き制御回路ＲＷに形成される。

プリチャージ回路ＰＲＥは、ビット線対ＢＬ、／ＢＬをプリチャージ電圧線（例えば、電源線ＶＤＤ）に接続する複数のトランジスタスイッチ（図示せず）を有している。プリチャージ回路ＰＲＥは、メモリセルＭＣがアクセスされないスタンバイ期間に、ビット線対ＢＬ、／ＢＬを高レベル電圧にプリチャージする。スタンバイ期間は、書き込み動作と読み出し動作とが実行されない期間であり、ワード線ＷＬが低レベルに非活性化されている期間である。電源電圧ＶＤＤは、ＳＲＡＭの外部から供給されてもよく、ＳＲＡＭの内
部で生成してもよい。

動作制御回路ＣＮＴＬは、ＳＲＡＭの外部から供給されるコマンド信号に応じて、ワードドライバＷＤ、コラムデコーダＣＤＥＣ、データ入出力回路Ｉ／Ｏ、読み書き制御回路ＲＷ、プリチャージ回路ＰＲＥの動作を制御する制御信号（タイミング信号）を出力する。コマンド信号は、例えば、チップセレクト信号、ライトイネーブル信号、アウトプットイネーブル信号である。動作制御回路ＣＮＴＬは、これ等信号の論理の組み合わせに応じて、読み出し動作を実行するための読み出しコマンド、書き込み動作を実行するための書き込みコマンド、およびスタンバイ状態を検出する。

メモリセルアレイＡＲＹは、マトリックス状に配置されたメモリセルＭＣ、図の横方向に配列されるメモリセルＭＣに接続されたワード線ＷＬ、および図の縦方向に配列されるメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、メモリセルアレイＡＲＹ内にマトリックス状に配置されており、ビット線対ＢＬ、ＢＬＸおよびワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、同じビット線対ＢＬ、ＢＬＸに接続されている。図の横方向に並ぶメモリセルＭＣは、同じワード線ＷＬに接続されている。

例えば、外部データ端子の数は、３２ビットであり、メモリセルアレイＡＲＹは、３２のビット線対ＢＬ、／ＢＬを有する１６個のコラム領域（図示せず）で構成されている。すなわち、５１２個のビット線対ＢＬ、／ＢＬが、メモリセルアレイＡＲＹに形成されている。読み出し動作または書き込み動作において、コラムデコーダＣＤＥＣは、コラム領域のいずれかを選択するために、コラムアドレス信号に応じて３２個のコラムスイッチＣＳＷをオンする。そして、オンしたコラムスイッチＣＳＷに接続された３２個のメモリセルＭＣからデータが読み出され、あるいは、これ等メモリセルＭＣにデータが書き込まれる。書き込み動作時に、選択されたワード線ＷＬに接続され、かつデータが書き込まれないメモリセルＭＣは、保持しているデータをビット線に出力する。この動作は、読み出し動作と同じである（擬似的な読み出し動作）。本発明では、後述するように、書き込み動作時に擬似的な読み出し動作を実行するメモリセルＭＣのデータ保持特性を向上できる。

図２には、図１に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、一対のＣＭＯＳインバータで構成され、相補の入出力ノードＮＤ１、ＮＤ２を有するラッチＬＴと、入出力ノードＮＤ１、ＮＤ２にソース・ドレインの一方が接続された一対の転送トランジスタＴ１、Ｔ２（ｎＭＯＳトランジスタ）とを有する。出力がノードＮＤ１に接続されたＣＭＯＳインバータは、負荷トランジスタＬ１（ｐＭＯＳトランジスタ）および駆動トランジスタＤ１（ｎＭＯＳトランジスタ）で構成される。出力がノードＮＤ２に接続されたＣＭＯＳインバータは、負荷トランジスタＬ２（ｐＭＯＳトランジスタ）および駆動トランジスタＤ２（ｎＭＯＳトランジスタ）で構成される。すなわち、メモリセルＭＣは、６トランジスタタイプのスタティックメモリセルである。負荷トランジスタＬ１、Ｌ２のソースは、電源線ＶＤＤに接続されている。駆動トランジスタＤ１、Ｄ２のソースは、接地線ＶＳＳに接続されている。

転送トランジスタＴ１、Ｔ２に付した矢印は、矢印の向きに流れるオン電流が、矢印と反対の向きに流れるオン電流より小さいことを示している。このように、転送トランジスタＴ１、Ｔ２は、オン電流に非対称性を持たせている。転送トランジスタＴ１、Ｔ２は、互いに同じサイズである。駆動トランジスタＤ１、Ｄ２は、互いに同じサイズである。負荷トランジスタＬ１、Ｌ２も互いに同じサイズである。転送トランジスタＴ１、Ｔ２の駆動能力は、駆動トランジスタＤ１、Ｄ２の駆動能力より小さく設計されている。また、転送トランジスタＴ１、Ｔ２の駆動能力は、負荷トランジスタＬ１、Ｌ２の駆動能力より大きく設計されている。このため、ゲート電圧、ドレイン電圧およびソース電圧が同じ場合
、転送トランジスタＴ１、Ｔ２のオン電流は、駆動トランジスタＤ１、Ｄ２のオン電流より小さく、負荷トランジスタＬ１、Ｌ２のオン電流より大きい。

図３は、図２に示した転送トランジスタＴ１、Ｔ２の電気的特性（ゲート電圧ＶＧとソース・ドレイン間電流ＩＤの依存性）を示している。転送トランジスタＴ１、Ｔ２がオンする領域において、ソース・ドレイン間電圧が等しいとき、図２の矢印に向いて流れる電流ＦＷＤは、図２の矢印と反対側に向いて流れる電流ＲＶＳより少ない。

図４は、図２に示した転送トランジスタＴ１、Ｔ２の構造を示している。左側の図において、Ｘを付した矩形およびその周囲の領域の下は、転送トランジスタＴ１、Ｔ２の拡散層領域（ソース領域またはドレイン領域）である。Ｘを付した矩形は、ビット線ＢＬ（／ＢＬ）またはノードＮＤ１（ＮＤ２）に接続するためのコンタクト（プラグ）である。ビット線ＢＬ（／ＢＬ）が接続される拡散層領域中に網掛けで示した領域は、後述するＬＤＤ（Lightly Doped Drain）工程で低濃度のイオンの導入をマスクするためのフォトレジストＲＥＳ（マスク）である。この実施形態では、半導体基板上に転送トランジスタＴ１、Ｔ２のゲート（ＷＬ）が形成された後、転送トランジスタＴ１、Ｔ２におけるビット線ＢＬ、／ＢＬ側のゲートに沿った領域の少なくとも一部がマスクＲＥＳされ、半導体基板にイオンが導入される。この工程で用いるフォトレジストＲＥＳは、ｐＭＯＳトランジスタ領域（ｎ形ウエル領域ＮＷ）をマスクするために従来から使用されている。すなわち、本発明は、製造工程を新たに増やすことなく、マスクデータを変更するだけで実施できる。

図の右側の断面図は、図の左側のＡ−Ａ’線に沿う断面およびＢ−Ｂ’線に沿う断面を示している。フォトレジストＲＥＳが形成されない断面（Ａ−Ａ’）は、従来と同様のＬＤＤ構造を有する。すなわち、ゲートであるワード線ＷＬの両脇にソース領域およびドレイン領域を自己整合するための側壁が形成され、側壁の下面は、低濃度のｎ形拡散層領域ｎ−が形成されている。拡散層領域ｎ−の外側（ゲートと反対側）には、高濃度のｎ形拡散層領域ｎ＋が形成されている。ゲートの下には、ゲート酸化膜を介してｐ形ウエル領域ＰＷが形成されている。

フォトレジストＲＥＳが形成される断面（Ｂ−Ｂ’）は、ノードＮＤ１（ＮＤ２）に接続される拡散層領域のみＬＤＤ構造を有している。ビット線ＢＬ（／ＢＬ）に接続される拡散層領域は、いわゆるシングルドレイン構造である。但し、ビット線ＢＬ、／ＢＬ側の側壁の下面は、ｐ形ウエル領域ＰＷに接している。このように、本発明では、転送トランジスタＴ１、Ｔ２におけるゲートに沿った領域の一部において、ビット線ＢＬ、／ＢＬに接続された拡散層領域とゲートとの距離は、ノードＮＤ１（ＮＤ２）に接続された拡散層領域とゲートとの距離より大きい。この構造により、図２に示したように、ワード線ＷＬに高レベル電圧が供給されたときに各ビット線ＢＬ、／ＢＬからラッチＬＴの入出力ノードＮＤ１、ＮＤ２にそれぞれ流れるオン電流は、ラッチＬＴの入出力ノードＮＤ１、ＮＤ２から各ビット線ＢＬ、／ＢＬにそれぞれ流れるオン電流より小さくなる。

図５は、図４に示した転送トランジスタＴ１、Ｔ２の製造方法を示している。図では、図４に示したＢ−Ｂ’断面を示している。まず、ｐ形ウエル領域ＰＷ（ｎ−；半導体基板）上に絶縁膜を介してゲート（ワード線ＷＬ）が形成された後、ビット線ＢＬ、／ＢＬ側のｐ形ウエル領域ＰＷを覆ってフォトレジストＲＥＳが形成される。そして、低濃度のイオン（例えば、リン）がイオン打ち込み等により選択的に導入される（工程（１））。図中の矢印は、イオンの打ち込みを示している。

この後、熱処理が実施され、ゲートのノードＮＤ１（ＮＤ２）側に低濃度の第１拡散層領域ｎ−が形成される（工程（２））。次に、ゲートの両脇に側壁が形成され、高濃度の
イオン（例えば、リン）がイオン打ち込み等により導入される（工程（３））。次に、熱処理が実施され、ゲートのビット線ＢＬ、／ＢＬ側およびゲートのノードＮＤ１（ＮＤ２）側に高濃度の第２拡散層領域ｎ＋が形成される（工程（４））。そして、転送トランジスタＴ１、Ｔ２が完成する。このように、本発明では、従来のＬＤＤ構造を得るための製造工程を用いて、製造工程を増やすことなく本発明のメモリセル構造を容易に製造できる。

図６は、図５に示したフォトレジストの形成位置を示している。例えば、各メモリセルＭＣは、平面が矩形形状であり、図の左側のｐ形ウエル領域ＰＷに転送トランジスタＴ１および駆動トランジスタＤ１が形成され、図の右側のｐ形ウエル領域ＰＷに転送トランジスタＴ２および駆動トランジスタＤ２が形成され、ｐ形ウエル領域ＰＷに挟まれたｎ形ウエル領域ＮＷに負荷トランジスタＬ１、Ｌ２が形成される。転送トランジスタＴ１および駆動トランジスタＤ１の共通の拡散層領域は、金属配線等により負荷トランジスタＬ２のゲートに接続される。同様に、転送トランジスタＴ２および駆動トランジスタＤ２の共通の拡散層領域は、金属配線等により負荷トランジスタＬ１のゲートに接続される。図中の矢印は、この方向に沿って、ワード線ＷＬおよびビット線ＢＬ、／ＢＬが形成されることを示している。

互いに隣接するメモリセルＭＣは、鏡面対称にレイアウトされる。これにより、転送トランジスタＴ１、Ｔ２は、各メモリセルＭＣの領域の四隅のいずれかに配置される。メモリセルＭＣを鏡面対称にレイアウトすることにより、図４に示した構造の転送トランジスタＴ１、Ｔ２を形成するためのフォトレジストＲＥＳは、４つのメモリセルＭＣに共通に形成できる。これにより、フォトレジストＲＥＳを大きく形成できるため、フォトレジストＲＥＳを確実に形成でき、上述した図５の工程中に、フォトレジストＲＥＳが変形することを防止できる。具体的には、例えば、細長いフォトレジストＲＥＳが処理液等により流されることを防止できる。この結果、ＳＲＡＭの信頼性を向上でき、歩留を向上できる。

図７は、第１の実施形態の読み出し動作を示している。この例では、メモリセルＭＣは、ノードＮＤ１に低レベルＬを保持し、ノードＮＤ２に高レベルＨを保持している（低論理レベルの記憶状態）。この状態で、駆動トランジスタＤ１および負荷トランジスタＬ２はオンし、駆動トランジスタＤ２および負荷トランジスタＬ２はオフしている。

読み出し動作では、ワード線ＷＬが高レベルに活性化される前に、ビット線ＢＬ、／ＢＬは、高レベルＨ（＝ＶＤＤ）にプリチャージされる。転送トランジスタＴ１のソース・ドレイン間電圧は、ほぼＶＤＤである。このため、ワード線ＷＬの高レベルへの変化により、転送トランジスタＴ１はオンし、ビット線ＢＬからノードＮＤ１にオン電流が流れる。オン電流は、駆動トランジスタＤ１を介して接地線ＶＳＳに流れる。なお、転送トランジスタＴ２は、ソースおよびドレインがともに高レベル（ＶＤＤ）のため、ワード線ＷＬが活性化されてもオンしない。

図３に示したように、転送トランジスタＴ１（Ｔ２）では、ビット線ＢＬ（／ＢＬ）からノードＮＤ１（ＮＤ２）に流れるオン電流は、ノードＮＤ１（ＮＤ２）からビット線ＢＬ（／ＢＬ）に流れるオン電流より小さい。このため、駆動トランジスタＤ１のオン電流（駆動能力）Ｉｏｎ（Ｄ１）と、転送トランジスタＴ１のオン電流（駆動能力）Ｉｏｎ（Ｔ１）の比Ｉｏｎ（Ｄ１）／Ｉｏｎ（Ｔ１）を大きくできる。したがって、ビット線ＢＬからノードＮＤ１に流れ込む電流Ｉｒｅａｄにより、ノードＮＤ１の電圧が上昇することを防止でき、メモリセルに保持されているデータが、読み出し動作により反転することを防止できる（データ保持特性の向上）。換言すれば、トランジスタ構造の微細化に伴い、トランジスタの閾値電圧がばらつく場合にも、メモリセルＭＣに保持されているデータが
読み出し動作時の電流Ｉｒｅａｄにより破壊すること（誤動作）を防止できる。

図８は、第１の実施形態の書き込み動作を示している。この例では、メモリセルＭＣは、ノードＮＤ１に高レベルＨを保持し、ノードＮＤ２に低レベルＬを保持している（高論理レベルの記憶状態）。この状態で、駆動トランジスタＤ２および負荷トランジスタＬ１はオンし、駆動トランジスタＤ１および負荷トランジスタＬ２はオフしている。そして、書き込み動作により逆データが書き込まれ、ノードＮＤ１は高レベルＨから低レベルＬに変化し、ノードＮＤ２は低レベルＬから高レベルＨに変化する。

この例の書き込み動作では、メモリセルＭＣに低論理レベルを書き込むために（ノードＮＤ１に低レベルＬを書き込むために）、ビット線ＢＬは低レベルＬ（例えば、ＶＳＳ）に設定され、ビット線／ＢＬは高レベルＨ（例えば、ＶＤＤ）に設定される。ワード線ＷＬの高レベルへの変化により、転送トランジスタＴ１、Ｔ２がオンする。転送トランジスタＴ１、Ｔ２のソース・ドレイン間電圧は、ともにほぼＶＤＤである。このため、転送トランジスタＴ１はオンし、ノードＮＤ１からビット線ＢＬにオン電流が流れる。このオン電流は、図３に示したように、ビット線ＢＬからノードＮＤ１に流れる逆向きのオン電流より大きい。このため、転送トランジスタＴ１のオン電流（駆動能力）Ｉｏｎ（Ｔ１）と、負荷トランジスタＬ１のオン電流（駆動能力）Ｉｏｎ（Ｌ１）の比Ｉｏｎ（Ｔ１）／Ｉｏｎ（Ｌ１）を大きくできる。ノードＮＤ１からビット線ＢＬに流れ込む電流Ｉｗｒｉｔｅにより、ノードＮＤ１の電圧を下げやすくなるため、メモリセルＭＣのデータ書き込み特性を向上できる。換言すれば、トランジスタ構造の微細化に伴い、トランジスタの閾値電圧がばらつく場合にも、メモリセルＭＣに保持されているデータの論理を、書き込み動作時の電流Ｉｗｒｉｔｅにより確実に反転でき、書き込み不良（誤動作）を防止できる。

なお、この実施形態では、各ワード線ＷＬに接続されるメモリセルＭＣの数は、外部データ端子の数より多い。書き込み動作では、オンするコラムスイッチＣＳＷに接続されたメモリセルＭＣのみに書き込みデータが供給される。データが書き込まれない他のメモリセルＭＣは、プリチャージされたビット線ＢＬ、／ＢＬに保持しているデータを出力する。このとき、データが書き込まれない他のメモリセルＭＣでは、図７と同じ動作（擬似的な読み出し動作）が実施されるため、これ等メモリセルＭＣのデータ保持特性を向上できる。

以上、第１の実施形態では、読み出し動作において、メモリセルに保持されているデータが、読み出し動作により反転することを防止できる。書き込み動作において、入出力ノードからビット線に引き抜かれる電流量を大きくできる。したがって、特別の制御回路を新たに形成することなく、データ保持特性およびデータ書き込み特性を共に向上できる。メモリセルＭＣの拡散層領域のみ変更することで本発明を実施できるため、メモリセルＭＣの大きさを大きくする必要はない。この結果、チップサイズを大きくすることなくメモリセルＭＣの電気的特性を向上できる。本発明を適用するためには、拡散層領域ｎ−を形成するためのマスクデータのみを変更するだけでよく、製造工程を増やす必要はない。このため、設計資産を有効に利用でき、開発コストおよび製造コストを削減できる。

図９は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、８トランジスタタイプのスタティックメモリセルを用いて２ポートのＳＲＡＭとして構成されている。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。ＳＲＡＭは、一対のワードドライバＷＤ１、ＷＤ２、一対のコラムデコーダＣＤＥＣ１、ＣＤＥＣ２、一対のデータ入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２、一対の読み書き制御回路ＲＷ１、ＲＷ２、動作制御回路ＣＮＴＬ、ＣＮＴＬ１、ＣＮＴＬ２、
および共通のプリチャージ回路ＰＲＥ、メモリセルアレイＡＲＹを有している。

上記回路において、末尾の数字が同じ回路は互いに独立に動作し、読み出し動作または書き込み動作を実行する。このため、この実施形態のＳＲＡＭは、データ入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２を用いて、任意のメモリセルＭＣ（同じメモリセルＭＣでも可）から同時にデータを読み出すことができ、異なるメモリセルＭＣに同時にデータを書き込むことができる。さらに、互いに異なるメモリセルＭＣの読み出し動作と書き込み動作とを同時に実行できる。各回路の構成は、メモリセルアレイＡＲＹを除き、第１の実施形態と同じである。各メモリセルＭＣは、ワード線ＷＬ１、ＷＬ２およびビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２に接続されている。

図１０は、図９に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、第１の実施形態のメモリセルＭＣ（図２）に一対の転送トランジスタを追加して構成されている。転送トランジスタＴ１１のゲートは、ワード線ＷＬ１に接続され、転送トランジスタＴ１１のドレイン・ソースの一方および他方は、ビット線ＢＬ１およびノードＮＤ１に接続されている。転送トランジスタＴ１２のゲートは、ワード線ＷＬ２に接続され、転送トランジスタＴ１２のドレイン・ソースの一方および他方は、ビット線ＢＬ２およびノードＮＤ１に接続されている。同様に、転送トランジスタＴ２１のゲートは、ワード線ＷＬ１に接続され、転送トランジスタＴ２１のドレイン・ソースの一方および他方は、ビット線／ＢＬ１およびノードＮＤ２に接続されている。転送トランジスタＴ２２のゲートは、ワード線ＷＬ２に接続され、転送トランジスタＴ２２のドレイン・ソースの一方および他方は、ビット線／ＢＬ２およびノードＮＤ２に接続されている。

転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２に付した矢印は、図２と同様に、矢印の向きに流れるオン電流が、矢印と反対の向きに流れるオン電流より小さいことを示している。このように、転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２は、オン電流に非対称性を持たせている。転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２は、互いに同じサイズである。駆動トランジスタＤ１、Ｄ２は、互いに同じサイズである。負荷トランジスタＬ１、Ｌ２は、互いに同じサイズである。第１の実施形態と同様に、転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２の駆動能力は、駆動トランジスタＤ１、Ｄ２の駆動能力より小さく設計されている。また、転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２の駆動能力は、負荷トランジスタＬ１、Ｌ２の駆動能力より大きく設計されている。

転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２の電気的特性、構造および製造方法は、第１の実施形態（図３、図４、図５）と同じである。また、転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２は、上述した図６と同様に、矩形のメモリセルＭＣの領域の四隅のいずれかに配置される。互いに隣接するメモリセルＭＣは、鏡面対称にレイアウトされる。このため、転送トランジスタＴ１１、Ｔ１２、Ｔ２１、Ｔ２２を製造する際のフォトレジストＲＥＳは、図６と同様に、隣接するメモリセルＭＣに共通に形成される。

図１１は、第２の実施形態の読み出し動作を示している。メモリセルＭＣの記憶状態は、第１の実施形態（図７）と同じである。読み出し動作は、第１の実施形態と同様に、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２をプリチャージした後、ワード線ＷＬ１、ＷＬ２の少なくとも一方を活性化することにより実行される。この例では、ワード線ＷＬ１、ＷＬ２が同時に活性化され、２つの読み出し動作が重複して実行されるワースト動作を示している。

この実施形態では、駆動トランジスタＤ１のオン電流（駆動能力）Ｉｏｎ（Ｄ１）と、転送トランジスタＴ１１、Ｔ１２のオン電流（駆動能力）の和Ｉｏｎ（Ｔ１１＋Ｔ１２）の比Ｉｏｎ（Ｄ１）／Ｉｏｎ（Ｔ１１＋Ｔ１２）を大きくできる。したがって、ビット線
ＢＬ１、ＢＬ２からノードＮＤ１に流れ込む電流Ｉｒｅａｄ１、Ｉｒｅａｄ２により、ノードＮＤ１の電圧が上昇することを防止でき、メモリセルＭＣのデータ保持特性を向上できる。

図８は、第２の実施形態の書き込み動作を示している。メモリセルＭＣの記憶状態および書き込みデータの論理は、第１の実施形態（図８）と同じである。但し、書き込み動作は、ワード線ＷＬ１およびビット線対ＢＬ１、／ＢＬ１を用いて実行される。書き込み動作では、ワード線ＷＬ１、ＷＬ２が同時に活性化されることは禁止されている。このため、書き込み動作の挙動は、第１の実施形態と同じである。すなわち、転送トランジスタＴ１１のオン電流（駆動能力）Ｉｏｎ（Ｔ１１）と、負荷トランジスタＬ１のオン電流（駆動能力）Ｉｏｎ（Ｌ１）の比Ｉｏｎ（Ｔ１１）／Ｉｏｎ（Ｌ１）を大きくできる。したがって、ノードＮＤ１からビット線ＢＬ１に流れ込む電流Ｉｗｒｉｔｅ１により、ノードＮＤ１の電圧を下げやすくでき、メモリセルＭＣのデータ書き込み特性を向上できる。なお、転送トランジスタＴ１２がオンされ、ビット線ＢＬ２を介してメモリセルＭＣにデータが書き込まれる場合にも、ノードＮＤ１からビット線ＢＬ２に流れ込む電流により、ノードＮＤ１の電圧を下げやすくでき、メモリセルＭＣのデータ書き込み特性を向上できる同様である。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、８トランジスタタイプのスタティックメモリセルを用いて２ポートのＳＲＡＭにおいても、本発明を適用することによりメモリセルＭＣのデータ保持特性およびデータ書き込み特性を向上でき、読み出し動作および書き込み動作の信頼性を向上できる。

なお、上述した実施形態では、メモリセルアレイＡＲＹを３２個のカラムで構成し、読み出し動作または書き込み動作において、５１２個のビット線対ＢＬ、／ＢＬのうち、３２個のビット線対ＢＬ、／ＢＬをコラムスイッチＣＳＷを介してデータ入出力回路Ｉ／Ｏ（外部データ端子）に接続する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線対ＢＬ、／ＢＬの数と外部データ端子の数を同じに設計し、読み出し動作または書き込み動作において、全てのビット線にデータを入出力してもよい。

上述した実施形態では、各転送トランジスタにおいて、ビット線側のｎ形拡散層領域のゲートに沿った領域の一部をフォトレジストＲＥＳによりマスクする例を述べた。本発明はかかる実施形態に限定されるものではない。例えば、ゲートに沿った全ての領域をフォトレジストＲＥＳによりマスクしてもよい。ｎ形拡散層領域上に形成されるフォトレジストＲＥＳのゲートに沿った長さを長くすることで、オン電流を小さくでき、短くすることでオン電流を大きくできる。換言すれば、フォトレジストＲＥＳを形成するためのマスクデータを変更することで、転送トランジスタのオン電流を容易に変更できる。

上述した実施形態では、互いに隣接する複数のメモリセルＭＣに共通のフォトレジストＲＥＳを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、製造工程において、フォトレジストＲＥＳをゲートに沿って細く形成でき、かつ製造処理中にフォトレジストＲＥＳが変形しない場合には、図１３に示すように、ゲート側の拡散層領域のみにフォトレジストＲＥＳを形成してもよい。

上述した実施形態では、負荷トランジスタＬ１、Ｌ２を用いてメモリセルＭＣを構成する例を述べた。本発明はかかる実施形態に限定されるものではない。例えば、負荷トランジスタＬ１、Ｌ２をＴＦＴで形成してもよい。あるいは負荷トランジスタＬ１、Ｌ２の代わりに高抵抗を形成してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
一対のインバータで構成され相補の入出力ノードを有するラッチと、前記入出力ノードにソース・ドレインの一方が接続された一対の転送トランジスタとを有するスタティックメモリセルと、
前記転送トランジスタのゲートに接続されたワード線と、
前記転送トランジスタのソース・ドレインの他方にそれぞれ接続された一対のビット線とを備え、
前記各転送トランジスタにおいて、ソース・ドレイン間電圧が等しいとき、前記ワード線に高レベル電圧が供給されたときに前記各ビット線から前記ラッチに流れるオン電流は、前記ラッチから前記各ビット線に流れるオン電流より小さいことを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記転送トランジスタにおけるゲートに沿った領域の少なくとも一部において、前記各ビット線に接続された拡散層領域とゲートとの距離は、前記ラッチに接続された拡散層領域とゲートとの距離より大きいことを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記転送トランジスタのゲートの両脇には、ソース領域およびドレイン領域を自己整合により形成するための側壁が形成され、
前記ラッチ側の側壁の下面は、拡散層領域に接し、
前記各ビット線側の側壁の下面の少なくとも一部は、トランジスタのウエル領域に接していることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
２組の前記転送トランジスタ対と、前記転送トランジスタ対にそれぞれ接続された２組のワード線および２組のビット線対とを備えていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記スタティックメモリセルは、平面が矩形形状であり、
互いに隣接するスタティックメモリセルは、鏡面対称にレイアウトされ、
前記転送トランジスタは、四隅のいずれかに配置されていることを特徴とする半導体メモリ。
（付記６）
一対のインバータで構成され、相補の入出力ノードを有するラッチと、前記入出力ノードにソース・ドレインの一方が接続された一対の転送トランジスタとを有し、前記転送トランジスタのゲートがワード線に接続され、前記各転送トランジスタのソース・ドレインの他方にビット線が接続されるスタティックメモリセルの製造方法であって、
半導体基板上に前記転送トランジスタのゲートを形成し、
前記転送トランジスタにおける前記ビット線側のゲートに沿った領域の少なくとも一部をマスクして、前記半導体基板にイオンを導入して第１拡散層領域を形成し、
前記ゲートの両脇に側壁を形成し、
前記側壁をマスクとして、前記半導体基板にイオンを導入して第２拡散層領域を形成することを特徴とするスタティックメモリセルの製造方法。
（付記７）
付記６記載のスタティックメモリセルの製造方法において、
前記スタティックメモリセルは、平面が矩形形状であり、互いに隣接するスタティックメモリセルは、鏡面対称にレイアウトされ、前記転送トランジスタは、四隅のいずれかに
配置され、
前記転送トランジスタにおける前記ビット線側のゲートに沿った領域の少なくとも一部をマスクするマスク部材は、互いに隣接する複数の前記スタティックメモリセルに共通に形成されることを特徴とするスタティックメモリセルの製造方法。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、スタティックメモリセルを有する半導体メモリに適用可能である。

本発明の第１の実施形態を示すブロック図である。 図１に示したメモリセルの詳細を示す回路図である。 図２に示した転送トランジスタの電気的特性を示す説明図である。 図２に示した転送トランジスタの構造を示す説明図である。 図４に示した転送トランジスタの製造方法を示す説明図である。 図５に示したフォトレジストの形成位置を示すレイアウト図である。 第１の実施形態の読み出し動作を示す説明図である。 第１の実施形態の書き込み動作を示す説明図である。 本発明の第２の実施形態を示すブロック図である。 図９に示したメモリセルの詳細を示す回路図である。 第２の実施形態の読み出し動作を示す説明図である。 第２の実施形態の書き込み動作を示す説明図である。 フォトレジストの別の形状を示す説明図である。

符号の説明

ＡＲＹ‥メモリセルアレイ；ＢＬ、／ＢＬ、ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＮＴＬ‥動作制御回路；Ｄ１、Ｄ２‥駆動トランジスタ；Ｉ／Ｏ‥データ入出力回路；Ｌ１、Ｌ２‥負荷トランジスタ；ＭＣ‥メモリセル；ＮＤ１、ＮＤ２‥入出力ノード；ＰＲＥ‥プリチャージ回路；ＲＷ‥読み書き制御回路；Ｔ１、Ｔ１１、Ｔ２１、Ｔ２、Ｔ２１、Ｔ２２‥転送トランジスタ；ＷＤ‥ワードドライバ；ＷＬ、ＷＬ１、ＷＬ２‥ワード線

Claims (6)

1. 一対のインバータで構成され相補の入出力ノードを有するラッチと、前記入出力ノードにソース・ドレインの一方が接続された一対の転送トランジスタとを有するスタティックメモリセルと、
   前記転送トランジスタのゲートに接続されたワード線と、
   前記転送トランジスタのソース・ドレインの他方にそれぞれ接続された一対のビット線とを備え、
   前記各転送トランジスタにおいて、ソース・ドレイン間電圧が等しいとき、前記ワード線に高レベル電圧が供給されたときに前記各ビット線から前記ラッチに流れるオン電流は、前記ラッチから前記各ビット線に流れるオン電流より小さいことを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記転送トランジスタにおけるゲートに沿った領域の少なくとも一部において、前記各ビット線に接続された拡散層領域とゲートとの距離は、前記ラッチに接続された拡散層領域とゲートとの距離より大きいことを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   ２組の前記転送トランジスタ対と、前記転送トランジスタ対にそれぞれ接続された２組のワード線および２組のビット線対とを備えていることを特徴とする半導体メモリ。
4. 請求項１記載の半導体メモリにおいて、
   前記スタティックメモリセルは、平面が矩形形状であり、
   互いに隣接するスタティックメモリセルは、鏡面対称にレイアウトされ、
   前記転送トランジスタは、四隅のいずれかに配置されていることを特徴とする半導体メモリ。
5. 一対のインバータで構成され、相補の入出力ノードを有するラッチと、前記入出力ノードにソース・ドレインの一方が接続された一対の転送トランジスタとを有し、前記転送トランジスタのゲートがワード線に接続され、前記各転送トランジスタのソース・ドレインの他方にビット線が接続されるスタティックメモリセルの製造方法であって、
   半導体基板上に前記転送トランジスタのゲートを形成し、
   前記転送トランジスタにおける前記ビット線側のゲートに沿った領域の少なくとも一部をマスクして、前記半導体基板にイオンを導入して第１拡散層領域を形成し、
   前記ゲートの両脇に側壁を形成し、
   前記側壁をマスクとして、前記半導体基板にイオンを導入して第２拡散層領域を形成することを特徴とするスタティックメモリセルの製造方法。
6. 請求項５記載のスタティックメモリセルの製造方法において、
   前記スタティックメモリセルは、平面が矩形形状であり、互いに隣接するスタティックメモリセルは、鏡面対称にレイアウトされ、前記転送トランジスタは、四隅のいずれかに配置され、
   前記転送トランジスタにおける前記ビット線側のゲートに沿った領域の少なくとも一部をマスクするマスク部材は、互いに隣接する複数の前記スタティックメモリセルに共通に形成されることを特徴とするスタティックメモリセルの製造方法。

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