JP2002176112A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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-
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【課題】 ＳＲＡＭの記憶ノードに付加する容量のばら
つきを低減する。 【解決手段】 本発明に係るＳＲＡＭのメモリセルは、
第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、
第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、
第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含
む。第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２
のゲートと、第１と第２ロードＭＯＳトランジスタＱ
３，Ｑ４のゲートとをそれぞれ形成する第１および第２
ゲート３，４上に絶縁層を形成する。該絶縁層上に、第
１および第２ゲート３，４との間に容量を形成するため
の第１および第２導電層５，６を形成する。そして、第
１ゲート３と第２導電層６とを接続する第１局所配線７
と、第２ゲート４と第１導電層５とを接続する第２局所
配線８を形成する。
つきを低減する。 【解決手段】 本発明に係るＳＲＡＭのメモリセルは、
第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、
第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、
第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含
む。第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２
のゲートと、第１と第２ロードＭＯＳトランジスタＱ
３，Ｑ４のゲートとをそれぞれ形成する第１および第２
ゲート３，４上に絶縁層を形成する。該絶縁層上に、第
１および第２ゲート３，４との間に容量を形成するため
の第１および第２導電層５，６を形成する。そして、第
１ゲート３と第２導電層６とを接続する第１局所配線７
と、第２ゲート４と第１導電層５とを接続する第２局所
配線８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、６つのＭＯＳ（Me
tal Oxide Semiconductor）トランジスタを含むメモリ
セル（以下「フルＣＭＯＳセル」と称する）を備えたＳ
ＲＡＭ(Static Random Access Memory)およびその製造
方法に関し、より特定的には、ソフトエラー耐性を向上
することができるＳＲＡＭのメモリセルの構造およびそ
の製造方法に関する。
tal Oxide Semiconductor）トランジスタを含むメモリ
セル（以下「フルＣＭＯＳセル」と称する）を備えたＳ
ＲＡＭ(Static Random Access Memory)およびその製造
方法に関し、より特定的には、ソフトエラー耐性を向上
することができるＳＲＡＭのメモリセルの構造およびそ
の製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭの低電圧化に伴い、３Ｖ系まで
は、高抵抗負荷型、ＴＦＴ負荷型の４つのＭＯＳトラン
ジスタと２つの負荷を有するメモリセルを備えたＳＲＡ
Ｍが主流であった。
は、高抵抗負荷型、ＴＦＴ負荷型の４つのＭＯＳトラン
ジスタと２つの負荷を有するメモリセルを備えたＳＲＡ
Ｍが主流であった。
【０００３】しかし近年、２．５Ｖ、１．８Ｖ、１．５
Ｖの電圧へと低電圧化が進むにつれ、従来主流であった
高抵抗負荷型やＴＦＴ負荷型のＳＲＡＭは、動作特性が
悪いため衰退し、６つのＭＯＳトランジスタを含むフル
ＣＭＯＳセルを備えたＳＲＡＭが主流になりつつある。
Ｖの電圧へと低電圧化が進むにつれ、従来主流であった
高抵抗負荷型やＴＦＴ負荷型のＳＲＡＭは、動作特性が
悪いため衰退し、６つのＭＯＳトランジスタを含むフル
ＣＭＯＳセルを備えたＳＲＡＭが主流になりつつある。
【０００４】ここで、フルＣＭＯＳセルとは、一般に、
２つのバルクのアクセスｎＭＯＳトランジスタと、２つ
のバルクのドライバｎＭＯＳトランジスタと、２つのバ
ルクのロードｐＭＯＳトランジスタとで形成されるメモ
リセルのことである。
２つのバルクのアクセスｎＭＯＳトランジスタと、２つ
のバルクのドライバｎＭＯＳトランジスタと、２つのバ
ルクのロードｐＭＯＳトランジスタとで形成されるメモ
リセルのことである。
【０００５】フルＣＭＯＳセルは、バルクのｐＭＯＳト
ランジスタでＨ（High）側の記憶ノードを充電できるの
で、記憶ノードの充電能力の低い高抵抗負荷型やＴＦＴ
負荷型のＳＲＡＭよりもソフトエラー耐性に優れてい
る。なお、ソフトエラーとは、パッケージに含まれるＵ
やＴｈから放出されるα線がシリコン基板中を通過する
ことにより発生する電子―正孔対によるノイズで情報破
壊が起こり、メモリが誤動作する現象をいう。
ランジスタでＨ（High）側の記憶ノードを充電できるの
で、記憶ノードの充電能力の低い高抵抗負荷型やＴＦＴ
負荷型のＳＲＡＭよりもソフトエラー耐性に優れてい
る。なお、ソフトエラーとは、パッケージに含まれるＵ
やＴｈから放出されるα線がシリコン基板中を通過する
ことにより発生する電子―正孔対によるノイズで情報破
壊が起こり、メモリが誤動作する現象をいう。
【０００６】デザインルールの微細化により、ＳＲＡＭ
メモリセルのセルサイズは年々小さくなり、上述のよう
にＳＲＡＭの低電圧化も進んでいる。これに伴い、ＳＲ
ＡＭのメモリセルの記憶ノードの蓄積電荷（電圧×容
量）は減少し、フルＣＭＯＳセルであってもソフトエラ
ーが問題となってきた。
メモリセルのセルサイズは年々小さくなり、上述のよう
にＳＲＡＭの低電圧化も進んでいる。これに伴い、ＳＲ
ＡＭのメモリセルの記憶ノードの蓄積電荷（電圧×容
量）は減少し、フルＣＭＯＳセルであってもソフトエラ
ーが問題となってきた。
【０００７】このため、フルＣＭＯＳセルであっても、
０．１８μｍルール以降の微細なデザインルールを用い
る低電圧動作のＳＲＡＭでは、ソフトエラー対策を施す
ことが必要となってきた。
０．１８μｍルール以降の微細なデザインルールを用い
る低電圧動作のＳＲＡＭでは、ソフトエラー対策を施す
ことが必要となってきた。
【０００８】フルＣＭＯＳセルで、ソフトエラー対策の
ために容量を負荷した例が、U.S.P.5,541,427に記載さ
れている。U.S.P.5,541,427では、記憶ノード間を接続
する配線上に容量を形成している。
ために容量を負荷した例が、U.S.P.5,541,427に記載さ
れている。U.S.P.5,541,427では、記憶ノード間を接続
する配線上に容量を形成している。
【０００９】
【発明が解決しようとする課題】上記の容量を形成する
ために、U.S.P.5,541,427では、記憶ノード間を接続す
る配線上に絶縁層およびタングステン等の金属層を形成
している。この絶縁層および金属層は、それぞれ別のマ
スクを用いてパターニングされる。そのため、金属層お
よび絶縁層の形成の際のマスクずれにより、容量が低減
し、所望の容量が確保できない場合がある。
ために、U.S.P.5,541,427では、記憶ノード間を接続す
る配線上に絶縁層およびタングステン等の金属層を形成
している。この絶縁層および金属層は、それぞれ別のマ
スクを用いてパターニングされる。そのため、金属層お
よび絶縁層の形成の際のマスクずれにより、容量が低減
し、所望の容量が確保できない場合がある。
【００１０】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、半導体記憶装置の記
憶ノードに付加する容量のばらつきを低減することにあ
る。
れたものである。本発明の目的は、半導体記憶装置の記
憶ノードに付加する容量のばらつきを低減することにあ
る。
【００１１】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、第１と第２アクセスＭＯＳトランジスタと、第
１と第２ドライバＭＯＳトランジスタと、第１と第２ロ
ードＭＯＳトランジスタとを含むメモリセルと、第１ド
ライバＭＯＳトランジスタのゲートと第１ロードＭＯＳ
トランジスタのゲートとを形成する第１ゲートと、第１
ゲート上に第１絶縁層を介して形成され第１ゲートとの
間に容量を形成するための第１導電層と、第２ドライバ
ＭＯＳトランジスタのゲートと第２ロードＭＯＳトラン
ジスタのゲートとを形成する第２ゲートと、第２ゲート
上に第２絶縁層を介して形成され第２ゲートとの間に容
量を形成するための第２導電層と、第１ゲートと第２導
電層とを接続する第１局所配線と、第２ゲートと第１導
電層とを接続する第２局所配線とを備える。
装置は、第１と第２アクセスＭＯＳトランジスタと、第
１と第２ドライバＭＯＳトランジスタと、第１と第２ロ
ードＭＯＳトランジスタとを含むメモリセルと、第１ド
ライバＭＯＳトランジスタのゲートと第１ロードＭＯＳ
トランジスタのゲートとを形成する第１ゲートと、第１
ゲート上に第１絶縁層を介して形成され第１ゲートとの
間に容量を形成するための第１導電層と、第２ドライバ
ＭＯＳトランジスタのゲートと第２ロードＭＯＳトラン
ジスタのゲートとを形成する第２ゲートと、第２ゲート
上に第２絶縁層を介して形成され第２ゲートとの間に容
量を形成するための第２導電層と、第１ゲートと第２導
電層とを接続する第１局所配線と、第２ゲートと第１導
電層とを接続する第２局所配線とを備える。
【００１２】このように第１および第２ゲート上に絶縁
層と導電層を形成することにより、第１および第２ゲー
ト上にキャパシタを形成することができる。ここで、第
１局所配線により第１ゲートと第２導電層とを接続し、
第２局所配線により第２ゲートと第１導電層とを接続す
ることにより、記憶ノードに上記キャパシタの容量を付
加することができる。また、第１および第２ゲート上に
キャパシタを形成することにより、共通のマスクを用い
て、第１導電層、第１絶縁層および第１ゲートと、第２
導電層、第２絶縁層および第２ゲートとをパターニング
することができる。それにより、各層の所定のオーバー
ラップ面積を確保することができ、記憶ノードに付加す
る容量のばらつきを低減することができる。
層と導電層を形成することにより、第１および第２ゲー
ト上にキャパシタを形成することができる。ここで、第
１局所配線により第１ゲートと第２導電層とを接続し、
第２局所配線により第２ゲートと第１導電層とを接続す
ることにより、記憶ノードに上記キャパシタの容量を付
加することができる。また、第１および第２ゲート上に
キャパシタを形成することにより、共通のマスクを用い
て、第１導電層、第１絶縁層および第１ゲートと、第２
導電層、第２絶縁層および第２ゲートとをパターニング
することができる。それにより、各層の所定のオーバー
ラップ面積を確保することができ、記憶ノードに付加す
る容量のばらつきを低減することができる。
【００１３】本発明の半導体記憶装置は、ワード線と、
ワード線の延在方向に並ぶ第１導電型の第１ウェル領
域、第２導電型の第２ウェル領域および第１導電型の第
３ウェル領域を備え、第１ウェル領域に、第１アクセス
ＭＯＳトランジスタと、第１ドライバＭＯＳトランジス
タとが形成され、第２ウェル領域に、第１と第２ロード
ＭＯＳトランジスタが形成され、第３ウェル領域に、第
２アクセスＭＯＳトランジスタと、第２ドライバＭＯＳ
トランジスタとが形成される。
ワード線の延在方向に並ぶ第１導電型の第１ウェル領
域、第２導電型の第２ウェル領域および第１導電型の第
３ウェル領域を備え、第１ウェル領域に、第１アクセス
ＭＯＳトランジスタと、第１ドライバＭＯＳトランジス
タとが形成され、第２ウェル領域に、第１と第２ロード
ＭＯＳトランジスタが形成され、第３ウェル領域に、第
２アクセスＭＯＳトランジスタと、第２ドライバＭＯＳ
トランジスタとが形成される。
【００１４】上記のようなレイアウトを採用することに
より、活性層とゲートのレイアウトを直線に近い単純な
形状とすることができ、メモリセル面積を縮小できる。
したがって、メモリセル面積を縮小しながら、記憶ノー
ドに付加する容量のばらつきを低減することができる。
より、活性層とゲートのレイアウトを直線に近い単純な
形状とすることができ、メモリセル面積を縮小できる。
したがって、メモリセル面積を縮小しながら、記憶ノー
ドに付加する容量のばらつきを低減することができる。
【００１５】上記第１ゲート、第２ゲート、第１導電層
および第２導電層は、好ましくは、それぞれポリシリコ
ン層を含む。この場合、ポリシリコン層間に第１と第２
絶縁層をそれぞれ形成する。
および第２導電層は、好ましくは、それぞれポリシリコ
ン層を含む。この場合、ポリシリコン層間に第１と第２
絶縁層をそれぞれ形成する。
【００１６】それにより、実績のあるＤＲＡＭ(Dynamic
Random Access Memory)のプロセスを流用することがで
き、小さい面積に大容量を容易に形成することができ
る。
Random Access Memory)のプロセスを流用することがで
き、小さい面積に大容量を容易に形成することができ
る。
【００１７】第１および第２導電層は、ポリシリコン層
と、該ポリシリコン層上に形成されたシリサイド層とを
含むものであってもよい。また、第１および第２導電層
を、メタルを含む層で構成してもよい。それにより、第
１および第２導電層の低抵抗化を行なえる。
と、該ポリシリコン層上に形成されたシリサイド層とを
含むものであってもよい。また、第１および第２導電層
を、メタルを含む層で構成してもよい。それにより、第
１および第２導電層の低抵抗化を行なえる。
【００１８】第１と第２アクセスＭＯＳトランジスタ
は、第１および第２ゲートに対応する下層導電層上に第
１および第２導電層に対応する上層導電層を直接積層し
て形成されたゲートを有する。
は、第１および第２ゲートに対応する下層導電層上に第
１および第２導電層に対応する上層導電層を直接積層し
て形成されたゲートを有する。
【００１９】それにより、第１と第２アクセスＭＯＳト
ランジスタのゲートを低抵抗化しながら該ゲートに不必
要な容量が付加されるのを阻止することができ、第１と
第２アクセスＭＯＳトランジスタに通常の動作を行なわ
せることができる。つまり、カップリング容量で第１と
第２アクセスＭＯＳトランジスタを動作させるという特
異な手法を採用する必要がなくなる。
ランジスタのゲートを低抵抗化しながら該ゲートに不必
要な容量が付加されるのを阻止することができ、第１と
第２アクセスＭＯＳトランジスタに通常の動作を行なわ
せることができる。つまり、カップリング容量で第１と
第２アクセスＭＯＳトランジスタを動作させるという特
異な手法を採用する必要がなくなる。
【００２０】本発明の半導体記憶装置は、メモリセルが
形成されるメモリセル領域と、メモリセルの動作制御を
行なう周辺回路が形成される周辺回路領域とを備え、周
辺回路領域にＭＯＳトランジスタが形成される。このと
き、ＭＯＳトランジスタのゲートと、第１と第２アクセ
スＭＯＳトランジスタのゲートとが同一構造を有するこ
とが好ましい。
形成されるメモリセル領域と、メモリセルの動作制御を
行なう周辺回路が形成される周辺回路領域とを備え、周
辺回路領域にＭＯＳトランジスタが形成される。このと
き、ＭＯＳトランジスタのゲートと、第１と第２アクセ
スＭＯＳトランジスタのゲートとが同一構造を有するこ
とが好ましい。
【００２１】それにより、周辺回路領域のＭＯＳトラン
ジスタと、第１および第２アクセスＭＯＳトランジスタ
との双方に通常の動作を行なわせることができる。
ジスタと、第１および第２アクセスＭＯＳトランジスタ
との双方に通常の動作を行なわせることができる。
【００２２】上記第１ゲートは、上方に第１導電層が存
在しない第１部分を有し、この第１部分は、第２ロード
ＭＯＳトランジスタのドレイン上に延在し、第２ゲート
は、上方に第２導電層が存在しない第２部分を有し、こ
の第２部分は、第１ロードＭＯＳトランジスタのドレイ
ン上に延在し、第１局所配線は、第１部分と第２導電層
とに達する第１コンタクトホールを介して第１部分およ
び第２導電層と電気的に接続され、第２局所配線は、第
２部分と第１導電層とに達する第２コンタクトホールを
介して第２部分および第１導電層と電気的に接続され
る。
在しない第１部分を有し、この第１部分は、第２ロード
ＭＯＳトランジスタのドレイン上に延在し、第２ゲート
は、上方に第２導電層が存在しない第２部分を有し、こ
の第２部分は、第１ロードＭＯＳトランジスタのドレイ
ン上に延在し、第１局所配線は、第１部分と第２導電層
とに達する第１コンタクトホールを介して第１部分およ
び第２導電層と電気的に接続され、第２局所配線は、第
２部分と第１導電層とに達する第２コンタクトホールを
介して第２部分および第１導電層と電気的に接続され
る。
【００２３】上記のように第１および第２導電層を選択
的に除去して第１と第２部分をそれぞれ形成し、その部
分上にコンタクト部を形成するので、メモリセルの面積
を増大することなく上記コンタクト部を形成することが
できる。また、第１および第２導電層上にコンタクト部
を形成すれば良いので、メモリセルの面積を増大する必
要はほとんどない。したがって、メモリセルの面積を増
大することなく、記憶ノードに容量を付加することがで
きる。
的に除去して第１と第２部分をそれぞれ形成し、その部
分上にコンタクト部を形成するので、メモリセルの面積
を増大することなく上記コンタクト部を形成することが
できる。また、第１および第２導電層上にコンタクト部
を形成すれば良いので、メモリセルの面積を増大する必
要はほとんどない。したがって、メモリセルの面積を増
大することなく、記憶ノードに容量を付加することがで
きる。
【００２４】上記第１コンタクトホールは、第２ドライ
バＭＯＳトランジスタと第２ロードＭＯＳトランジスタ
の間に位置する第２導電層に達し、第２コンタクトホー
ルは、第１ドライバＭＯＳトランジスタと第１ロードＭ
ＯＳトランジスタの間に位置する第１導電層に達するこ
とが好ましい。それにより、上記コンタクト部形成の際
のダメージがトランジスタに加わるのを阻止することが
できる。
バＭＯＳトランジスタと第２ロードＭＯＳトランジスタ
の間に位置する第２導電層に達し、第２コンタクトホー
ルは、第１ドライバＭＯＳトランジスタと第１ロードＭ
ＯＳトランジスタの間に位置する第１導電層に達するこ
とが好ましい。それにより、上記コンタクト部形成の際
のダメージがトランジスタに加わるのを阻止することが
できる。
【００２５】上記半導体記憶装置は、好ましくは、基板
上に絶縁層を介して形成された半導体層上に形成され
る。このようにＳＯＩ(Silicon On Insulator)構造を採
用することにより、さらにソフトエラー耐性を向上する
ことができる。また、周辺回路を高速動作させることも
でき、リーク電流も低減できる。
上に絶縁層を介して形成された半導体層上に形成され
る。このようにＳＯＩ(Silicon On Insulator)構造を採
用することにより、さらにソフトエラー耐性を向上する
ことができる。また、周辺回路を高速動作させることも
でき、リーク電流も低減できる。
【００２６】本発明に係る半導体記憶装置の製造方法
は、第１と第２アクセスＭＯＳトランジスタと、第１と
第２ドライバＭＯＳトランジスタと、第１と第２ロード
ＭＯＳトランジスタとを含むメモリセルを備えた半導体
記憶装置の製造方法であって、下記の各工程を備える。
メモリセル領域上に第１絶縁層を介して、第１と第２ア
クセスＭＯＳトランジスタのゲートと、第１と第２ドラ
イバＭＯＳトランジスタのゲートと、第１と第２ロード
ＭＯＳトランジスタのゲートとを形成するための第１導
電層を形成する。第１導電層上に第２絶縁層を形成す
る。第１と第２アクセスＭＯＳトランジスタのゲート形
成領域上に位置する第２絶縁層を除去する。第１導電層
および第２絶縁層を覆うように第２導電層を形成する。
第２導電層上に第１マスク層を形成し、第１マスク層を
用いて第２導電層をパターニングする。第１マスク層上
に第２マスク層を形成し、第１および第２マスク層を用
いて第２絶縁層および第１導電層をそれぞれパターニン
グする。
は、第１と第２アクセスＭＯＳトランジスタと、第１と
第２ドライバＭＯＳトランジスタと、第１と第２ロード
ＭＯＳトランジスタとを含むメモリセルを備えた半導体
記憶装置の製造方法であって、下記の各工程を備える。
メモリセル領域上に第１絶縁層を介して、第１と第２ア
クセスＭＯＳトランジスタのゲートと、第１と第２ドラ
イバＭＯＳトランジスタのゲートと、第１と第２ロード
ＭＯＳトランジスタのゲートとを形成するための第１導
電層を形成する。第１導電層上に第２絶縁層を形成す
る。第１と第２アクセスＭＯＳトランジスタのゲート形
成領域上に位置する第２絶縁層を除去する。第１導電層
および第２絶縁層を覆うように第２導電層を形成する。
第２導電層上に第１マスク層を形成し、第１マスク層を
用いて第２導電層をパターニングする。第１マスク層上
に第２マスク層を形成し、第１および第２マスク層を用
いて第２絶縁層および第１導電層をそれぞれパターニン
グする。
【００２７】上記のように第２導電層上に形成した第１
および第２マスク層を用いて第２導電層、第２絶縁層お
よび第１導電層をそれぞれパターニングすることによ
り、各ＭＯＳトランジスタのゲートとともに、ドライバ
ＭＯＳトランジスタのゲート上とロードＭＯＳトランジ
スタのゲート上にキャパシタを形成することができる。
このとき、アクセスＭＯＳトランジスタのゲート上に位
置する第２絶縁層を除去した後に第２導電層を形成して
いるので、アクセスＭＯＳトランジスタのゲートを、電
気的に接続され積層された２層の導電層で形成すること
ができ、前述のような効果が得られる。また、第２マス
ク層で覆われている部分を確実に残すことができるの
で、第１および第２導電層と第２絶縁層との所定のオー
バーラップ面積を確実に確保することができる。それに
より、記憶ノードに付加する容量のばらつきを低減する
ことができる。
および第２マスク層を用いて第２導電層、第２絶縁層お
よび第１導電層をそれぞれパターニングすることによ
り、各ＭＯＳトランジスタのゲートとともに、ドライバ
ＭＯＳトランジスタのゲート上とロードＭＯＳトランジ
スタのゲート上にキャパシタを形成することができる。
このとき、アクセスＭＯＳトランジスタのゲート上に位
置する第２絶縁層を除去した後に第２導電層を形成して
いるので、アクセスＭＯＳトランジスタのゲートを、電
気的に接続され積層された２層の導電層で形成すること
ができ、前述のような効果が得られる。また、第２マス
ク層で覆われている部分を確実に残すことができるの
で、第１および第２導電層と第２絶縁層との所定のオー
バーラップ面積を確実に確保することができる。それに
より、記憶ノードに付加する容量のばらつきを低減する
ことができる。
【００２８】
【発明の実施の形態】以下、図１〜図３５を用いて、本
発明の実施の形態について説明する。
発明の実施の形態について説明する。
【００２９】図１および図２は、本実施の形態における
ＳＲＡＭ（半導体記憶装置）のメモリセルの平面図であ
る。図３は、本実施の形態におけるＳＲＡＭの等価回路
図である。なお、図１には下層配線のレイアウトを示
し、図２には上層配線のレイアウトを示す。
ＳＲＡＭ（半導体記憶装置）のメモリセルの平面図であ
る。図３は、本実施の形態におけるＳＲＡＭの等価回路
図である。なお、図１には下層配線のレイアウトを示
し、図２には上層配線のレイアウトを示す。
【００３０】ＳＲＡＭは、図１に示すメモリセル１が形
成されるメモリセル領域と、メモリセル１の動作制御を
行なう周辺回路が形成される周辺回路領域とを備える。
成されるメモリセル領域と、メモリセル１の動作制御を
行なう周辺回路が形成される周辺回路領域とを備える。
【００３１】メモリセル１は、フルＣＭＯＳセル構造を
有し、第１と第２インバータと、２つのアクセスＭＯＳ
トランジスタとを有する。
有し、第１と第２インバータと、２つのアクセスＭＯＳ
トランジスタとを有する。
【００３２】図３に示すように、第１インバータは、第
１ドライバＭＯＳトランジスタＱ１と第１ロードＭＯＳ
トランジスタＱ３とを含み、第２インバータは、第２ド
ライバＭＯＳトランジスタＱ２と第２ロードＭＯＳトラ
ンジスタＱ４とを含む。
１ドライバＭＯＳトランジスタＱ１と第１ロードＭＯＳ
トランジスタＱ３とを含み、第２インバータは、第２ド
ライバＭＯＳトランジスタＱ２と第２ロードＭＯＳトラ
ンジスタＱ４とを含む。
【００３３】第１インバータと第２インバータは互いの
入力と出力とを接続したフリップフロップを形成し、フ
リップフロップの第１の記憶ノードに第１アクセスＭＯ
ＳトランジスタＱ５のソースが接続され、フリップフロ
ップの第２の記憶ノードに第２アクセスＭＯＳトランジ
スタＱ６のソースが接続される。
入力と出力とを接続したフリップフロップを形成し、フ
リップフロップの第１の記憶ノードに第１アクセスＭＯ
ＳトランジスタＱ５のソースが接続され、フリップフロ
ップの第２の記憶ノードに第２アクセスＭＯＳトランジ
スタＱ６のソースが接続される。
【００３４】図１に示すように、メモリセル１は、横方
向（ワード線の延在方向）に並ぶｐウェル領域、ｎウェ
ル領域およびｐウェル領域を備える。左側のｐウェル領
域には、第１ドライバＭＯＳトランジスタＱ１と第１ア
クセスＭＯＳトランジスタＱ５とを形成し、中央に位置
するｎウェル領域に、第１と第２ロードＭＯＳトランジ
スタＱ３，Ｑ４を形成し、右側のｐウェル領域に、第２
ドライバＭＯＳトランジスタＱ２と第２アクセスＭＯＳ
トランジスタＱ６とを形成する。
向（ワード線の延在方向）に並ぶｐウェル領域、ｎウェ
ル領域およびｐウェル領域を備える。左側のｐウェル領
域には、第１ドライバＭＯＳトランジスタＱ１と第１ア
クセスＭＯＳトランジスタＱ５とを形成し、中央に位置
するｎウェル領域に、第１と第２ロードＭＯＳトランジ
スタＱ３，Ｑ４を形成し、右側のｐウェル領域に、第２
ドライバＭＯＳトランジスタＱ２と第２アクセスＭＯＳ
トランジスタＱ６とを形成する。
【００３５】また、ｐウェル領域およびｎウェル領域内
に、縦方向に延びる複数の活性領域２を選択的に形成
し、活性領域２上に延在するように横方向に延びる第
１、第２および第３ゲート３，４，１４，１５を形成す
る。
に、縦方向に延びる複数の活性領域２を選択的に形成
し、活性領域２上に延在するように横方向に延びる第
１、第２および第３ゲート３，４，１４，１５を形成す
る。
【００３６】上記のようなレイアウトを採用することに
より、図１に示すように、活性領域２と各ゲート３，
４，１４，１５を直線に近い単純な形状とすることがで
き、メモリセル１の面積を縮小できる。
より、図１に示すように、活性領域２と各ゲート３，
４，１４，１５を直線に近い単純な形状とすることがで
き、メモリセル１の面積を縮小できる。
【００３７】第１ゲート３は、第１ドライバＭＯＳトラ
ンジスタＱ１と第１ロードＭＯＳトランジスタＱ３のゲ
ートとなり、第２ゲート４は、第２ドライバＭＯＳトラ
ンジスタＱ２と第２ロードＭＯＳトランジスタＱ４のゲ
ートとなる。第３ゲート１４，１５は、第１および第２
アクセスＭＯＳトランジスタＱ５，Ｑ６のゲートとな
る。第１および第２アクセスＭＯＳトランジスタＱ５，
Ｑ６のゲートは、ワード線に接続される。
ンジスタＱ１と第１ロードＭＯＳトランジスタＱ３のゲ
ートとなり、第２ゲート４は、第２ドライバＭＯＳトラ
ンジスタＱ２と第２ロードＭＯＳトランジスタＱ４のゲ
ートとなる。第３ゲート１４，１５は、第１および第２
アクセスＭＯＳトランジスタＱ５，Ｑ６のゲートとな
る。第１および第２アクセスＭＯＳトランジスタＱ５，
Ｑ６のゲートは、ワード線に接続される。
【００３８】そして、本発明では、図３に示すようにキ
ャパシタ１３ａ，１３ｂを設け、記憶ノードに所定の容
量を付加している。
ャパシタ１３ａ，１３ｂを設け、記憶ノードに所定の容
量を付加している。
【００３９】具体的には、図１に示すように、第１ゲー
ト３上に絶縁層を介して第１導電層５を形成し、第２ゲ
ート４上に絶縁層を介して第２導電層６を形成し、これ
らによりキャパシタ１３ａ，１３ｂを形成している。そ
して、第１および第２ゲート３，４にインバータの入力
が与えられ、第１および第２導電層５，６にインバータ
の出力が与えられる。
ト３上に絶縁層を介して第１導電層５を形成し、第２ゲ
ート４上に絶縁層を介して第２導電層６を形成し、これ
らによりキャパシタ１３ａ，１３ｂを形成している。そ
して、第１および第２ゲート３，４にインバータの入力
が与えられ、第１および第２導電層５，６にインバータ
の出力が与えられる。
【００４０】上記のキャパシタ１３ａ，１３ｂを設ける
ことにより、記憶ノードに容量を付加することができ、
ソフトエラー耐性を向上することができる。
ことにより、記憶ノードに容量を付加することができ、
ソフトエラー耐性を向上することができる。
【００４１】また、第１および第２ゲート３，４上にキ
ャパシタ１３ａ，１３ｂを形成することにより、第１導
電層５、第１ゲート３上の絶縁層および第１ゲート３を
共通のマスクを用いてパターニングすることができ、第
２導電層６、第２ゲート４上の絶縁層および第２ゲート
４を共通のマスクを用いてパターニングすることができ
る。それにより、各層のオーバーラップ面積を確保する
ことができ、記憶ノードに付加する容量のばらつきを低
減することができる。
ャパシタ１３ａ，１３ｂを形成することにより、第１導
電層５、第１ゲート３上の絶縁層および第１ゲート３を
共通のマスクを用いてパターニングすることができ、第
２導電層６、第２ゲート４上の絶縁層および第２ゲート
４を共通のマスクを用いてパターニングすることができ
る。それにより、各層のオーバーラップ面積を確保する
ことができ、記憶ノードに付加する容量のばらつきを低
減することができる。
【００４２】さらに、第１および第２ゲート３，４と、
第１および第２導電層５，６のエッジを揃えることもで
き、各層とコンタクト部との間のマージンを小さくする
こともできる。そのため、メモリセルサイズを縮小する
ことができる。
第１および第２導電層５，６のエッジを揃えることもで
き、各層とコンタクト部との間のマージンを小さくする
こともできる。そのため、メモリセルサイズを縮小する
ことができる。
【００４３】第１および第２ゲート３，４と、第１およ
び第２導電層５，６とは、それぞれドープトポリシリコ
ン層を含むことが好ましい。この場合、ポリシリコン層
間に上記絶縁層をそれぞれ形成する。それにより、実績
のあるＤＲＡＭのプロセスを流用することができ、小さ
い面積に大容量を容易に形成することができる。
び第２導電層５，６とは、それぞれドープトポリシリコ
ン層を含むことが好ましい。この場合、ポリシリコン層
間に上記絶縁層をそれぞれ形成する。それにより、実績
のあるＤＲＡＭのプロセスを流用することができ、小さ
い面積に大容量を容易に形成することができる。
【００４４】なお、第１および第２導電層５，６を、ポ
リシリコン層とシリサイド層との積層構造で構成しても
よく、第１および第２導電層５，６を、メタル層あるい
はメタル層と他の導電層との積層構造で構成してもよ
い。また、第１および第２ゲート３，４をメタル層で構
成してもよい。それにより、第１および第２ゲート３，
４や第１および第２導電層５，６の低抵抗化を行なえ
る。
リシリコン層とシリサイド層との積層構造で構成しても
よく、第１および第２導電層５，６を、メタル層あるい
はメタル層と他の導電層との積層構造で構成してもよ
い。また、第１および第２ゲート３，４をメタル層で構
成してもよい。それにより、第１および第２ゲート３，
４や第１および第２導電層５，６の低抵抗化を行なえ
る。
【００４５】図１に示すように、メモリセル１は、第１
ゲート３、所定の活性領域２および第２導電層６を接続
する第１局所配線７と、第２ゲート４、所定の活性領域
２および第１導電層５を接続する第２局所配線８とを備
える。
ゲート３、所定の活性領域２および第２導電層６を接続
する第１局所配線７と、第２ゲート４、所定の活性領域
２および第１導電層５を接続する第２局所配線８とを備
える。
【００４６】第１ゲート３は、第１導電層５が上方に存
在しない第１部分を有し、第２ゲート４は、第２導電層
６が上方に存在しない第２部分を有する。第１部分は、
第２ロードＭＯＳトランジスタＱ４のドレイン上に延在
し、このドレインと電気的に接続される。第２部分は、
第１ロードＭＯＳトランジスタＱ３のドレイン上に延在
し、このドレインと電気的に接続される。
在しない第１部分を有し、第２ゲート４は、第２導電層
６が上方に存在しない第２部分を有する。第１部分は、
第２ロードＭＯＳトランジスタＱ４のドレイン上に延在
し、このドレインと電気的に接続される。第２部分は、
第１ロードＭＯＳトランジスタＱ３のドレイン上に延在
し、このドレインと電気的に接続される。
【００４７】第１局所配線７は、第１部分上に形成され
たコンタクトホールを介して第１部分と電気的に接続さ
れ、第２導電層６上に形成されたコンタクトホール９ｅ
を介して第２導電層６と電気的に接続され、第２ドライ
バＭＯＳトランジスタＱ２のドレインと電気的に接続さ
れる。
たコンタクトホールを介して第１部分と電気的に接続さ
れ、第２導電層６上に形成されたコンタクトホール９ｅ
を介して第２導電層６と電気的に接続され、第２ドライ
バＭＯＳトランジスタＱ２のドレインと電気的に接続さ
れる。
【００４８】第２局所配線８は、第２部分上に形成され
たコンタクトホールを介して第２部分と電気的に接続さ
れ、第１導電層５上に形成されたコンタクトホール９ｄ
を介して第１導電層５と電気的に接続され、第１ドライ
バＭＯＳトランジスタＱ１のドレインと電気的に接続さ
れる。
たコンタクトホールを介して第２部分と電気的に接続さ
れ、第１導電層５上に形成されたコンタクトホール９ｄ
を介して第１導電層５と電気的に接続され、第１ドライ
バＭＯＳトランジスタＱ１のドレインと電気的に接続さ
れる。
【００４９】上記のようにロードＭＯＳトランジスタＱ
３，Ｑ４のドレイン上に位置する第１あるいは第２導電
層５，６を選択的に除去して第１と第２部分をそれぞれ
形成し、その部分上にコンタクト部を形成するので、メ
モリセル１の面積を増大することなくコンタクト部を形
成することができる。
３，Ｑ４のドレイン上に位置する第１あるいは第２導電
層５，６を選択的に除去して第１と第２部分をそれぞれ
形成し、その部分上にコンタクト部を形成するので、メ
モリセル１の面積を増大することなくコンタクト部を形
成することができる。
【００５０】図１に示すように、コンタクトホール９ｅ
は、第２ドライバＭＯＳトランジスタＱ２と第２ロード
ＭＯＳトランジスタＱ４の間の素子分離領域上に位置
し、コンタクトホール９ｄは、第１ドライバＭＯＳトラ
ンジスタＱ１と第１ロードＭＯＳトランジスタＱ３の間
の素子分離領域上に位置する。それにより、上記コンタ
クト部形成の際のダメージがトランジスタに加わるのを
阻止することができる。
は、第２ドライバＭＯＳトランジスタＱ２と第２ロード
ＭＯＳトランジスタＱ４の間の素子分離領域上に位置
し、コンタクトホール９ｄは、第１ドライバＭＯＳトラ
ンジスタＱ１と第１ロードＭＯＳトランジスタＱ３の間
の素子分離領域上に位置する。それにより、上記コンタ
クト部形成の際のダメージがトランジスタに加わるのを
阻止することができる。
【００５１】より好ましくは、コンタクトホール９ｅ
を、第２ドライバＭＯＳトランジスタＱ２と第２ロード
ＭＯＳトランジスタＱ４の間の中央部に配置し、コンタ
クトホール９ｄを、第１ドライバＭＯＳトランジスタＱ
１と第１ロードＭＯＳトランジスタＱ３の間の中央部に
配置する。
を、第２ドライバＭＯＳトランジスタＱ２と第２ロード
ＭＯＳトランジスタＱ４の間の中央部に配置し、コンタ
クトホール９ｄを、第１ドライバＭＯＳトランジスタＱ
１と第１ロードＭＯＳトランジスタＱ３の間の中央部に
配置する。
【００５２】それにより、コンタクトホール９ｄをコン
タクトホール９ａ，９ｂの双方から離すことができ、ま
たコンタクトホール９ｅをコンタクトホール９ｉ，９ｊ
の双方から離すことができる。その結果、第１および第
２局所配線７，８（記憶ノード）と、ＶDD線やＧＮＤ線
との短絡を抑制することができる。
タクトホール９ａ，９ｂの双方から離すことができ、ま
たコンタクトホール９ｅをコンタクトホール９ｉ，９ｊ
の双方から離すことができる。その結果、第１および第
２局所配線７，８（記憶ノード）と、ＶDD線やＧＮＤ線
との短絡を抑制することができる。
【００５３】図２に示すように、第１および第２導電層
５，６よりも上層に、第１メタル配線１０ａ〜１０ｇが
形成され、第１メタル配線１０ａ〜１０ｇよりも上層
に、第２メタル配線１１ａ〜１１ｅが形成される。
５，６よりも上層に、第１メタル配線１０ａ〜１０ｇが
形成され、第１メタル配線１０ａ〜１０ｇよりも上層
に、第２メタル配線１１ａ〜１１ｅが形成される。
【００５４】第１メタル配線１０ａは、コンタクトホー
ル９ａを介して活性領域２と接続され、ビアホール１２
ａを介して第２メタル配線（ＧＮＤ線）１１ａと接続さ
れる。第１メタル配線１０ｂは、コンタクトホール９ｂ
を介して活性領域２と接続され、ビアホール１２ｂを介
して第２メタル配線（ＶDD線）１１ｃと接続される。
ル９ａを介して活性領域２と接続され、ビアホール１２
ａを介して第２メタル配線（ＧＮＤ線）１１ａと接続さ
れる。第１メタル配線１０ｂは、コンタクトホール９ｂ
を介して活性領域２と接続され、ビアホール１２ｂを介
して第２メタル配線（ＶDD線）１１ｃと接続される。
【００５５】第１メタル配線１０ｃは、コンタクトホー
ル９ｃを介して活性領域２と接続され、ビアホール１２
ｃを介して第２メタル配線（／ＢＩＴ線）１１ｄと接続
される。第１メタル配線１０ｄは、ワード線に接続さ
れ、コンタクトホール９ｆ，９ｇを介して第３ゲート１
４，１５と接続される。
ル９ｃを介して活性領域２と接続され、ビアホール１２
ｃを介して第２メタル配線（／ＢＩＴ線）１１ｄと接続
される。第１メタル配線１０ｄは、ワード線に接続さ
れ、コンタクトホール９ｆ，９ｇを介して第３ゲート１
４，１５と接続される。
【００５６】第１メタル配線１０ｅは、コンタクトホー
ル９ｈを介して活性領域２と接続され、ビアホール１２
ｆを介して第２メタル配線（ＢＩＴ線）１１ｂと接続さ
れる。第１メタル配線１０ｆは、コンタクトホール９ｉ
を介して活性領域２と接続され、ビアホール１２ｅを介
して第２メタル配線１１ｃと接続される。第１メタル配
線１０ｇは、コンタクトホール９ｊを介して活性領域２
と接続され、ビアホール１２ｄを介して第２メタル配線
（ＧＮＤ線）１１ｅと接続される。
ル９ｈを介して活性領域２と接続され、ビアホール１２
ｆを介して第２メタル配線（ＢＩＴ線）１１ｂと接続さ
れる。第１メタル配線１０ｆは、コンタクトホール９ｉ
を介して活性領域２と接続され、ビアホール１２ｅを介
して第２メタル配線１１ｃと接続される。第１メタル配
線１０ｇは、コンタクトホール９ｊを介して活性領域２
と接続され、ビアホール１２ｄを介して第２メタル配線
（ＧＮＤ線）１１ｅと接続される。
【００５７】図４〜図７に、上記の構造を有するメモリ
セル１の断面構造を示す。図４は、図１および図２に示
すメモリセル１の１００−１００線に沿う断面図であ
り、図５は、図１および図２に示すメモリセル１の２０
０−２００線に沿う断面図であり、図６は、図１および
図２に示すメモリセル１の３００−３００線に沿う断面
図であり、図７は、図１および図２に示すメモリセル１
の４００−４００線に沿う断面図である。
セル１の断面構造を示す。図４は、図１および図２に示
すメモリセル１の１００−１００線に沿う断面図であ
り、図５は、図１および図２に示すメモリセル１の２０
０−２００線に沿う断面図であり、図６は、図１および
図２に示すメモリセル１の３００−３００線に沿う断面
図であり、図７は、図１および図２に示すメモリセル１
の４００−４００線に沿う断面図である。
【００５８】図４に示すように、半導体基板１６の主表
面に、活性領域を規定するように選択的に素子分離絶縁
層１７を形成する。そして、活性領域上にゲート絶縁層
（図示せず）を介して、第２ゲート４、絶縁層２１、第
２導電層６を形成する。これらにより、上述のキャパシ
タ１３ｂが形成される。なお、第２導電層６は、本実施
の形態１では、ポリシリコン層と、タングステンシリサ
イド層との積層構造を有する。
面に、活性領域を規定するように選択的に素子分離絶縁
層１７を形成する。そして、活性領域上にゲート絶縁層
（図示せず）を介して、第２ゲート４、絶縁層２１、第
２導電層６を形成する。これらにより、上述のキャパシ
タ１３ｂが形成される。なお、第２導電層６は、本実施
の形態１では、ポリシリコン層と、タングステンシリサ
イド層との積層構造を有する。
【００５９】また、所定の活性領域上には、ゲート絶縁
層（図示せず）を介して第３ゲート１５を形成する。第
３ゲート１５は、第１ポリシリコン層１８と、第２ポリ
シリコン層１９と、タングステンシリサイド層２０との
積層構造を有する。
層（図示せず）を介して第３ゲート１５を形成する。第
３ゲート１５は、第１ポリシリコン層１８と、第２ポリ
シリコン層１９と、タングステンシリサイド層２０との
積層構造を有する。
【００６０】第２導電層６および第３ゲート１５上に、
絶縁層２３を形成する。この絶縁層２３の側壁上、第２
導電層６の側壁上および第３ゲート１５の側壁上に、エ
ッチングストッパとして機能し得る材質（たとえばシリ
コン窒化物層）からなるサイドウォール絶縁層２２を形
成する。
絶縁層２３を形成する。この絶縁層２３の側壁上、第２
導電層６の側壁上および第３ゲート１５の側壁上に、エ
ッチングストッパとして機能し得る材質（たとえばシリ
コン窒化物層）からなるサイドウォール絶縁層２２を形
成する。
【００６１】サイドウォール絶縁層２２と絶縁層２３と
を覆うように層間絶縁層２４を形成し、層間絶縁層２４
を貫通するコンタクトホール２８，９ｅをそれぞれ形成
する。コンタクトホール２８内に第２局所配線８を形成
し、コンタクトホール９ｅ内に第１局所配線７を形成す
る。このとき、サイドウォール絶縁層２２により、第２
局所配線８と第２導電層６間の電気的な絶縁が維持され
る。
を覆うように層間絶縁層２４を形成し、層間絶縁層２４
を貫通するコンタクトホール２８，９ｅをそれぞれ形成
する。コンタクトホール２８内に第２局所配線８を形成
し、コンタクトホール９ｅ内に第１局所配線７を形成す
る。このとき、サイドウォール絶縁層２２により、第２
局所配線８と第２導電層６間の電気的な絶縁が維持され
る。
【００６２】第１および第２局所配線７，８を覆うよう
に層間絶縁層２５を形成し、層間絶縁層２４，２５およ
び絶縁層２３を貫通するようにコンタクトホール９ｇを
形成する。このコンタクトホール９ｇ内に、第１メタル
配線１０ｄを形成する。
に層間絶縁層２５を形成し、層間絶縁層２４，２５およ
び絶縁層２３を貫通するようにコンタクトホール９ｇを
形成する。このコンタクトホール９ｇ内に、第１メタル
配線１０ｄを形成する。
【００６３】第１メタル配線１０ｄ覆うように層間絶縁
層２６を形成し、層間絶縁層２６上に第２メタル配線１
１ａ〜１１ｅを形成する。この第２メタル配線１１ａ〜
１１ｅを覆うようにさらに層間絶縁層（図示せず）を形
成し、この層間絶縁層にビアホール（図示せず）を形成
し、さらに層間絶縁層上に第３メタル配線（図示せず）
を形成する。
層２６を形成し、層間絶縁層２６上に第２メタル配線１
１ａ〜１１ｅを形成する。この第２メタル配線１１ａ〜
１１ｅを覆うようにさらに層間絶縁層（図示せず）を形
成し、この層間絶縁層にビアホール（図示せず）を形成
し、さらに層間絶縁層上に第３メタル配線（図示せず）
を形成する。
【００６４】図５に示すように、第１アクセスＭＯＳト
ランジスタＱ５のゲートとなる第３ゲートは、第１ポリ
シリコン層１８上に直接第２ポリシリコン層１９および
タングステンシリサイド層２０を形成した積層構造を有
している。
ランジスタＱ５のゲートとなる第３ゲートは、第１ポリ
シリコン層１８上に直接第２ポリシリコン層１９および
タングステンシリサイド層２０を形成した積層構造を有
している。
【００６５】それにより、第１アクセスＭＯＳトランジ
スタＱ５のゲートを低抵抗化することができる。また、
第１ポリシリコン層１８と第２ポリシリコン層１９間に
絶縁層を設けていないので、ゲートに不必要な容量が付
加されるのを阻止することができ、第１アクセスＭＯＳ
トランジスタＱ５に通常の動作を行なわせることができ
る。つまり、カップリング容量で第１アクセスＭＯＳト
ランジスタＱ５を動作させるという特異な手法を採用す
る必要がなくなる。
スタＱ５のゲートを低抵抗化することができる。また、
第１ポリシリコン層１８と第２ポリシリコン層１９間に
絶縁層を設けていないので、ゲートに不必要な容量が付
加されるのを阻止することができ、第１アクセスＭＯＳ
トランジスタＱ５に通常の動作を行なわせることができ
る。つまり、カップリング容量で第１アクセスＭＯＳト
ランジスタＱ５を動作させるという特異な手法を採用す
る必要がなくなる。
【００６６】また、第１アクセスＭＯＳトランジスタＱ
５のゲートを上記の構造とすることにより、図５に示す
ように、隣り合うトランジスタとの間でセルフアライン
コンタクト構造を採用することができる。それにより、
コンタクト部形成のためにトランジスタ間の間隔を広げ
る必要がなくなり、セルサイズ拡大を抑制することがで
きる。
５のゲートを上記の構造とすることにより、図５に示す
ように、隣り合うトランジスタとの間でセルフアライン
コンタクト構造を採用することができる。それにより、
コンタクト部形成のためにトランジスタ間の間隔を広げ
る必要がなくなり、セルサイズ拡大を抑制することがで
きる。
【００６７】なお、第２アクセスＭＯＳトランジスタＱ
６も第１アクセスＭＯＳトランジスタＱ５と同様の構造
を有するので、同様の効果が得られる。
６も第１アクセスＭＯＳトランジスタＱ５と同様の構造
を有するので、同様の効果が得られる。
【００６８】また、図９に示すように周辺回路領域３３
に形成されるＭＯＳトランジスタ３４のゲートと、第１
および第２アクセスＭＯＳトランジスタＱ５，Ｑ６のゲ
ートとを同一構造とする。それにより、ＭＯＳトランジ
スタ３４と、第１および第２アクセスＭＯＳトランジス
タＱ５，Ｑ６との双方に通常の動作を行なわせることが
できる。
に形成されるＭＯＳトランジスタ３４のゲートと、第１
および第２アクセスＭＯＳトランジスタＱ５，Ｑ６のゲ
ートとを同一構造とする。それにより、ＭＯＳトランジ
スタ３４と、第１および第２アクセスＭＯＳトランジス
タＱ５，Ｑ６との双方に通常の動作を行なわせることが
できる。
【００６９】図９に示すように周辺回路領域３３のＭＯ
Ｓトランジスタ３４は、ソース／ドレインとなる１対の
不純物拡散層と、第１と第２ポリシリコン層１８，１９
およびタングステンシリサイド層２０を積層したゲート
とを有する。そして、１対の不純物拡散層には、配線層
３５，３６がそれぞれ接続される。
Ｓトランジスタ３４は、ソース／ドレインとなる１対の
不純物拡散層と、第１と第２ポリシリコン層１８，１９
およびタングステンシリサイド層２０を積層したゲート
とを有する。そして、１対の不純物拡散層には、配線層
３５，３６がそれぞれ接続される。
【００７０】図７に示すように、層間絶縁層２５上に、
ワード線と接続される第１メタル配線１０ｄが形成さ
れ、この第１メタル配線１０ｄはメモリセル１の長手方
向である横方向に延在している。
ワード線と接続される第１メタル配線１０ｄが形成さ
れ、この第１メタル配線１０ｄはメモリセル１の長手方
向である横方向に延在している。
【００７１】上述の実施の形態では、半導体基板１６上
にＳＲＡＭを形成する場合について説明したが、図８に
示すようにＳＲＡＭを、基板２７上に絶縁層３１を介し
て形成された半導体層３２上に形成してもよい。このよ
うにＳＯＩ構造を採用することにより、さらにソフトエ
ラー耐性を向上することができる。また、周辺回路を高
速動作させることもでき、リーク電流も低減できる。
にＳＲＡＭを形成する場合について説明したが、図８に
示すようにＳＲＡＭを、基板２７上に絶縁層３１を介し
て形成された半導体層３２上に形成してもよい。このよ
うにＳＯＩ構造を採用することにより、さらにソフトエ
ラー耐性を向上することができる。また、周辺回路を高
速動作させることもでき、リーク電流も低減できる。
【００７２】次に、本発明に係るＳＲＡＭのメモリセル
１の製造方法について、図１０〜図３５を用いて説明す
る。
１の製造方法について、図１０〜図３５を用いて説明す
る。
【００７３】図１０〜図１８は、図１および図２に示す
メモリセル１の各工程における１００−１００線断面図
を示し、図１９〜図２６は、各工程における２００−２
００線断面図を示し、図２７〜図３５は、各工程におけ
る３００−３００線断面図を示す。
メモリセル１の各工程における１００−１００線断面図
を示し、図１９〜図２６は、各工程における２００−２
００線断面図を示し、図２７〜図３５は、各工程におけ
る３００−３００線断面図を示す。
【００７４】なお、以下の説明では、半導体基板上にメ
モリセル１を形成する場合について説明するが、ＳＯＩ
構造を採用する場合にも適用できる。また、図示の便宜
上、半導体基板内の不純物プロファイルの図示は省略し
ている。
モリセル１を形成する場合について説明するが、ＳＯＩ
構造を採用する場合にも適用できる。また、図示の便宜
上、半導体基板内の不純物プロファイルの図示は省略し
ている。
【００７５】図１０および図２７に示すように、メモリ
セル領域内に位置する半導体基板１６の主表面に、選択
的に素子分離絶縁層１７を形成する。素子分離絶縁層１
７は、たとえば半導体基板１６の主表面を選択的に熱酸
化することにより形成できる。その後、ウェル（図示せ
ず）形成用の不純物注入を行なう。
セル領域内に位置する半導体基板１６の主表面に、選択
的に素子分離絶縁層１７を形成する。素子分離絶縁層１
７は、たとえば半導体基板１６の主表面を選択的に熱酸
化することにより形成できる。その後、ウェル（図示せ
ず）形成用の不純物注入を行なう。
【００７６】次に、ＣＶＤ（Chemical Vapor Depositio
n）法等によりゲート絶縁層（図示せず）を形成した
後、図１１、図１９および図２８に示すように、ＣＶＤ
法等により第１ポリシリコン層１８と絶縁層２１を堆積
する。第１ポリシリコン層１８には不純物をドープする
ことが好ましい。絶縁層２１としては、たとえばシリコ
ン酸化物層と、シリコン窒化物層と、シリコン酸化物層
とを積層した、ＯＮＯ層等を挙げることができる。
n）法等によりゲート絶縁層（図示せず）を形成した
後、図１１、図１９および図２８に示すように、ＣＶＤ
法等により第１ポリシリコン層１８と絶縁層２１を堆積
する。第１ポリシリコン層１８には不純物をドープする
ことが好ましい。絶縁層２１としては、たとえばシリコ
ン酸化物層と、シリコン窒化物層と、シリコン酸化物層
とを積層した、ＯＮＯ層等を挙げることができる。
【００７７】次に、絶縁層２１上に、第３ゲート（アク
セスＭＯＳトランジスタのゲート）形成領域以外の領域
を覆うマスク層（図示せず）を形成し、このマスク層を
用いて絶縁層２１を選択的にエッチングする。それによ
り、図１２、図２０に示すように、第３ゲート形成領域
上に位置する絶縁層２１を除去する。
セスＭＯＳトランジスタのゲート）形成領域以外の領域
を覆うマスク層（図示せず）を形成し、このマスク層を
用いて絶縁層２１を選択的にエッチングする。それによ
り、図１２、図２０に示すように、第３ゲート形成領域
上に位置する絶縁層２１を除去する。
【００７８】次に、ＣＶＤ法等により、図１２、図２０
および図２９に示すように、絶縁層２１および第１ポリ
シリコン層１８上に第２ポリシリコン層１９を形成す
る。なお、抵抗低減のため、第２ポリシリコン層１９に
不純物をドープすることが好ましい。
および図２９に示すように、絶縁層２１および第１ポリ
シリコン層１８上に第２ポリシリコン層１９を形成す
る。なお、抵抗低減のため、第２ポリシリコン層１９に
不純物をドープすることが好ましい。
【００７９】第２ポリシリコン層１９上にタングステン
層を形成し、この状態で熱処理を施す等して、第２ポリ
シリコン層１９上にタングステンシリサイド層２０を形
成する。そして、ＣＶＤ法等により、タングステンシリ
サイド層２０上にシリコン酸化物層等よりなる絶縁層２
３を形成する。
層を形成し、この状態で熱処理を施す等して、第２ポリ
シリコン層１９上にタングステンシリサイド層２０を形
成する。そして、ＣＶＤ法等により、タングステンシリ
サイド層２０上にシリコン酸化物層等よりなる絶縁層２
３を形成する。
【００８０】絶縁層２３上にマスク層（図示せず）を形
成し、このマスク層を用いて絶縁層２３を選択的にエッ
チングする。それにより、図１３、図２１および図３０
に示すように、第３ゲート上に位置する絶縁層２３をパ
ターニングする。
成し、このマスク層を用いて絶縁層２３を選択的にエッ
チングする。それにより、図１３、図２１および図３０
に示すように、第３ゲート上に位置する絶縁層２３をパ
ターニングする。
【００８１】この絶縁層２３をマスクとして、タングス
テンシリサイド層２０および第２ポリシリコン層１９の
積層構造で構成される第１および第２導電層５，６をエ
ッチングし、絶縁層２１でエッチングを止める。
テンシリサイド層２０および第２ポリシリコン層１９の
積層構造で構成される第１および第２導電層５，６をエ
ッチングし、絶縁層２１でエッチングを止める。
【００８２】次に、図１４、図２２および図３１に示す
ように、絶縁層２３を覆うようにマスク層３７を形成
し、マスク層３７および絶縁層２３をマスクとして用い
て、絶縁層２１および第１ポリシリコン層１８をエッチ
ングする。それにより、第１および第２ゲート３，４
と、第３ゲート（アクセスＭＯＳトランジスタＱ５，Ｑ
６のゲート）１４，１５とを形成する。
ように、絶縁層２３を覆うようにマスク層３７を形成
し、マスク層３７および絶縁層２３をマスクとして用い
て、絶縁層２１および第１ポリシリコン層１８をエッチ
ングする。それにより、第１および第２ゲート３，４
と、第３ゲート（アクセスＭＯＳトランジスタＱ５，Ｑ
６のゲート）１４，１５とを形成する。
【００８３】このとき、マスク層３７は、絶縁層２３で
覆われていない絶縁層２１上に延在しているので、第１
および第２ゲート３，４に、第２ポリシリコン層１９下
から第１および第２アクセスＭＯＳトランジスタＱ５，
Ｑ６に向かって延び、第２ポリシリコン層１９が上に存
在しない第１および第２部分を形成することができる。
覆われていない絶縁層２１上に延在しているので、第１
および第２ゲート３，４に、第２ポリシリコン層１９下
から第１および第２アクセスＭＯＳトランジスタＱ５，
Ｑ６に向かって延び、第２ポリシリコン層１９が上に存
在しない第１および第２部分を形成することができる。
【００８４】また、同時に、第１および第２ゲート３，
４上に、キャパシタを形成することができ、記憶ノード
に所望の容量を付加することができる。
４上に、キャパシタを形成することができ、記憶ノード
に所望の容量を付加することができる。
【００８５】さらに、第１および第２ゲート３，４上に
キャパシタを形成することにより、共通のマスク（絶縁
層２３）を用いて、第１および第２導電層５，６と、絶
縁層２１と、第１および第２ゲート３，４とをパターニ
ングすることができる。それにより、各層の所定のオー
バーラップ面積を確保することができ、記憶ノードに付
加する容量のばらつきを低減することができる。
キャパシタを形成することにより、共通のマスク（絶縁
層２３）を用いて、第１および第２導電層５，６と、絶
縁層２１と、第１および第２ゲート３，４とをパターニ
ングすることができる。それにより、各層の所定のオー
バーラップ面積を確保することができ、記憶ノードに付
加する容量のばらつきを低減することができる。
【００８６】次に、図１５、図２３および図３２に示す
ように、各ＭＯＳトランジスタを形成するための不純物
注入や、サイドウォール絶縁層２２の形成を行なう。こ
のとき、サイドウォール絶縁層２２の材質としては、た
とえばシリコン窒化物層のようにシリコン酸化物層のエ
ッチングのときにエッチングストッパとして機能し得る
材質を採用する。その後、絶縁層２３を選択的にエッチ
ングして開口部を形成する。
ように、各ＭＯＳトランジスタを形成するための不純物
注入や、サイドウォール絶縁層２２の形成を行なう。こ
のとき、サイドウォール絶縁層２２の材質としては、た
とえばシリコン窒化物層のようにシリコン酸化物層のエ
ッチングのときにエッチングストッパとして機能し得る
材質を採用する。その後、絶縁層２３を選択的にエッチ
ングして開口部を形成する。
【００８７】次に、全面にシリコン窒化物層等のエッチ
ングストッパ層を堆積し、このエッチングストッパ層上
にシリコン酸化物等よりなる層間絶縁層２４を堆積す
る。この層間絶縁層２４を平坦化した後、層間絶縁層２
４上に局所配線形成用マスク（図示せず）を形成し、こ
のマスクを用いて層間絶縁層２４を選択的にエッチング
する。
ングストッパ層を堆積し、このエッチングストッパ層上
にシリコン酸化物等よりなる層間絶縁層２４を堆積す
る。この層間絶縁層２４を平坦化した後、層間絶縁層２
４上に局所配線形成用マスク（図示せず）を形成し、こ
のマスクを用いて層間絶縁層２４を選択的にエッチング
する。
【００８８】そして、エッチングストッパ層でエッチン
グを止め、層間絶縁層２４が除去された箇所のエッチン
グストッパ層を除去する。それにより、図１６、図２４
および図３３に示すように、セルフアライン構造のコン
タクトホール９ｄ，９ｅ，２８，３０を形成する。
グを止め、層間絶縁層２４が除去された箇所のエッチン
グストッパ層を除去する。それにより、図１６、図２４
および図３３に示すように、セルフアライン構造のコン
タクトホール９ｄ，９ｅ，２８，３０を形成する。
【００８９】次に、ＣＶＤ法等により、層間絶縁層２４
を覆うようにタングステン層を堆積し、タングステン層
の表面を平坦化する。それにより、コンタクトホール９
ｄ，９ｅ，２８，３０内にタングステン層を埋め込むこ
とができ、図１７、図２５および図３４に示すように、
第１および第２局所配線７，８を形成することができ
る。
を覆うようにタングステン層を堆積し、タングステン層
の表面を平坦化する。それにより、コンタクトホール９
ｄ，９ｅ，２８，３０内にタングステン層を埋め込むこ
とができ、図１７、図２５および図３４に示すように、
第１および第２局所配線７，８を形成することができ
る。
【００９０】その後、層間絶縁層２４上にシリコン酸化
物層等よりなる層間絶縁層２５を堆積し、層間絶縁層２
５に平坦化処理を施す。この層間絶縁層２５上にマスク
層（図示せず）を形成し、このマスク層を用いて層間絶
縁層２４，２５を選択的にエッチングし、第３ゲート１
４，１５上では、それらに加えてエッチングストッパ層
および絶縁層２３をも選択的にエッチングする。
物層等よりなる層間絶縁層２５を堆積し、層間絶縁層２
５に平坦化処理を施す。この層間絶縁層２５上にマスク
層（図示せず）を形成し、このマスク層を用いて層間絶
縁層２４，２５を選択的にエッチングし、第３ゲート１
４，１５上では、それらに加えてエッチングストッパ層
および絶縁層２３をも選択的にエッチングする。
【００９１】それにより、図１７、図２５および図３４
に示すように、セルフアライン構造のコンタクトホール
９ａ〜９ｃ，９ｆ〜９ｊを形成する。
に示すように、セルフアライン構造のコンタクトホール
９ａ〜９ｃ，９ｆ〜９ｊを形成する。
【００９２】次に、ＣＶＤ法等により、層間絶縁層２５
を覆うようにタングステン層を堆積し、タングステン層
をパターニングする。それにより、コンタクトホール９
ａ〜９ｃ，９ｆ〜９ｊ内にタングステン層を埋め込むと
ともに、図１８、図２６および図３５に示すように、層
間絶縁層２５上に第１メタル配線１０ａ〜１０ｇを形成
することができる。
を覆うようにタングステン層を堆積し、タングステン層
をパターニングする。それにより、コンタクトホール９
ａ〜９ｃ，９ｆ〜９ｊ内にタングステン層を埋め込むと
ともに、図１８、図２６および図３５に示すように、層
間絶縁層２５上に第１メタル配線１０ａ〜１０ｇを形成
することができる。
【００９３】その後、第１メタル配線１０ａ〜１０ｇを
覆うように層間絶縁層２６を形成し、層間絶縁層２６に
ビアホール１２ａ〜１２ｆを形成し、ビアホール１２ａ
〜１２ｆにタングステン層を埋め込む。そして、層間絶
縁層２６上にメタル層を形成し、これをパターニングす
る。それにより、第２メタル配線１１ａ〜１１ｅを形成
する。
覆うように層間絶縁層２６を形成し、層間絶縁層２６に
ビアホール１２ａ〜１２ｆを形成し、ビアホール１２ａ
〜１２ｆにタングステン層を埋め込む。そして、層間絶
縁層２６上にメタル層を形成し、これをパターニングす
る。それにより、第２メタル配線１１ａ〜１１ｅを形成
する。
【００９４】以上の工程を経て、図４〜図６に示すＳＲ
ＡＭのメモリセルが形成される。その後、第２メタル配
線１１ａ〜１１ｅ上にさらに図示しない層間絶縁層を形
成し、この層間絶縁層上に第３メタル配線を形成する。
ＡＭのメモリセルが形成される。その後、第２メタル配
線１１ａ〜１１ｅ上にさらに図示しない層間絶縁層を形
成し、この層間絶縁層上に第３メタル配線を形成する。
【００９５】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【００９６】
【発明の効果】本発明によれば、記憶ノードに容量を付
加するための第１導電層、第１絶縁層および第１ゲート
の所定のオーバーラップ面積と、第２導電層、第２絶縁
層および第２ゲートの所定のオーバーラップ面積とを確
保することができるので、記憶ノードに付加する最低限
の容量を確保することができる。それにより、記憶ノー
ドに付加する容量のばらつきを従来例よりも低減するこ
とができ、所望の容量を記憶ノードに確実に付加するこ
とができる。その結果、ソフトエラー耐性を確実に向上
することができる。
加するための第１導電層、第１絶縁層および第１ゲート
の所定のオーバーラップ面積と、第２導電層、第２絶縁
層および第２ゲートの所定のオーバーラップ面積とを確
保することができるので、記憶ノードに付加する最低限
の容量を確保することができる。それにより、記憶ノー
ドに付加する容量のばらつきを従来例よりも低減するこ
とができ、所望の容量を記憶ノードに確実に付加するこ
とができる。その結果、ソフトエラー耐性を確実に向上
することができる。
【図１】 本発明の半導体記憶装置のメモリセルにおけ
るゲート配線のレイアウトを示す平面図である。
るゲート配線のレイアウトを示す平面図である。
【図２】 本発明の半導体記憶装置のメモリセルにおけ
る上層メタル配線のレイアウトを示す平面図である。
る上層メタル配線のレイアウトを示す平面図である。
【図３】 本発明の半導体記憶装置のメモリセルの等価
回路図である。
回路図である。
【図４】 図１における１００−１００線に沿う断面図
である。
である。
【図５】 図１における２００−２００線に沿う断面図
である。
である。
【図６】 図１における３００−３００線に沿う断面図
である。
である。
【図７】 図１における４００−４００線に沿う断面図
である。
である。
【図８】 ＳＯＩ構造を採用した場合のメモリセルの断
面図である。
面図である。
【図９】 周辺回路領域に形成されるＭＯＳトランジス
タの構造例を示す断面図である。
タの構造例を示す断面図である。
【図１０】 図１に示す半導体記憶装置の製造工程の第
１工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
１工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１１】 図１に示す半導体記憶装置の製造工程の第
２工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
２工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１２】 図１に示す半導体記憶装置の製造工程の第
３工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
３工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１３】 図１に示す半導体記憶装置の製造工程の第
４工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
４工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１４】 図１に示す半導体記憶装置の製造工程の第
５工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
５工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１５】 図１に示す半導体記憶装置の製造工程の第
６工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
６工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１６】 図１に示す半導体記憶装置の製造工程の第
７工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
７工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１７】 図１に示す半導体記憶装置の製造工程の第
８工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
８工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１８】 図１に示す半導体記憶装置の製造工程の第
９工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
９工程を示す断面図であり、図４の断面に対応する断面
を示す図である。
【図１９】 図１に示す半導体記憶装置の製造工程の第
２工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
２工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２０】 図１に示す半導体記憶装置の製造工程の第
３工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
３工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２１】 図１に示す半導体記憶装置の製造工程の第
４工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
４工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２２】 図１に示す半導体記憶装置の製造工程の第
５工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
５工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２３】 図１に示す半導体記憶装置の製造工程の第
６工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
６工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２４】 図１に示す半導体記憶装置の製造工程の第
７工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
７工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２５】 図１に示す半導体記憶装置の製造工程の第
８工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
８工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２６】 図１に示す半導体記憶装置の製造工程の第
９工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
９工程を示す断面図であり、図５の断面に対応する断面
を示す図である。
【図２７】 図１に示す半導体記憶装置の製造工程の第
１工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
１工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図２８】 図１に示す半導体記憶装置の製造工程の第
２工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
２工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図２９】 図１に示す半導体記憶装置の製造工程の第
３工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
３工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３０】 図１に示す半導体記憶装置の製造工程の第
４工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
４工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３１】 図１に示す半導体記憶装置の製造工程の第
５工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
５工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３２】 図１に示す半導体記憶装置の製造工程の第
６工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
６工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３３】 図１に示す半導体記憶装置の製造工程の第
７工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
７工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３４】 図１に示す半導体記憶装置の製造工程の第
８工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
８工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
【図３５】 図１に示す半導体記憶装置の製造工程の第
９工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
９工程を示す断面図であり、図６の断面に対応する断面
を示す図である。
１ メモリセル、２ 活性領域、３ 第１ゲート、４
第２ゲート、５ 第１導電層、６ 第２導電層、７ 第
１局所配線、８ 第２局所配線、９ａ〜９ｊ，２８，３
０ コンタクトホール、１０ａ〜１０ｇ 第１メタル配
線、１１ａ〜１１ｅ 第２メタル配線、１２ａ〜１２ｆ
ビアホール、１３ａ，１３ｂ キャパシタ、１４，１
５ 第３ゲート、１６ 半導体基板、１７ 素子分離絶
縁層、１８ 第１ポリシリコン層、１９ 第２ポリシリ
コン層、２０ タングステンシリサイド層、２１，２
３，３１ 絶縁層、２２ サイドウォール絶縁層、２４
〜２６ 層間絶縁層、２７ 基板、３２ 半導体層、３
３ 周辺回路領域、３４ ＭＯＳトランジスタ、３５，
３６ 配線層、３７ マスク層、Ｑ１ 第１ドライバＭ
ＯＳトランジスタ、Ｑ２ 第２ドライバＭＯＳトランジ
スタ、Ｑ３ 第１ロードＭＯＳトランジスタ、Ｑ４ 第
２ロードＭＯＳトランジスタ、Ｑ５ 第１アクセスＭＯ
Ｓトランジスタ、Ｑ６ 第２アクセスＭＯＳトランジス
タ。
第２ゲート、５ 第１導電層、６ 第２導電層、７ 第
１局所配線、８ 第２局所配線、９ａ〜９ｊ，２８，３
０ コンタクトホール、１０ａ〜１０ｇ 第１メタル配
線、１１ａ〜１１ｅ 第２メタル配線、１２ａ〜１２ｆ
ビアホール、１３ａ，１３ｂ キャパシタ、１４，１
５ 第３ゲート、１６ 半導体基板、１７ 素子分離絶
縁層、１８ 第１ポリシリコン層、１９ 第２ポリシリ
コン層、２０ タングステンシリサイド層、２１，２
３，３１ 絶縁層、２２ サイドウォール絶縁層、２４
〜２６ 層間絶縁層、２７ 基板、３２ 半導体層、３
３ 周辺回路領域、３４ ＭＯＳトランジスタ、３５，
３６ 配線層、３７ マスク層、Ｑ１ 第１ドライバＭ
ＯＳトランジスタ、Ｑ２ 第２ドライバＭＯＳトランジ
スタ、Ｑ３ 第１ロードＭＯＳトランジスタ、Ｑ４ 第
２ロードＭＯＳトランジスタ、Ｑ５ 第１アクセスＭＯ
Ｓトランジスタ、Ｑ６ 第２アクセスＭＯＳトランジス
タ。
Claims (11)
- 【請求項１】 第１と第２アクセスＭＯＳ（Metal Oxid
e Semiconductor）トランジスタと、第１と第２ドライ
バＭＯＳトランジスタと、第１と第２ロードＭＯＳトラ
ンジスタとを含むメモリセルと、 前記第１ドライバＭＯＳトランジスタのゲートと前記第
１ロードＭＯＳトランジスタのゲートとを形成する第１
ゲートと、 前記第１ゲート上に第１絶縁層を介して形成され、前記
第１ゲートとの間に容量を形成するための第１導電層
と、 前記第２ドライバＭＯＳトランジスタのゲートと前記第
２ロードＭＯＳトランジスタのゲートとを形成する第２
ゲートと、 前記第２ゲート上に第２絶縁層を介して形成され、前記
第２ゲートとの間に容量を形成するための第２導電層
と、 前記第１ゲートと前記第２導電層とを接続する第１局所
配線と、 前記第２ゲートと前記第１導電層とを接続する第２局所
配線と、を備えた、半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、ワード線と、 前記ワード線の延在方向に並ぶ第１導電型の第１ウェル
領域、第２導電型の第２ウェル領域および第１導電型の
第３ウェル領域を備え、 前記第１ウェル領域に、前記第１アクセスＭＯＳトラン
ジスタと、前記第１ドライバＭＯＳトランジスタとが形
成され、 前記第２ウェル領域に、前記第１と第２ロードＭＯＳト
ランジスタが形成され、 前記第３ウェル領域に、前記第２アクセスＭＯＳトラン
ジスタと、前記第２ドライバＭＯＳトランジスタとが形
成される、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１ゲート、前記第２ゲート、前記
第１導電層および前記第２導電層は、それぞれポリシリ
コン層を含み、 前記ポリシリコン層間に前記第１と第２絶縁層をそれぞ
れ形成する、請求項１または請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記第１および第２導電層は、前記ポリ
シリコン層と、該ポリシリコン層上に形成されたシリサ
イド層とを含む、請求項３に記載の半導体記憶装置。 - 【請求項５】 前記第１および第２ゲートを、それぞれ
ポリシリコン層を含む層で構成し、 前記第１および第２導電層を、メタルを含む層で構成す
る、請求項１または請求項２に記載の半導体記憶装置。 - 【請求項６】 前記第１と第２アクセスＭＯＳトランジ
スタは、前記第１および第２ゲートに対応する下層導電
層上に前記第１および第２導電層に対応する上層導電層
を直接積層して形成されたゲートを有する、請求項１か
ら請求項５のいずれかに記載の半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、前記メモリセル
が形成されるメモリセル領域と、前記メモリセルの動作
制御を行なう周辺回路が形成される周辺回路領域とを備
え、 前記周辺回路領域は、ＭＯＳトランジスタを含み、 前記ＭＯＳトランジスタのゲートと、前記第１と第２ア
クセスＭＯＳトランジスタのゲートとが同一構造を有す
る、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記第１ゲートは、上方に前記第１導電
層が存在しない第１部分を有し、前記第１部分は、前記
第２ロードＭＯＳトランジスタのドレイン上に延在し、 前記第２ゲートは、上方に前記第２導電層が存在しない
第２部分を有し、前記第２部分は、前記第１ロードＭＯ
Ｓトランジスタのドレイン上に延在し、 前記第１局所配線は、前記第１部分と前記第２導電層と
に達する第１コンタクトホールを介して前記第１部分お
よび前記第２導電層と電気的に接続され、 前記第２局所配線は、前記第２部分と前記第１導電層と
に達する第２コンタクトホールを介して前記第２部分お
よび前記第１導電層と電気的に接続される、請求項１か
ら請求項７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記第１コンタクトホールは、前記第２
ドライバＭＯＳトランジスタと前記第２ロードＭＯＳト
ランジスタの間に位置する前記第２導電層に達し、 前記第２コンタクトホールは、前記第１ドライバＭＯＳ
トランジスタと前記第１ロードＭＯＳトランジスタの間
に位置する前記第１導電層に達する、請求項８に記載の
半導体記憶装置。 - 【請求項１０】 前記半導体記憶装置は、基板上に絶縁
層を介して形成された半導体層上に形成される、請求項
１から請求項９のいずれかに記載の半導体記憶装置。 - 【請求項１１】 第１と第２アクセスＭＯＳ（Metal Ox
ide Semiconductor）トランジスタと、第１と第２ドラ
イバＭＯＳトランジスタと、第１と第２ロードＭＯＳト
ランジスタとを含むメモリセルを備えた半導体記憶装置
の製造方法であって、 メモリセル領域上に第１絶縁層を介して、前記第１と第
２アクセスＭＯＳトランジスタのゲートと、前記第１と
第２ドライバＭＯＳトランジスタのゲートと、前記第１
と第２ロードＭＯＳトランジスタのゲートとを形成する
ための第１導電層を形成する工程と、 前記第１導電層上に第２絶縁層を形成する工程と、 前記第１と第２アクセスＭＯＳトランジスタのゲート形
成領域上に位置する前記第２絶縁層を除去する工程と、 前記第１導電層および前記第２絶縁層を覆うように第２
導電層を形成する工程と、 前記第２導電層上に第１マスク層を形成し、前記第１マ
スク層を用いて前記第２導電層をパターニングする工程
と、 前記第１マスク層上に第２マスク層を形成し、前記第１
および第２マスク層を用いて前記第２絶縁層および前記
第１導電層をそれぞれパターニングする工程と、を備え
た、半導体記憶装置の製造方法。
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| DE10135558A DE10135558A1 (de) | 2000-12-08 | 2001-07-20 | Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung |
| TW090118859A TW502433B (en) | 2000-12-08 | 2001-08-02 | Semiconductor memory device and fabrication process therefor |
| KR10-2001-0047880A KR100396103B1 (ko) | 2000-12-08 | 2001-08-09 | 반도체 기억 장치 및 그 제조 방법 |
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|---|---|---|---|
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| TW (1) | TW502433B (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |