JPH1167932A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1167932A JPH1167932A JP9220528A JP22052897A JPH1167932A JP H1167932 A JPH1167932 A JP H1167932A JP 9220528 A JP9220528 A JP 9220528A JP 22052897 A JP22052897 A JP 22052897A JP H1167932 A JPH1167932 A JP H1167932A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の信頼度を向上すること
ができる技術を提供する。 【解決手段】 駆動用ＭＩＳＦＥＴ（Ｑｄ1 ）のドレイ
ン領域と、駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの
共通のゲート電極ＦＧ2 の引き出し電極との両者に接す
るコンタクトホールＣ1aを形成する際、ゲート電極ＦＧ
2 の側壁に設けられた第１のサイドウォールスペーサ７
の側壁に、さらに、窒化シリコン膜１０によって構成さ
れた第２のサイドウォールスペーサ１３が形成されてい
ることにより、フィールド絶縁膜２がエッチングプラズ
マに晒されることがないので、素子分離領域の端部のフ
ィールド絶縁膜２を構成する酸化シリコン膜を削り込む
ことがない。
ができる技術を提供する。 【解決手段】 駆動用ＭＩＳＦＥＴ（Ｑｄ1 ）のドレイ
ン領域と、駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの
共通のゲート電極ＦＧ2 の引き出し電極との両者に接す
るコンタクトホールＣ1aを形成する際、ゲート電極ＦＧ
2 の側壁に設けられた第１のサイドウォールスペーサ７
の側壁に、さらに、窒化シリコン膜１０によって構成さ
れた第２のサイドウォールスペーサ１３が形成されてい
ることにより、フィールド絶縁膜２がエッチングプラズ
マに晒されることがないので、素子分離領域の端部のフ
ィールド絶縁膜２を構成する酸化シリコン膜を削り込む
ことがない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ＳＲＡＭ（Static Random
Access Memory ）を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
置の製造方法に関し、特に、ＳＲＡＭ（Static Random
Access Memory ）を有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一つの相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Metal Insu
latorSemiconductor Field Effect Transistor ）とで
構成されたメモリセルを備えている。
ード線と一つの相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Metal Insu
latorSemiconductor Field Effect Transistor ）とで
構成されたメモリセルを備えている。
【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）インバータで構成される。ＣＭＯＳ
インバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳ
ＦＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成さ
れる。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成
される。すなわち、このメモリセルは、６個のＭＩＳＦ
ＥＴを使用した、いわゆる完全ＣＭＯＳ（Full Complem
entary Metal Oxide Semiconductor）型で構成される。
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ（Complementary Metal Oxid
e Semiconductor ）インバータで構成される。ＣＭＯＳ
インバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳ
ＦＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成さ
れる。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成
される。すなわち、このメモリセルは、６個のＭＩＳＦ
ＥＴを使用した、いわゆる完全ＣＭＯＳ（Full Complem
entary Metal Oxide Semiconductor）型で構成される。
【０００４】なお、完全ＣＭＯＳ型ＳＲＡＭについて
は、特開平６−３０２７８６号公報、特開平７−９９２
５５号公報、特開平８−１７９４４号公報などに記載が
ある。
は、特開平６−３０２７８６号公報、特開平７−９９２
５５号公報、特開平８−１７９４４号公報などに記載が
ある。
【０００５】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
【０００６】図１０に、従来の完全ＣＭＯＳ型ＳＲＡＭ
のメモリセルのパターンレイアウトを示す。図示のよう
に、一方のＣＭＯＳインバータを構成する駆動用ＭＩＳ
ＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲー
ト電極ＦＧ1 には、このゲート電極ＦＧ1 と局所配線Ｌ
2 とを接続するための引き出し電極が形成され、他方の
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 には、このゲート電極ＦＧ2 と局所配線Ｌ１とを接続
するための引き出し電極が形成されている。
のメモリセルのパターンレイアウトを示す。図示のよう
に、一方のＣＭＯＳインバータを構成する駆動用ＭＩＳ
ＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲー
ト電極ＦＧ1 には、このゲート電極ＦＧ1 と局所配線Ｌ
2 とを接続するための引き出し電極が形成され、他方の
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 には、このゲート電極ＦＧ2 と局所配線Ｌ１とを接続
するための引き出し電極が形成されている。
【０００７】一方のＣＭＯＳインバータを構成する駆動
用ＭＩＳＦＥＴＱｄ１ と負荷用ＭＩＳＦＥＴＱｐ1 の
共通のゲート電極ＦＧ1 の引き出し電極と局所配線Ｌ2
とは、コンタクトホールＣＮ1aを通じて接続され、局所
配線Ｌ2 は、他方のＣＭＯＳインバータを構成する駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域および負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域に、コンタクトホールＣ
Ｎ1bおよびコンタクトホールＣＮ1cを通じてそれぞれ接
続されている。
用ＭＩＳＦＥＴＱｄ１ と負荷用ＭＩＳＦＥＴＱｐ1 の
共通のゲート電極ＦＧ1 の引き出し電極と局所配線Ｌ2
とは、コンタクトホールＣＮ1aを通じて接続され、局所
配線Ｌ2 は、他方のＣＭＯＳインバータを構成する駆動
用ＭＩＳＦＥＴＱｄ2 のドレイン領域および負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域に、コンタクトホールＣ
Ｎ1bおよびコンタクトホールＣＮ1cを通じてそれぞれ接
続されている。
【０００８】同様に、他方のＣＭＯＳインバータを構成
する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 の引き出し電極と局所配
線Ｌ1 とは、コンタクトホールＣＮ2aを通じて接続さ
れ、局所配線Ｌ1 は、一方のＣＭＯＳインバータを構成
する駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域および負
荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域に、コンタクト
ホールＣＮ2bおよびコンタクトホールＣＮ2cを通じてそ
れぞれ接続されている。
する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 の引き出し電極と局所配
線Ｌ1 とは、コンタクトホールＣＮ2aを通じて接続さ
れ、局所配線Ｌ1 は、一方のＣＭＯＳインバータを構成
する駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域および負
荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域に、コンタクト
ホールＣＮ2bおよびコンタクトホールＣＮ2cを通じてそ
れぞれ接続されている。
【０００９】ところで、半導体記憶装置の大容量化に伴
った完全ＣＭＯＳ型ＳＲＡＭのメモリセルの占有面積の
縮小は、レイアウトルールの縮小によって図られてい
る。しかし、６４Ｍｂｉｔ以上の高集積度のＳＲＡＭに
おいては、フォトリソグラフィ技術の加工限界以下の寸
法でのレイアウトが要求されている。
った完全ＣＭＯＳ型ＳＲＡＭのメモリセルの占有面積の
縮小は、レイアウトルールの縮小によって図られてい
る。しかし、６４Ｍｂｉｔ以上の高集積度のＳＲＡＭに
おいては、フォトリソグラフィ技術の加工限界以下の寸
法でのレイアウトが要求されている。
【００１０】この対策の一つとして、別々に設けていた
一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極ＦＧ1 の引き出し電極と局所配線Ｌ2 とを接続するコ
ンタクトホールＣＮ1aと、他方のＣＭＯＳインバータを
構成する負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域と局
所配線Ｌ2 とを接続するコンタクトホールＣＮ1cとを一
つのコンタクトホールとし、同様に、別々に設けていた
一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥ
ＴＱｄ1 のドレイン領域と局所配線Ｌ1 とを接続するコ
ンタクトホールＣＮ2bと、他方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥ
ＴＱｐ2 の共通のゲート電極ＦＧ2 の引き出し電極と局
所配線Ｌ1 とを接続するコンタクトホールＣＮ2aとを一
つのコンタクトホールとして、メモリセルを縮小する方
法が検討されている。
一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極ＦＧ1 の引き出し電極と局所配線Ｌ2 とを接続するコ
ンタクトホールＣＮ1aと、他方のＣＭＯＳインバータを
構成する負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域と局
所配線Ｌ2 とを接続するコンタクトホールＣＮ1cとを一
つのコンタクトホールとし、同様に、別々に設けていた
一方のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥ
ＴＱｄ1 のドレイン領域と局所配線Ｌ1 とを接続するコ
ンタクトホールＣＮ2bと、他方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥ
ＴＱｐ2 の共通のゲート電極ＦＧ2 の引き出し電極と局
所配線Ｌ1 とを接続するコンタクトホールＣＮ2aとを一
つのコンタクトホールとして、メモリセルを縮小する方
法が検討されている。
【００１１】次に、一方のＣＭＯＳインバータを構成す
る駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、他方の
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 の引き出し電極との両者に接して設けられるコンタク
トホールの形成方法を図１１〜図１３を用いて簡単に説
明する。
る駆動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、他方の
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 の引き出し電極との両者に接して設けられるコンタク
トホールの形成方法を図１１〜図１３を用いて簡単に説
明する。
【００１２】まず、図１１に示すように、ｐ型シリコン
単結晶からなる半導体基板１４の主面上に酸化シリコン
膜によって構成される素子分離用のフィールド絶縁膜１
５を形成した後、半導体基板１４の表面にゲート絶縁膜
１６を形成する。次いで、一方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥ
ＴＱｐ1 の共通のゲート電極ＦＧ1 および他方のＣＭＯ
Ｓインバータを構成する駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 を形
成する。上記ゲート電極ＦＧ2 の引き出し電極はフィー
ルド絶縁膜１５上に設けられている。
単結晶からなる半導体基板１４の主面上に酸化シリコン
膜によって構成される素子分離用のフィールド絶縁膜１
５を形成した後、半導体基板１４の表面にゲート絶縁膜
１６を形成する。次いで、一方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥ
ＴＱｐ1 の共通のゲート電極ＦＧ1 および他方のＣＭＯ
Ｓインバータを構成する駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 を形
成する。上記ゲート電極ＦＧ2 の引き出し電極はフィー
ルド絶縁膜１５上に設けられている。
【００１３】次に、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
のソース領域、ドレイン領域の一部を構成する低濃度の
ｎ- 型半導体領域１７、および図示はしないが、負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域、ドレイン領
域の一部を構成する低濃度のｐ- 型半導体領域を形成す
る。
のソース領域、ドレイン領域の一部を構成する低濃度の
ｎ- 型半導体領域１７、および図示はしないが、負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域、ドレイン領
域の一部を構成する低濃度のｐ- 型半導体領域を形成す
る。
【００１４】次いで、半導体基板１４上にＣＶＤ（Chem
ical Vapor Deposition ）法で堆積した酸化シリコン膜
をＲＩＥ（Reactive Ion Etching）法による異方性エッ
チングによって全面エッチングすることにより、ゲート
電極ＦＧ1 ，ＦＧ2 の側壁に酸化シリコン膜を残存させ
る。この酸化シリコン膜がオフセット領域を形成するた
めのサイドウォールスペーサ１８となる。
ical Vapor Deposition ）法で堆積した酸化シリコン膜
をＲＩＥ（Reactive Ion Etching）法による異方性エッ
チングによって全面エッチングすることにより、ゲート
電極ＦＧ1 ，ＦＧ2 の側壁に酸化シリコン膜を残存させ
る。この酸化シリコン膜がオフセット領域を形成するた
めのサイドウォールスペーサ１８となる。
【００１５】次に、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2
のソース領域、ドレイン領域の他の一部を構成する高濃
度のｎ+ 型半導体領域１９、および図示はしないが、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域、ドレイ
ン領域の他の一部を構成する高濃度のｐ+ 型半導体領域
を形成する。
のソース領域、ドレイン領域の他の一部を構成する高濃
度のｎ+ 型半導体領域１９、および図示はしないが、負
荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のソース領域、ドレイ
ン領域の他の一部を構成する高濃度のｐ+ 型半導体領域
を形成する。
【００１６】次いで、半導体基板１４上に窒化シリコン
膜２０および酸化シリコン膜によって構成される層間絶
縁膜２１を順次形成する。窒化シリコン膜２０は、層間
絶縁膜２１のエッチングストッパとして設けられてお
り、層間絶縁膜２１をエッチングする際に突き抜けない
程度の厚さを有している。
膜２０および酸化シリコン膜によって構成される層間絶
縁膜２１を順次形成する。窒化シリコン膜２０は、層間
絶縁膜２１のエッチングストッパとして設けられてお
り、層間絶縁膜２１をエッチングする際に突き抜けない
程度の厚さを有している。
【００１７】次に、図１２に示すように、パターニング
されたフォトレジスト２２をマスクにして層間絶縁膜２
１をエッチングし、次いで、図１３に示すように、窒化
シリコン膜２０をエッチングする。これによって、一方
のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱ
ｄ1 のドレイン領域と、他方のＣＭＯＳインバータを構
成する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 の共通のゲート電極ＦＧ2 の引き出し電極との両
者に接するコンタクトホールＣ1aを形成する。
されたフォトレジスト２２をマスクにして層間絶縁膜２
１をエッチングし、次いで、図１３に示すように、窒化
シリコン膜２０をエッチングする。これによって、一方
のＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱ
ｄ1 のドレイン領域と、他方のＣＭＯＳインバータを構
成する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 の共通のゲート電極ＦＧ2 の引き出し電極との両
者に接するコンタクトホールＣ1aを形成する。
【００１８】この後、図示はしないが、半導体基板１４
上に堆積した配線材を加工してメタル配線を形成する。
上に堆積した配線材を加工してメタル配線を形成する。
【００１９】
【発明が解決しようとする課題】しかしながら、一方の
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域と、他方のＣＭＯＳインバータを構成
する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 の引き出し電極との両者
に接する上記コンタクトホールＣ1aを形成するにあた
り、本発明者は以下の問題点を見い出した。
ＣＭＯＳインバータを構成する駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域と、他方のＣＭＯＳインバータを構成
する駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 の引き出し電極との両者
に接する上記コンタクトホールＣ1aを形成するにあた
り、本発明者は以下の問題点を見い出した。
【００２０】すなわち、素子分離用のフィールド絶縁膜
１５の表面に窒化シリコン膜２０が直接堆積されている
領域では、フィールド絶縁膜１５を構成する酸化シリコ
ン膜に対する窒化シリコン膜２０のエッチング選択比が
小さいと、上記コンタクトホールＣ1aを形成する際、フ
ィールド絶縁膜１５を構成する酸化シリコン膜がオーバ
ーエッチングされる。
１５の表面に窒化シリコン膜２０が直接堆積されている
領域では、フィールド絶縁膜１５を構成する酸化シリコ
ン膜に対する窒化シリコン膜２０のエッチング選択比が
小さいと、上記コンタクトホールＣ1aを形成する際、フ
ィールド絶縁膜１５を構成する酸化シリコン膜がオーバ
ーエッチングされる。
【００２１】素子分離領域の端部でフィールド絶縁膜１
５を構成する酸化シリコン膜が上記オーバーエッチング
によって削り込まれると、一方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ
+ 型半導体領域１９）が形成されていない半導体基板１
４にコンタクトホールＣ1aが達し、メタル配線が駆動用
ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域
１９）とｐ型の半導体基板１４とに接続されて、素子分
離領域の端部で接合リークが生ずる。
５を構成する酸化シリコン膜が上記オーバーエッチング
によって削り込まれると、一方のＣＭＯＳインバータを
構成する駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ
+ 型半導体領域１９）が形成されていない半導体基板１
４にコンタクトホールＣ1aが達し、メタル配線が駆動用
ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ+ 型半導体領域
１９）とｐ型の半導体基板１４とに接続されて、素子分
離領域の端部で接合リークが生ずる。
【００２２】本発明の目的は、半導体集積回路装置の信
頼度を向上することができる技術を提供することにあ
る。
頼度を向上することができる技術を提供することにあ
る。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２５】すなわち、本発明の半導体集積回路装置の
製造方法は、第１のＭＩＳＦＥＴのソース領域またはド
レイン領域と、第１のＭＩＳＦＥＴに隣接する第２のＭ
ＩＳＦＥＴの素子分離用のフィールド絶縁膜上に設けら
れたゲート電極の両者に接するコントクトホールを形成
する際、まず、半導体基板の主面上に酸化シリコン膜に
よって構成されるフィールド絶縁膜を形成した後、第１
のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴのゲート絶縁
膜を形成し、次いで、第１のＭＩＳＦＥＴおよび第２の
ＭＩＳＦＥＴのゲート電極を形成する。次に、第１のＭ
ＩＳＦＥＴおよび第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の一部を構成する低不純物濃度の半導体領域
を形成した後、第１のＭＩＳＦＥＴおよび第２のＭＩＳ
ＦＥＴの側壁に酸化シリコン膜によって構成される第１
のサイドウォールスペーサを形成し、次いで、第１のＭ
ＩＳＦＥＴおよび第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の他の一部を構成する高不純物濃度の半導体
領域を形成する。次に、半導体基板上に窒化シリコン膜
および酸化シリコン膜によって構成される層間絶縁膜を
順次形成した後、上記層間絶縁膜をエッチングして、第
１のＭＩＳＦＥＴのソース領域またはドレイン領域上
と、第２のＭＩＳＦＥＴのゲート電極上に上記コントク
トホールの一部を形成し、次いで、第１のＭＩＳＦＥＴ
および第２のＭＩＳＦＥＴの側壁に設けられた第１のサ
イドウォールスペーサの側壁に、さらに、窒化シリコン
膜によって構成される第２のサイドウォールスペーサを
形成して、第１のＭＩＳＦＥＴのソース領域またはドレ
イン領域と、第２のＭＩＳＦＥＴのゲート電極との両者
に接する上記コンタクトホールの他の一部を形成するも
のである。
製造方法は、第１のＭＩＳＦＥＴのソース領域またはド
レイン領域と、第１のＭＩＳＦＥＴに隣接する第２のＭ
ＩＳＦＥＴの素子分離用のフィールド絶縁膜上に設けら
れたゲート電極の両者に接するコントクトホールを形成
する際、まず、半導体基板の主面上に酸化シリコン膜に
よって構成されるフィールド絶縁膜を形成した後、第１
のＭＩＳＦＥＴおよび第２のＭＩＳＦＥＴのゲート絶縁
膜を形成し、次いで、第１のＭＩＳＦＥＴおよび第２の
ＭＩＳＦＥＴのゲート電極を形成する。次に、第１のＭ
ＩＳＦＥＴおよび第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の一部を構成する低不純物濃度の半導体領域
を形成した後、第１のＭＩＳＦＥＴおよび第２のＭＩＳ
ＦＥＴの側壁に酸化シリコン膜によって構成される第１
のサイドウォールスペーサを形成し、次いで、第１のＭ
ＩＳＦＥＴおよび第２のＭＩＳＦＥＴのソース領域、ド
レイン領域の他の一部を構成する高不純物濃度の半導体
領域を形成する。次に、半導体基板上に窒化シリコン膜
および酸化シリコン膜によって構成される層間絶縁膜を
順次形成した後、上記層間絶縁膜をエッチングして、第
１のＭＩＳＦＥＴのソース領域またはドレイン領域上
と、第２のＭＩＳＦＥＴのゲート電極上に上記コントク
トホールの一部を形成し、次いで、第１のＭＩＳＦＥＴ
および第２のＭＩＳＦＥＴの側壁に設けられた第１のサ
イドウォールスペーサの側壁に、さらに、窒化シリコン
膜によって構成される第２のサイドウォールスペーサを
形成して、第１のＭＩＳＦＥＴのソース領域またはドレ
イン領域と、第２のＭＩＳＦＥＴのゲート電極との両者
に接する上記コンタクトホールの他の一部を形成するも
のである。
【００２６】上記した手段によれば、第１のＭＩＳＦＥ
Ｔのソース領域またはドレイン領域と、第２のＭＩＳＦ
ＥＴのゲート電極との両者に接するコントクトホールを
形成する際、第２のＭＩＳＦＥＴのゲート電極の側壁に
窒化シリコン膜によって構成される第２のサイドウォー
ルスペーサが形成されて、第２のＭＩＳＦＥＴ下のフィ
ールド絶縁膜がエッチングプラズマに晒されるのを防い
でいるので、フィールド絶縁膜を構成する酸化シリコン
膜が削り込まれない。
Ｔのソース領域またはドレイン領域と、第２のＭＩＳＦ
ＥＴのゲート電極との両者に接するコントクトホールを
形成する際、第２のＭＩＳＦＥＴのゲート電極の側壁に
窒化シリコン膜によって構成される第２のサイドウォー
ルスペーサが形成されて、第２のＭＩＳＦＥＴ下のフィ
ールド絶縁膜がエッチングプラズマに晒されるのを防い
でいるので、フィールド絶縁膜を構成する酸化シリコン
膜が削り込まれない。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２９】図１は本実施の形態のＳＲＡＭのメモリセ
ルの等価回路図である。図示のように、本実施の形態の
ＳＲＡＭのメモリセルは、一対の相補性データ線（デー
タ線ＤＬ、データ線バーＤＬ）とワード線ＷＬとの交差
部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 、一対の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 および一
対の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 で構成されてい
る。駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用Ｑ
ｔ1 ，Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 はｐチャネル型で構成されてい
る。すなわち、このメモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使
った完全ＣＭＯＳ型で構成されている。
ルの等価回路図である。図示のように、本実施の形態の
ＳＲＡＭのメモリセルは、一対の相補性データ線（デー
タ線ＤＬ、データ線バーＤＬ）とワード線ＷＬとの交差
部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 、一対の負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 および一
対の転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 で構成されてい
る。駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 および転送用Ｑ
ｔ1 ，Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 はｐチャネル型で構成されてい
る。すなわち、このメモリセルは、４個のｎチャネル型
ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使
った完全ＣＭＯＳ型で構成されている。
【００３０】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1 ）を構
成し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 とはＣＭＯＳインバータ（ＩＮＶ2 ）を構成して
いる。この一対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮ
Ｖ2 ）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、
一対の局所配線Ｌ1 ，Ｌ2 を介して交差結合し、１ビッ
トの情報を記憶する情報蓄積部としてのフリップフロッ
プ回路を構成している。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1 ）を構
成し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴ
Ｑｐ2 とはＣＭＯＳインバータ（ＩＮＶ2 ）を構成して
いる。この一対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮ
Ｖ2 ）の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、
一対の局所配線Ｌ1 ，Ｌ2 を介して交差結合し、１ビッ
トの情報を記憶する情報蓄積部としてのフリップフロッ
プ回路を構成している。
【００３１】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
【００３２】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領
域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩ
ＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域）は基
準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）
は、例えば５Ｖであり、基準電圧（Ｖss）は、例えば０
Ｖ（ＧＮＤ電圧）である。
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領
域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩ
ＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域）は基
準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）
は、例えば５Ｖであり、基準電圧（Ｖss）は、例えば０
Ｖ（ＧＮＤ電圧）である。
【００３３】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1 ）の蓄積ノードＡが高電
位（”Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2
がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ
2 ）の蓄積ノードＢが低電位（”Ｌ”）になる。従っ
て、駆動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノ
ードＡの高電位（”Ｈ”）が保持される。すなわち、一
対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮＶ2 ）を交差
結合させたラッチ回路によって相互の蓄積ノードＡ，Ｂ
の状態が保持され、電源電圧が印加されている間、情報
が保持される。
ＯＳインバータ（ＩＮＶ1 ）の蓄積ノードＡが高電
位（”Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2
がＯＮになるので、他方のＣＭＯＳインバータ（ＩＮＶ
2 ）の蓄積ノードＢが低電位（”Ｌ”）になる。従っ
て、駆動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノ
ードＡの高電位（”Ｈ”）が保持される。すなわち、一
対のＣＭＯＳインバータ（ＩＮＶ1 ，ＩＮＶ2 ）を交差
結合させたラッチ回路によって相互の蓄積ノードＡ，Ｂ
の状態が保持され、電源電圧が印加されている間、情報
が保持される。
【００３４】転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれのゲート電極にはワード線ＷＬが接続され、このワ
ード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
の導通、非導通が制御される。すなわち、ワード線ＷＬ
が高電位（”Ｈ”）であるときは、転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 がＯＮになり、ラッチ回路と相補性デー
タ線（データ線ＤＬ，バーＤＬ）とが電気的に接続され
るので、蓄積ノードＡ，Ｂの電位状態（”Ｈ”または”
Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセルの
情報として読み出される。
ぞれのゲート電極にはワード線ＷＬが接続され、このワ
ード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
の導通、非導通が制御される。すなわち、ワード線ＷＬ
が高電位（”Ｈ”）であるときは、転送用ＭＩＳＦＥＴ
Ｑｔ1 ，Ｑｔ2 がＯＮになり、ラッチ回路と相補性デー
タ線（データ線ＤＬ，バーＤＬ）とが電気的に接続され
るので、蓄積ノードＡ，Ｂの電位状態（”Ｈ”または”
Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセルの
情報として読み出される。
【００３５】メモリセルに情報を書き込むには、ワード
配線ＷＬを”Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バーＤＬの
情報を蓄積ノードＡ，Ｂに伝達する。また、メモリセル
の情報を読み出すには、同じくワード線ＷＬを”Ｈ”電
位レベル、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状
態にした蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バー
ＤＬに伝達する。
配線ＷＬを”Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ
1 ，Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バーＤＬの
情報を蓄積ノードＡ，Ｂに伝達する。また、メモリセル
の情報を読み出すには、同じくワード線ＷＬを”Ｈ”電
位レベル、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 をＯＮ状
態にした蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バー
ＤＬに伝達する。
【００３６】次に、上記メモリセルの具体的な構成を図
２〜図４に示したメモリセルの略１個分を示す半導体基
板の平面図を用いて説明する。
２〜図４に示したメモリセルの略１個分を示す半導体基
板の平面図を用いて説明する。
【００３７】図２に示すように、メモリセルを構成する
６個のＭＩＳＦＥＴは、ｐ- 型半導体基板１の主面上に
設けられたフィールド絶縁膜２で周囲を囲まれた活性領
域に形成されている。ｎチャネル型で構成される駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ２および転送用ＭＩＳＦＥＴ
Ｑｔ１ ，Ｑｔ2 のそれぞれはｐ型ウエル３の活性領域
に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 はｎ型ウエル４の活性領域に形成さ
れている。
６個のＭＩＳＦＥＴは、ｐ- 型半導体基板１の主面上に
設けられたフィールド絶縁膜２で周囲を囲まれた活性領
域に形成されている。ｎチャネル型で構成される駆動用
ＭＩＳＦＥＴＱｄ1 ，Ｑｄ２および転送用ＭＩＳＦＥＴ
Ｑｔ１ ，Ｑｔ2 のそれぞれはｐ型ウエル３の活性領域
に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦ
ＥＴＱｐ1 ，Ｑｐ2 はｎ型ウエル４の活性領域に形成さ
れている。
【００３８】転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 は、ワ
ード線ＷＬと一体に構成されたゲート電極ＦＧ3 を有し
ている。このゲート電極ＦＧ3 （ワード線ＷＬ）は、例
えば多結晶シリコン膜と高融点金属シリサイド膜とを積
層したポリサイド膜で構成され、酸化シリコン膜で構成
されたゲート絶縁膜の上に形成されている。
ード線ＷＬと一体に構成されたゲート電極ＦＧ3 を有し
ている。このゲート電極ＦＧ3 （ワード線ＷＬ）は、例
えば多結晶シリコン膜と高融点金属シリサイド膜とを積
層したポリサイド膜で構成され、酸化シリコン膜で構成
されたゲート絶縁膜の上に形成されている。
【００３９】上記転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ｐ型ウエル３
の活性領域に形成された低不純物濃度のｎ- 型半導体領
域および高不純物濃度のｎ+ 型半導体領域で構成されて
いる。すなわち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ＬＤＤ構造で
構成されている。
それぞれのソース領域、ドレイン領域は、ｐ型ウエル３
の活性領域に形成された低不純物濃度のｎ- 型半導体領
域および高不純物濃度のｎ+ 型半導体領域で構成されて
いる。すなわち、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ＬＤＤ構造で
構成されている。
【００４０】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極ＦＧ1 を有し
ており、他方のＣＭＯＳインバータを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は、共通
のゲート電極ＦＧ2 を有している。
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極ＦＧ1 を有し
ており、他方のＣＭＯＳインバータを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は、共通
のゲート電極ＦＧ2 を有している。
【００４１】これらゲート電極ＦＧ1 ，ＦＧ2 は、上記
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2のゲート電極ＦＧ3
（ワード線ＷＬ）と同じポリサイド膜で構成され、ゲー
ト絶縁膜の上に形成されている。なお、ゲート電極ＦＧ
1 ，ＦＧ2 およびゲート電極ＦＧ3 （ワード線ＷＬ）を
構成するポリサイド膜の下部の多結晶シリコン膜には、
ｎ型の不純物（例えばリン）が導入されている。
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2のゲート電極ＦＧ3
（ワード線ＷＬ）と同じポリサイド膜で構成され、ゲー
ト絶縁膜の上に形成されている。なお、ゲート電極ＦＧ
1 ，ＦＧ2 およびゲート電極ＦＧ3 （ワード線ＷＬ）を
構成するポリサイド膜の下部の多結晶シリコン膜には、
ｎ型の不純物（例えばリン）が導入されている。
【００４２】駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれ
ぞれのソース領域、ドレイン領域は、ｐ型ウエル３の活
性領域に形成された低不純物濃度のｎ- 型半導体領域お
よび高不純物濃度のｎ+ 型半導体領域で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそ
れぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構
成されている。
ぞれのソース領域、ドレイン領域は、ｐ型ウエル３の活
性領域に形成された低不純物濃度のｎ- 型半導体領域お
よび高不純物濃度のｎ+ 型半導体領域で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそ
れぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構
成されている。
【００４３】また、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
のそれぞれのソース領域、ドレイン領域は、ｎ型ウエル
４の活性領域に形成された低不純物濃度のｐ- 型半導体
領域および高不純物濃度のｐ+ 型半導体領域で構成され
ている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
のそれぞれのソース領域、ドレイン領域は、ＬＤＤ構造
で構成されている。
のそれぞれのソース領域、ドレイン領域は、ｎ型ウエル
４の活性領域に形成された低不純物濃度のｐ- 型半導体
領域および高不純物濃度のｐ+ 型半導体領域で構成され
ている。すなわち、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2
のそれぞれのソース領域、ドレイン領域は、ＬＤＤ構造
で構成されている。
【００４４】駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 は、このゲート
電極ＦＧ1 と第１層目のメタル配線Ｍ1 によって構成さ
れる局所配線Ｌ2 とを接続するための引き出し電極を有
しており、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦ
ＥＴＱｐ2 の共通のゲート電極ＦＧ2 は、このゲート電
極ＦＧ2 と第１層目のメタル配線Ｍ1 によって構成され
る局所配線Ｌ1 とを接続するための引き出し電極を有し
ている。
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 は、このゲート
電極ＦＧ1 と第１層目のメタル配線Ｍ1 によって構成さ
れる局所配線Ｌ2 とを接続するための引き出し電極を有
しており、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦ
ＥＴＱｐ2 の共通のゲート電極ＦＧ2 は、このゲート電
極ＦＧ2 と第１層目のメタル配線Ｍ1 によって構成され
る局所配線Ｌ1 とを接続するための引き出し電極を有し
ている。
【００４５】駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
のゲート電極ＦＧ3 （ワード線ＷＬ）の上層には窒化シ
リコン膜および第１層目の層間絶縁膜が形成されてい
る。
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2
のゲート電極ＦＧ3 （ワード線ＷＬ）の上層には窒化シ
リコン膜および第１層目の層間絶縁膜が形成されてい
る。
【００４６】図３に示すように、この第１層目の層間絶
縁膜上には第１層目のメタル配線Ｍ1 が形成されてお
り、第１層目のメタル配線Ｍ1 によって局所配線Ｌ1 ，
Ｌ2 は構成されている。第１層目の層間絶縁膜は、例え
ば酸化シリコン膜とＢＰＳＧ（Boron-doped Phospo Sil
icate Glass ）膜との積層膜で構成され、第１層目のメ
タル配線Ｍ1 は、例えばタングステン（Ｗ）膜で構成さ
れている。
縁膜上には第１層目のメタル配線Ｍ1 が形成されてお
り、第１層目のメタル配線Ｍ1 によって局所配線Ｌ1 ，
Ｌ2 は構成されている。第１層目の層間絶縁膜は、例え
ば酸化シリコン膜とＢＰＳＧ（Boron-doped Phospo Sil
icate Glass ）膜との積層膜で構成され、第１層目のメ
タル配線Ｍ1 は、例えばタングステン（Ｗ）膜で構成さ
れている。
【００４７】局所配線Ｌ1 は、第１層目の層間絶縁膜に
開孔されたコンタクトホールＣ1aを通じて駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 の引き出し電極および駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域に接続され、コンタクトホールＣ
1bを通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域に
接続されている。
開孔されたコンタクトホールＣ1aを通じて駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 の引き出し電極および駆動用ＭＩＳＦＥＴ
Ｑｄ1 のドレイン領域に接続され、コンタクトホールＣ
1bを通じて負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域に
接続されている。
【００４８】同様に、局所配線Ｌ2 は、第１層目の層間
絶縁膜に開孔されたコンタクトホールＣ2aを通じて駆動
用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共
通のゲート電極ＦＧ1 の引き出し電極および負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域に接続され、コンタクト
ホールＣａｂを通じて駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域に接続されている。
絶縁膜に開孔されたコンタクトホールＣ2aを通じて駆動
用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共
通のゲート電極ＦＧ1 の引き出し電極および負荷用ＭＩ
ＳＦＥＴＱｐ2 のドレイン領域に接続され、コンタクト
ホールＣａｂを通じて駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域に接続されている。
【００４９】従って、上記第１層目の層間絶縁膜上に形
成される第１層目のメタル配線Ｍ1によって、駆動用Ｍ
ＩＳＦＥＴＱｄ1 のドレイン領域、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域、駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 およ
び転送用ＭＩＳＦＥＴＱｔ1 のソース領域が電気的に接
続される。
成される第１層目のメタル配線Ｍ1によって、駆動用Ｍ
ＩＳＦＥＴＱｄ1 のドレイン領域、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域、駆動用ＭＩＳＦＥＴＱｄ2 と負
荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 およ
び転送用ＭＩＳＦＥＴＱｔ1 のソース領域が電気的に接
続される。
【００５０】同様に、第１層目のメタル配線Ｍ1 によっ
て、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域、駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極ＦＧ1 および転送用ＭＩＳＦＥＴＱｔ2 のソース領域
が電気的に接続される。
て、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域、駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極ＦＧ1 および転送用ＭＩＳＦＥＴＱｔ2 のソース領域
が電気的に接続される。
【００５１】さらに、第１層目の層間絶縁膜に開孔され
たコンタクトホールＣ3 を通じて、第１層目のメタル配
線Ｍ1 は駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれ
のソース領域、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそ
れぞれのソース領域および転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のそれぞれのドレイン領域に接続されている。
たコンタクトホールＣ3 を通じて、第１層目のメタル配
線Ｍ1 は駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれ
のソース領域、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそ
れぞれのソース領域および転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のそれぞれのドレイン領域に接続されている。
【００５２】図４に示すように、上記第１層目のメタル
配線Ｍ1 の上層には、第２層目の層間絶縁膜を介して第
２層目のメタル配線Ｍ2 が形成されている。第２層目の
層間絶縁は、例えば酸化シリコン膜とＢＰＳＧ膜との積
層膜で構成され、第２層目のメタル配線Ｍ2 は、例えば
Ｗ膜で構成されている。
配線Ｍ1 の上層には、第２層目の層間絶縁膜を介して第
２層目のメタル配線Ｍ2 が形成されている。第２層目の
層間絶縁は、例えば酸化シリコン膜とＢＰＳＧ膜との積
層膜で構成され、第２層目のメタル配線Ｍ2 は、例えば
Ｗ膜で構成されている。
【００５３】この第２層目のメタル配線Ｍ2 は、第２層
目の層間絶縁膜に開孔された第１のスルーホールＴ1aを
通じて転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれの
ドレイン領域上に配置された第１層目のメタル配線Ｍ1
に接続されている。
目の層間絶縁膜に開孔された第１のスルーホールＴ1aを
通じて転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれの
ドレイン領域上に配置された第１層目のメタル配線Ｍ1
に接続されている。
【００５４】さらに、第２層目のメタル配線Ｍ2 は、基
準電圧線（ＶＳＳ）を構成しており、第２層目の層間絶
縁膜に開孔された第１のスルーホールＴ1bを通じて駆動
用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域
上に配置された第１層目のメタル配線Ｍ1 に接続されて
いる。さらに、第２層目のメタル配線Ｍ2 は、電源電圧
線（Ｖcc）を構成しており、第２層目の層間絶縁膜に開
孔された第１のスルーホールＴ1cを通じて負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領域上に配置
された第１層目のメタル配線Ｍ1 に接続されている。
準電圧線（ＶＳＳ）を構成しており、第２層目の層間絶
縁膜に開孔された第１のスルーホールＴ1bを通じて駆動
用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞれのソース領域
上に配置された第１層目のメタル配線Ｍ1 に接続されて
いる。さらに、第２層目のメタル配線Ｍ2 は、電源電圧
線（Ｖcc）を構成しており、第２層目の層間絶縁膜に開
孔された第１のスルーホールＴ1cを通じて負荷用ＭＩＳ
ＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれのソース領域上に配置
された第１層目のメタル配線Ｍ1 に接続されている。
【００５５】上記第２層目のメタル配線Ｍ2 の上層に
は、第３層目の層間絶縁膜を介して第３層目のメタル配
線Ｍ3 が形成されている。第３層目の層間絶縁膜は、例
えば酸化シリコン膜、ＳＯＧ（Spin On Glass ）および
酸化シリコン膜の積層膜で構成され、第３層目のメタル
配線Ｍ3 は、例えばアルミニウム合金膜で構成されてい
る。
は、第３層目の層間絶縁膜を介して第３層目のメタル配
線Ｍ3 が形成されている。第３層目の層間絶縁膜は、例
えば酸化シリコン膜、ＳＯＧ（Spin On Glass ）および
酸化シリコン膜の積層膜で構成され、第３層目のメタル
配線Ｍ3 は、例えばアルミニウム合金膜で構成されてい
る。
【００５６】この第３層目のメタル配線Ｍ3 は、データ
線ＤＬ，バーＤＬを構成しており、このデータ線ＤＬ，
バーＤＬは、第３層目の層間絶縁膜に開孔された第２の
スルーホールＴ2 を通じて転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のそれぞれのドレイン領域上に配置された第２層
目のメタル配線Ｍ2 に接続されている。
線ＤＬ，バーＤＬを構成しており、このデータ線ＤＬ，
バーＤＬは、第３層目の層間絶縁膜に開孔された第２の
スルーホールＴ2 を通じて転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のそれぞれのドレイン領域上に配置された第２層
目のメタル配線Ｍ2 に接続されている。
【００５７】次に、上記のように構成された本実施の形
態のメモリセルの製造方法を図５〜図９を用いて説明す
る。なお、図では、図２〜図４のＡ−Ａ’線における駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、駆動用ＭＩ
ＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲ
ート電極ＦＧ2 の引き出し電極の両者に接して設けられ
たコンタクトホールＣ1aの製造方法を示す半導体基板の
要部断面図を示し、第１層目のメタル配線を形成するま
での工程を図に示す。
態のメモリセルの製造方法を図５〜図９を用いて説明す
る。なお、図では、図２〜図４のＡ−Ａ’線における駆
動用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、駆動用ＭＩ
ＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲ
ート電極ＦＧ2 の引き出し電極の両者に接して設けられ
たコンタクトホールＣ1aの製造方法を示す半導体基板の
要部断面図を示し、第１層目のメタル配線を形成するま
での工程を図に示す。
【００５８】まず、図５に示すように、ｐ- 型単結晶シ
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、半導体基板１の主面上
の素子分離領域に酸化シリコン膜によって構成されるフ
ィールド絶縁膜２を形成する。続いて、周知の方法で、
半導体基板１にｐ型ウエル３およびｎ型ウエル（図示せ
ず）を形成する。次に、フィールド絶縁膜２で囲まれた
ｐ型ウエル３およびｎ型ウエルのそれぞれの主面に薄い
酸化シリコン膜で構成されたゲート絶縁膜６を形成す
る。
リコンからなる半導体基板１の上にｐ型のエピタキシャ
ルシリコン層５を成長させた後、半導体基板１の主面上
の素子分離領域に酸化シリコン膜によって構成されるフ
ィールド絶縁膜２を形成する。続いて、周知の方法で、
半導体基板１にｐ型ウエル３およびｎ型ウエル（図示せ
ず）を形成する。次に、フィールド絶縁膜２で囲まれた
ｐ型ウエル３およびｎ型ウエルのそれぞれの主面に薄い
酸化シリコン膜で構成されたゲート絶縁膜６を形成す
る。
【００５９】次に、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用
ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通
のゲート電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のゲート電極ＦＧ3 （ワード線ＷＬ）を形成す
る。
ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用
ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通
のゲート電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1 ，
Ｑｔ2 のゲート電極ＦＧ3 （ワード線ＷＬ）を形成す
る。
【００６０】上記ゲート電極ＦＧ1 ，ＦＧ2 およびゲー
ト電極ＦＧ3 （ワード線ＷＬ）は、半導体基板１の全面
にＣＶＤ法でリンが導入された多結晶シリコン膜および
タングステンシリサイド（ＷＳｉ2 ）膜を順次堆積した
後、フォトレジストのパターン（レジストパターン）を
マスクにしたドライエッチングで、多結晶シリコン膜お
よびＷＳｉ2 膜を順次加工することによって形成され
る。
ト電極ＦＧ3 （ワード線ＷＬ）は、半導体基板１の全面
にＣＶＤ法でリンが導入された多結晶シリコン膜および
タングステンシリサイド（ＷＳｉ2 ）膜を順次堆積した
後、フォトレジストのパターン（レジストパターン）を
マスクにしたドライエッチングで、多結晶シリコン膜お
よびＷＳｉ2 膜を順次加工することによって形成され
る。
【００６１】次に、図６に示すように、レジストパター
ンをマスクにしたイオン注入によりｐ型ウエル３にｎ型
不純物（例えば、リン（Ｐ）、砒素（Ａｓ））を、ｎ型
ウエルにｐ型不純物（例えば、フッ化ボロン（Ｂ
Ｆ2 ））を導入する。その後、半導体基板１の全面にＣ
ＶＤ（Chemical Vapor Deposition ）法で堆積した酸化
シリコン膜をＲＩＥによってパターニングして、駆動用
ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通
のゲート電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷
用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3
（ワード線ＷＬ）のそれぞれの側壁に第１のサイドウォ
ールスペーサ７を形成する。次いで、レジストパターン
をマスクにしたイオン注入によりｐ型ウエル３にｎ型不
純物（例えば、Ｐ、Ａｓ）を、ｎ型ウエルにｐ型不純物
（例えば、ＢＦ2 ）を導入する。
ンをマスクにしたイオン注入によりｐ型ウエル３にｎ型
不純物（例えば、リン（Ｐ）、砒素（Ａｓ））を、ｎ型
ウエルにｐ型不純物（例えば、フッ化ボロン（Ｂ
Ｆ2 ））を導入する。その後、半導体基板１の全面にＣ
ＶＤ（Chemical Vapor Deposition ）法で堆積した酸化
シリコン膜をＲＩＥによってパターニングして、駆動用
ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通
のゲート電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷
用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および
転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3
（ワード線ＷＬ）のそれぞれの側壁に第１のサイドウォ
ールスペーサ７を形成する。次いで、レジストパターン
をマスクにしたイオン注入によりｐ型ウエル３にｎ型不
純物（例えば、Ｐ、Ａｓ）を、ｎ型ウエルにｐ型不純物
（例えば、ＢＦ2 ）を導入する。
【００６２】次に、上記ｎ型不純物およびｐ型不純物を
熱拡散して、ｐ型ウエル３の主面に駆動用ＭＩＳＦＥＴ
Ｑｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のそれぞれのソース領域、ドレイン領域（ｎ- 型半導
体領域８、ｎ+ 型半導体領域９）を形成し、ｎ型ウエル
の主面に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれ
のソース領域、ドレイン領域（図示せず）を形成する。
熱拡散して、ｐ型ウエル３の主面に駆動用ＭＩＳＦＥＴ
Ｑｄ1 ，Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ
2 のそれぞれのソース領域、ドレイン領域（ｎ- 型半導
体領域８、ｎ+ 型半導体領域９）を形成し、ｎ型ウエル
の主面に負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれ
のソース領域、ドレイン領域（図示せず）を形成する。
【００６３】次に、図７に示すように、半導体基板１上
の全面に窒化シリコン膜１０および第１層目の層間絶縁
膜１１を順次形成する。第１層目の層間絶縁膜１１は、
例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構成さ
れている。窒化シリコン膜１０の厚さは、第１のサイド
ウォールスペーサ７の端部とフィールド絶縁膜２の端部
との距離Ｌによって決まり、例えば距離Ｌが約0.２μｍ
の場合、ゲート電極ＦＧ1 ，ＦＧ2 の側壁に堆積された
厚さで距離Ｌを覆うことのできる２００ｎｍ以上とな
る。
の全面に窒化シリコン膜１０および第１層目の層間絶縁
膜１１を順次形成する。第１層目の層間絶縁膜１１は、
例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で構成さ
れている。窒化シリコン膜１０の厚さは、第１のサイド
ウォールスペーサ７の端部とフィールド絶縁膜２の端部
との距離Ｌによって決まり、例えば距離Ｌが約0.２μｍ
の場合、ゲート電極ＦＧ1 ，ＦＧ2 の側壁に堆積された
厚さで距離Ｌを覆うことのできる２００ｎｍ以上とな
る。
【００６４】次いで、図８に示すように、第１層目の層
間絶縁膜１１上に形成したレジストパターン１２をマス
クにして、第１層目の層間絶縁膜１１および窒化シリコ
ン膜１０を順次エッチングする。
間絶縁膜１１上に形成したレジストパターン１２をマス
クにして、第１層目の層間絶縁膜１１および窒化シリコ
ン膜１０を順次エッチングする。
【００６５】まず、第１層目の層間絶縁膜１１を窒化シ
リコン膜１０に対して選択的にエッチングし、次いで、
例えば狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ2 ガ
ス系を用いた異方性エッチングを行うことにより、ゲー
ト電極ＦＧ1 ，ＦＧ2 およびゲート電極ＦＧ3 （ワード
線ＷＬ）の側壁に設けられた第１のサイドウォールスペ
ーサ７の側壁に、さらに、窒化シリコン膜１０によって
構成される第２のサイドウォールスペーサ１３が形成さ
れる。この際、窒化シリコン膜１０の厚さが約２００ｎ
ｍであれば、第２のサイドウォールスペーサ１３のサイ
ドウォール長は、第１のサイドウォールスペーサ７の端
部とフィールド絶縁膜２の端部との距離Ｌの約0.２μｍ
とほぼ同じとなる。従って、フィールド絶縁膜２を構成
する酸化シリコン膜がエッチングプラズマに晒されるこ
とがなく、フィールド絶縁膜２を構成する酸化シリコン
膜が削り込まれることがない。
リコン膜１０に対して選択的にエッチングし、次いで、
例えば狭電極ＲＩＥエッチング装置でＣＨＦ3 ＋Ｏ2 ガ
ス系を用いた異方性エッチングを行うことにより、ゲー
ト電極ＦＧ1 ，ＦＧ2 およびゲート電極ＦＧ3 （ワード
線ＷＬ）の側壁に設けられた第１のサイドウォールスペ
ーサ７の側壁に、さらに、窒化シリコン膜１０によって
構成される第２のサイドウォールスペーサ１３が形成さ
れる。この際、窒化シリコン膜１０の厚さが約２００ｎ
ｍであれば、第２のサイドウォールスペーサ１３のサイ
ドウォール長は、第１のサイドウォールスペーサ７の端
部とフィールド絶縁膜２の端部との距離Ｌの約0.２μｍ
とほぼ同じとなる。従って、フィールド絶縁膜２を構成
する酸化シリコン膜がエッチングプラズマに晒されるこ
とがなく、フィールド絶縁膜２を構成する酸化シリコン
膜が削り込まれることがない。
【００６６】上記エッチングによって、駆動用ＭＩＳＦ
ＥＴＱｄ1 のドレイン領域と、駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 の引き出し電極の両者に接するコンタクトホールＣ1a
を形成し、さらに、負荷用ＭＩＳＦＥＴＱｐ1 のドレイ
ン領域に接するコンタクトホールＣ1bを形成する。
ＥＴＱｄ1 のドレイン領域と、駆動用ＭＩＳＦＥＴＱｄ
2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ
2 の引き出し電極の両者に接するコンタクトホールＣ1a
を形成し、さらに、負荷用ＭＩＳＦＥＴＱｐ1 のドレイ
ン領域に接するコンタクトホールＣ1bを形成する。
【００６７】同様に、駆動用ＭＩＳＦＥＴＱｄ1 と負荷
用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 の引き
出し電極と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
の両者に接するコンタクトホールＣ2aを形成し、さら
に、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域に接する
コンタクトホールＣ2bを形成する。
用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 の引き
出し電極と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
の両者に接するコンタクトホールＣ2aを形成し、さら
に、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域に接する
コンタクトホールＣ2bを形成する。
【００６８】さらに、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のそれぞれのソース領域、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域および転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域に接
するコンタクトホールＣ3 を形成する。
2 のそれぞれのソース領域、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域および転送用ＭＩ
ＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域に接
するコンタクトホールＣ3 を形成する。
【００６９】次に、図９に示すように、半導体基板１の
全面に第１層目の配線材（図示せず）を堆積する。この
配線材は金属膜によって構成されており、例えばＷ膜で
ある。次に、レジストパターンをマスクにしたドライエ
ッチングでこの配線材をパターニングして、第１層目の
メタル配線Ｍ1 を形成する。これによって、駆動用ＭＩ
ＳＦＥＴＱｄ1 のドレイン領域と、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域と、駆動用ＭＩＳＦＥＴＱｄ2 と
負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 と
を接続する局部配線Ｌ1 が形成される。
全面に第１層目の配線材（図示せず）を堆積する。この
配線材は金属膜によって構成されており、例えばＷ膜で
ある。次に、レジストパターンをマスクにしたドライエ
ッチングでこの配線材をパターニングして、第１層目の
メタル配線Ｍ1 を形成する。これによって、駆動用ＭＩ
ＳＦＥＴＱｄ1 のドレイン領域と、負荷用ＭＩＳＦＥＴ
Ｑｐ1 のドレイン領域と、駆動用ＭＩＳＦＥＴＱｄ2 と
負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 と
を接続する局部配線Ｌ1 が形成される。
【００７０】同様に、駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
と、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱ
ｐ1の共通のゲート電極ＦＧ1 とを接続する局部配線Ｌ
2 が形成される。
イン領域と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
と、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱ
ｐ1の共通のゲート電極ＦＧ1 とを接続する局部配線Ｌ
2 が形成される。
【００７１】さらに、駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ
2 のそれぞれのソース領域、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域、および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域に
接するコンタクトホールＣ3 内にも第１層目のメタル配
線Ｍ1 を形成する。
2 のそれぞれのソース領域、負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のそれぞれのソース領域、および転送用Ｍ
ＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのドレイン領域に
接するコンタクトホールＣ3 内にも第１層目のメタル配
線Ｍ1 を形成する。
【００７２】次に、半導体基板１の全面に酸化シリコン
膜およびＢＰＳＧ膜を順次堆積した積層膜からなる第２
層目の層間絶縁膜を堆積する。
膜およびＢＰＳＧ膜を順次堆積した積層膜からなる第２
層目の層間絶縁膜を堆積する。
【００７３】その後、レジストパターンをマスクにした
ドライエッチングで第２層目の層間絶縁膜に第１のスル
ーホールＴ1a，Ｔ1b，Ｔ1cを形成する。第１のスルーホ
ールＴ1aは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれのドレイン領域の上方に形成され、第１のスルーホ
ールＴ1bは駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞ
れのソース領域の上方に形成され、第１のスルーホール
Ｔ1cは負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれの
ソース領域の上方に形成される。
ドライエッチングで第２層目の層間絶縁膜に第１のスル
ーホールＴ1a，Ｔ1b，Ｔ1cを形成する。第１のスルーホ
ールＴ1aは、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれ
ぞれのドレイン領域の上方に形成され、第１のスルーホ
ールＴ1bは駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 のそれぞ
れのソース領域の上方に形成され、第１のスルーホール
Ｔ1cは負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれぞれの
ソース領域の上方に形成される。
【００７４】次に、半導体基板１の全面に第２層目の配
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばＷ膜である。次に、レジストパターンを
マスクにしたドライエッチングでこの配線材をパターニ
ングして、電源電圧線（Ｖcc）、基準電圧線（ＶＳＳ）
を構成する第２層目のメタル配線Ｍ2 を形成する。さら
に、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのド
レイン領域の上方に形成された第１のスルーホールＴ1a
内にも第２層目のメタル配線Ｍ2 を形成する。
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばＷ膜である。次に、レジストパターンを
マスクにしたドライエッチングでこの配線材をパターニ
ングして、電源電圧線（Ｖcc）、基準電圧線（ＶＳＳ）
を構成する第２層目のメタル配線Ｍ2 を形成する。さら
に、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのド
レイン領域の上方に形成された第１のスルーホールＴ1a
内にも第２層目のメタル配線Ｍ2 を形成する。
【００７５】次に、半導体基板１の全面に酸化シリコン
膜、ＳＯＧ膜、酸化シリコン膜を順次堆積した積層膜か
らなる第３層目の層間絶縁膜を堆積する。
膜、ＳＯＧ膜、酸化シリコン膜を順次堆積した積層膜か
らなる第３層目の層間絶縁膜を堆積する。
【００７６】その後、レジストパターンをマスクにした
ドライエッチングで第３層目の層間絶縁膜に第２のスル
ーホールＴ2 を形成する。この第２のスルーホールＴ2
は、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのド
レイン領域の上方に形成される。
ドライエッチングで第３層目の層間絶縁膜に第２のスル
ーホールＴ2 を形成する。この第２のスルーホールＴ2
は、転送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のそれぞれのド
レイン領域の上方に形成される。
【００７７】次に、半導体基板１の全面に第３層目の配
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばアルミニウム合金膜である。次に、レジ
ストパターンをマスクにしたドライエッチングでこの配
線材をパターニングして、データ線ＤＬ，バーＤＬを構
成する第３層目のメタル配線Ｍ3 を形成する。
線材を堆積する。この配線材は金属膜によって構成され
ており、例えばアルミニウム合金膜である。次に、レジ
ストパターンをマスクにしたドライエッチングでこの配
線材をパターニングして、データ線ＤＬ，バーＤＬを構
成する第３層目のメタル配線Ｍ3 を形成する。
【００７８】最後に、第３層目のメタル配線Ｍ3 上にフ
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のメモリセルが完成する。
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のメモリセルが完成する。
【００７９】このように、本実施の形態によれば、駆動
用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 の引き出し電極との両者に接するコンタク
トホールＣ1a、および駆動用ＭＩＳＦＥＴＱｄ1 と負荷
用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 の引き
出し電極と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
との両者に接するコンタクトホールＣ2aを形成する際、
ゲート電極ＦＧ1 ，ＦＧ2 の側壁に設けられた第１のサ
イドウォールスペーサ７の側壁に、さらに、窒化シリコ
ン膜１０によって構成される第２のサイドウォールスペ
ーサ１３が形成されて、フィールド絶縁膜２を構成する
酸化シリコン膜がエッチングプラズマに晒されることが
ないので、フィールド絶縁膜２を構成する酸化シリコン
膜が削り込まれない。
用ＭＩＳＦＥＴＱｄ1 のドレイン領域と、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 の引き出し電極との両者に接するコンタク
トホールＣ1a、および駆動用ＭＩＳＦＥＴＱｄ1 と負荷
用ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 の引き
出し電極と、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域
との両者に接するコンタクトホールＣ2aを形成する際、
ゲート電極ＦＧ1 ，ＦＧ2 の側壁に設けられた第１のサ
イドウォールスペーサ７の側壁に、さらに、窒化シリコ
ン膜１０によって構成される第２のサイドウォールスペ
ーサ１３が形成されて、フィールド絶縁膜２を構成する
酸化シリコン膜がエッチングプラズマに晒されることが
ないので、フィールド絶縁膜２を構成する酸化シリコン
膜が削り込まれない。
【００８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８１】例えば、前記実施の形態では、ＳＲＡＭの
製造方法に適用した場合について説明したが、第１のＭ
ＩＳＦＥＴのソース領域またはドレイン領域と、上記第
１のＭＩＳＦＥＴに隣接する第２のＭＩＳＦＥＴのゲー
ト電極との両者に接するコンタクトホールを有するいか
なる半導体集積回路装置の製造方法に適用可能である。
製造方法に適用した場合について説明したが、第１のＭ
ＩＳＦＥＴのソース領域またはドレイン領域と、上記第
１のＭＩＳＦＥＴに隣接する第２のＭＩＳＦＥＴのゲー
ト電極との両者に接するコンタクトホールを有するいか
なる半導体集積回路装置の製造方法に適用可能である。
【００８２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８３】本発明によれば、第１のＭＩＳＦＥＴのソ
ース領域またはドレイン領域と、上記第１のＭＩＳＦＥ
Ｔに隣接する第２のＭＩＳＦＥＴの素子分離用のフィー
ルド絶縁膜の上に設けられたゲート電極との両者に接す
るコンタクトホールを形成する際、素子分離領域の端部
のフィールド絶縁膜が削り込まれないので、第１のＭＩ
ＳＦＥＴのソース領域またはドレイン領域と半導体基板
間の接合リークを防止することが可能となり、半導体集
積回路装置の信頼度を向上することができる。
ース領域またはドレイン領域と、上記第１のＭＩＳＦＥ
Ｔに隣接する第２のＭＩＳＦＥＴの素子分離用のフィー
ルド絶縁膜の上に設けられたゲート電極との両者に接す
るコンタクトホールを形成する際、素子分離領域の端部
のフィールド絶縁膜が削り込まれないので、第１のＭＩ
ＳＦＥＴのソース領域またはドレイン領域と半導体基板
間の接合リークを防止することが可能となり、半導体集
積回路装置の信頼度を向上することができる。
【図１】ＳＲＡＭのメモリセルの等価回路である。
【図２】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
セルのパターンレイアウトを示す要部平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
セルのパターンレイアウトを示す要部平面図である。
【図４】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
セルのパターンレイアウトを示す要部平面図である。
【図５】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
セルの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
セルの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
セルの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
セルの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す半導体基板の要部断面図である。
セルの製造方法を示す半導体基板の要部断面図である。
【図１０】従来のＳＲＡＭのメモリセルのパターンレイ
アウトを示す要部平面図である。
アウトを示す要部平面図である。
【図１１】従来のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１２】従来のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図１３】従来のＳＲＡＭのメモリセルの製造方法を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ エピタキシャル層 ６ ゲート絶縁膜 ７ 第１のサイドウォールスペーサ ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ 窒化シリコン膜 １１ 第１層目の層間絶縁膜 １２ レジストパターン １３ 第２のサイドウォールスペーサ １４ 半導体基板 １５ フィールド絶縁膜 １６ ゲート絶縁膜 １７ ｎ- 型半導体基板 １８ サイドウォールスペーサ １９ ｎ+ 半導体領域 ２０ 窒化シリコン膜 ２１ 層間絶縁膜 ２２ フォトレジストマスク Ａ 蓄積ノード Ｂ 蓄積ノード Ｃ1a コンタクトホール Ｃ1b コンタクトホール Ｃ2a コンタクトホール Ｃ2b コンタクトホール Ｃ3 コンタクトホール ＣＮ1a コンタクトホール ＣＮ1b コンタクトホール ＣＮ1c コンタクトホール ＣＮ2a コンタクトホール ＣＮ2b コンタクトホール ＣＮ2c コンタクトホール ＣＮ3 コンタクトホール ＤＬ データ線 バーＤＬ データ線 ＦＧ1 ゲート電極 ＦＧ2 ゲート電極 ＦＧ3 ゲート電極 ＩＮＶ1 ＣＭＯＳインバータ ＩＮＶ2 ＣＭＯＳインバータ Ｌ 素子分離領域の端部とＭＩＳＦＥＴのゲート電極の
側壁に設けられたサイドウォールスペーサの端部との距
離 Ｌ1 局部配線 Ｌ2 局部配線 Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ Ｔ1a 第１のスルーホール Ｔ1b 第１のスルーホール Ｔ1c 第１のスルーホール Ｔ2 第２のスルーホール Ｖcc 電源電圧 Ｖss 基準電圧 ＷＬ ワード線
側壁に設けられたサイドウォールスペーサの端部との距
離 Ｌ1 局部配線 Ｌ2 局部配線 Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ Ｔ1a 第１のスルーホール Ｔ1b 第１のスルーホール Ｔ1c 第１のスルーホール Ｔ2 第２のスルーホール Ｖcc 電源電圧 Ｖss 基準電圧 ＷＬ ワード線
Claims (5)
- 【請求項１】 第１のＭＩＳＦＥＴのソース領域または
ドレイン領域と、前記第１のＭＩＳＦＥＴに隣接する第
２のＭＩＳＦＥＴの素子分離用のフィールド絶縁膜上に
設けられたゲート電極との両者に接するコンタクトホー
ルを形成する半導体集積回路装置の製造方法であって、
(a).半導体基板の主面上に第１の絶縁膜によって構成さ
れる前記フィールド絶縁膜を形成した後、前記第１のＭ
ＩＳＦＥＴおよび前記第２のＭＩＳＦＥＴのゲート絶縁
膜を形成し、次いで、前記第１のＭＩＳＦＥＴおよび前
記第２のＭＩＳＦＥＴのゲート電極を形成する工程と、
(b).前記第１のＭＩＳＦＥＴおよび前記第２のＭＩＳＦ
ＥＴのソース領域、ドレイン領域を形成する工程と、
(c).前記第１のＭＩＳＦＥＴおよび前記第２のＭＩＳＦ
ＥＴの側壁に第２の絶縁膜によって構成される第１のサ
イドウォールスペーサを形成する工程と、(d).前記半導
体基板上に第３の絶縁膜および層間絶縁膜を順次形成す
る工程と、(e).前記層間絶縁膜をエッチングして、前記
第１のＭＩＳＦＥＴのソース領域またはドレイン領域
上、および前記第２のＭＩＳＦＥＴの素子分離用のフィ
ールド絶縁膜上に設けられた前記ゲート電極上に前記コ
ントクトホールの一部を形成する工程と、(f).前記第１
のＭＩＳＦＥＴおよび前記第２のＭＩＳＦＥＴの側壁に
設けられた第１のサイドウォールスペーサの側壁に第３
の絶縁膜によって構成される第２のサイドウォールスペ
ーサを形成して、前記第１のＭＩＳＦＥＴのソース領域
またはドレイン領域と、前記第２のＭＩＳＦＥＴの素子
分離用のフィールド絶縁膜上に設けられた前記ゲート電
極に接する前記コンタクトホールの他の一部を形成する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１の絶縁膜、前記第２の絶縁膜
および前記層間絶縁膜は酸化シリコン膜によって構成さ
れ、前記第３の絶縁膜は窒化シリコン膜によって構成さ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２のサイドウォールスペーサを
形成する際、前記フィールド絶縁膜を構成する前記第１
の絶縁膜がエッチングプラズマに晒されないことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１のサイドウォールスペーサお
よび第２のサイドウォールスペーサは異方性エッチング
によって加工されることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１のＭＩＳＦＥＴのドレイン領
域またはソース領域は、ＳＲＡＭの一方のＣＭＯＳイン
バータを構成する駆動用ＭＩＳＦＥＴのドレイン領域ま
たは転送用ＭＩＳＦＥＴのソース領域、あるいはＳＲＡ
Ｍの一方のＣＭＯＳインバータを構成する負荷用ＭＩＳ
ＦＥＴのドレイン領域であり、前記第２のＭＩＳＦＥＴ
のゲート電極は前記ＳＲＡＭの他方のＣＭＯＳインバー
タを構成する駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴ
の共通のゲート電極の引き出し電極であることを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052897A JP3363750B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052897A JP3363750B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167932A true JPH1167932A (ja) | 1999-03-09 |
| JP3363750B2 JP3363750B2 (ja) | 2003-01-08 |
Family
ID=16752420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22052897A Expired - Fee Related JP3363750B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363750B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067889B2 (en) * | 2001-11-15 | 2006-06-27 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
| KR100669838B1 (ko) * | 2000-01-31 | 2007-01-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 폴리 캡 마스크를 이용하는 집적회로 장치의 제조 방법 |
| JP2007067371A (ja) * | 2005-08-01 | 2007-03-15 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010147247A (ja) * | 2008-12-18 | 2010-07-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2012186510A (ja) * | 1998-05-01 | 2012-09-27 | Sony Corp | 半導体記憶装置 |
-
1997
- 1997-08-15 JP JP22052897A patent/JP3363750B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012186510A (ja) * | 1998-05-01 | 2012-09-27 | Sony Corp | 半導体記憶装置 |
| JP2014123782A (ja) * | 1998-05-01 | 2014-07-03 | Sony Corp | 半導体記憶装置 |
| KR100669838B1 (ko) * | 2000-01-31 | 2007-01-18 | 챠터드 세미컨덕터 매뉴팩춰링 리미티드 | 폴리 캡 마스크를 이용하는 집적회로 장치의 제조 방법 |
| US7067889B2 (en) * | 2001-11-15 | 2006-06-27 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
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| JP2010147247A (ja) * | 2008-12-18 | 2010-07-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8722512B2 (en) | 2008-12-18 | 2014-05-13 | Sanyo Semiconductor Co., Ltd. | Method of manufacturing semiconductor device with a dummy layer |
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| Publication number | Publication date |
|---|---|
| JP3363750B2 (ja) | 2003-01-08 |
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