JP3839418B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP3839418B2 JP3839418B2 JP2003123761A JP2003123761A JP3839418B2 JP 3839418 B2 JP3839418 B2 JP 3839418B2 JP 2003123761 A JP2003123761 A JP 2003123761A JP 2003123761 A JP2003123761 A JP 2003123761A JP 3839418 B2 JP3839418 B2 JP 3839418B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- connection hole
- load
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
高抵抗負荷型あるいは完全ＣＭＯＳ型のメモリセルと、相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）で構成された周辺回路とを組み合わせたＣＭＯＳ ＳＲＡＭは、従来よりコンピュータやワークステーションのキャッシュメモリなどに用いられている。
【０００３】
ＣＭＯＳ ＳＲＡＭのメモリセルは、１ビット(bit)の情報を記憶するフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)とで構成されている。フリップフロップ回路は、高抵抗負荷型では一対の駆動用ＭＩＳＦＥＴと一対の抵抗素子とで構成され、完全ＣＭＯＳ型では一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成されている。
【０００４】
近年、この種のＳＲＡＭは、大容量化・高速化のためにメモリセルサイズの微細化が要求されると共に、システムの低消費電力化のために動作電圧の低減が要求されている。しかし、これらの要求に対応しようとする際に問題となるのがα線によるソフトエラー耐性の低下である。
【０００５】
α線によるソフトエラーとは、宇宙線に含まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジン材料などに含まれる放射性原子から放出されたα線がメモリセルに入射し、情報蓄積部に保持されている情報を破壊する現象である。
【０００６】
α線粒子は５ｅＶのエネルギーを有し、シリコン（Ｓｉ）基板中に入射すると電子−正孔対を発生させる。このα線がメモリセルの“Ｈｉｇｈ”電位レベルの蓄積ノードに入射すると、α線によって発生した電子が蓄積ノードに流れ、正孔が基板に流れる結果、蓄積ノードの電荷と電位とが瞬間的に減少し、ある確率でメモリセルの情報を反転させてしまう。
【０００７】
ＳＲＡＭの場合、上記したα線によるソフトエラー耐性を向上させるには、メモリセルの蓄積ノード容量を増やすことが有効である。
【０００８】
特開昭６１−１２８５５７号公報（特許文献１）は、高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、電源電圧（ＶCC)または基準電圧（ＶSS)に接続された多結晶シリコンの電極をメモリセルの上部に配置し、この電極と蓄積ノードとこれらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【０００９】
特開昭６１−２８３１６１号公報（特許文献２）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、メモリセルの抵抗素子を構成する第１の多結晶シリコン膜の上部に第２の多結晶シリコン膜を配置し、この第２の多結晶シリコン膜と、抵抗素子の両側に形成された第１の多結晶シリコン膜の低抵抗部と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【００１０】
特開昭６４−２５５５８号公報（特許文献３）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、駆動用ＭＩＳＦＥＴのドレイン領域の接合深さを転送用ＭＩＳＦＥＴのそれよりも深く形成すると共に、このドレイン領域の下部に、このドレイン領域と異なる導電型の半導体領域を形成し、この半導体領域とドレイン領域とで構成されるｐｎ接合容量を蓄積ノードに供給することによって、蓄積ノード容量の増加を図っている。
【００１１】
特開平１−１６６５５４号公報（特許文献４）は、駆動用ＭＩＳＦＥＴの上方に形成した２層の多結晶シリコン膜で負荷用ＭＩＳＦＥＴを構成した、ＴＦＴ(Thin Film Transistor)方式の完全ＣＭＯＳ型ＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、一方の負荷用ＭＩＳＦＥＴのゲート電極の一部を他方の負荷用ＭＩＳＦＥＴのソースまたはドレイン領域上にまで延在し、このゲート電極と、ソースまたはドレイン領域と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【００１２】
【特許文献１】
特開昭６１−１２８５５７号公報
【００１３】
【特許文献２】
特開昭６１−２８３１６１号公報
【００１４】
【特許文献３】
特開昭６４−２５５５８号公報
【００１５】
【特許文献４】
特開平１−１６６５５４号公報
【００１６】
【発明が解決しようとする課題】
このように、高抵抗負荷型ＳＲＡＭやＴＦＴ方式の完全ＣＭＯＳ型ＳＲＡＭは、従来よりメモリセルの蓄積ノード容量を増やすための対策がなされてきた。
【００１７】
しかし、完全ＣＭＯＳ型ＳＲＡＭのなかでも、メモリセルを構成する６個のＭＩＳＦＥＴをすべて半導体基板内に形成する、いわゆるバルクＣＭＯＳ方式のＳＲＡＭの場合は、蓄積ノード容量を増やすための対策がなされていなかった。
【００１８】
その理由は、負荷用ＭＩＳＦＥＴを半導体基板内に形成するバルクＣＭＯＳ方式のＳＲＡＭは、負荷用ＭＩＳＦＥＴの面積が比較的大きいことから、電流駆動能力や蓄積ノード容量が大きく、従って、α線の入射によって蓄積ノードの電位が変動した場合でも、蓄積ノードに十分な電荷を供給することができたからである。
【００１９】
しかし、バルクＣＭＯＳ方式のＳＲＡＭにおいても、メモリセルサイズの微細化がさらに進んだ場合には負荷用ＭＩＳＦＥＴの電流駆動能力が低下し、また動作電圧がさらに低下すれば蓄積ノードに蓄えられる電荷量も減少することから、α線による蓄積ノードの電位変動を抑制することができなくなり、ソフトエラー耐性が低下する。
【００２０】
本発明の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭのソフトエラー耐性を向上させることのできる技術を提供することにある。
【００２１】
本発明の他の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭの微細化を促進することのできる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板内に第１および第２駆動用ＭＩＳＦＥＴと、第１および第２負荷用ＭＩＳＦＥＴと、第１および第２転送用ＭＩＳＦＥＴのドレイン領域である半導体領域がそれぞれ形成され、前記半導体基板の主面上に前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴの電極が形成された前記半導体基板であって、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第２ゲート電極とを有し、前記共通第１ゲート電極および前記共通第２ゲート電極上に、一部の膜厚が他部の膜厚よりも薄い第１絶縁膜が形成された前記半導体基板を準備する工程、
（ｂ）前記共通第１ゲート電極、前記共通第２ゲート電極、前記第１絶縁膜および前記半導体領域の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に表面が平坦化された層間絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜をエッチングストッパとして作用させて前記層間絶縁膜をエッチングし、その後、前記第２絶縁膜をエッチングすることにより、前記共通第１ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第２駆動用ＭＩＳＦＥまたは前記第２負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第１の接続孔と、前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの内の他方の前記半導体領域を露出するための第２の接続孔と、前記共通第２ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第３の接続孔と、前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の他方の半導体領域を露出するための第４の接続孔とを形成する工程、
（ｅ）前記（ｄ）工程の後、前記第３の接続孔および前記第４の接続孔を通じて、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの半導体領域と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの前記共通第２ゲート電極とを接続する第１導電膜を形成し、かつ前記第１の接続孔および前記第２の接続孔を通じて、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの半導体領域と、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの前記共通第１ゲート電極とを接続する第２導電膜を形成する工程、
を有し、
前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴのそれぞれの半導体領域はｎ型であり、前記第１および第２負荷用ＭＩＳＦＥＴのそれぞれの半導体領域はｐ型である。
【００２５】
本願の上記した発明以外の発明の概要は、次の通りである。
（１）本発明の半導体集積回路装置は、メモリセルを構成する一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴのそれぞれのゲート電極を半導体基板の主面上に形成した第１層目の導電膜で構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、前記メモリセルの上部に形成した第２層目の導電膜と、前記第２層目の導電膜の上部に形成した絶縁膜と、前記絶縁膜の上部に形成した第３層目の導電膜とで容量素子を構成し、前記第２層目の導電膜と前記メモリセルの一方の蓄積ノードとを電気的に接続すると共に、前記第３層目の導電膜と前記メモリセルの他方の蓄積ノードとを電気的に接続したものである。（２）本発明の半導体集積回路装置は、前記容量素子の一方の電極と前記一方の蓄積ノードとが、前記第３層目の導電膜の上部に形成された第１層目のメタル膜からなる一対のメタル配線の一方を介在して電気的に接続され、前記容量素子の他方の電極と前記他方の蓄積ノードとが、前記一対のメタル配線の他方を介在して電気的に接続されたものである。
（３）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記容量素子の一方の電極は、第１の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的に接続されていると共に、前記第１の接続孔の上部に形成された第２の接続孔を通じて前記一対のメタル配線の一方と電気的に接続されており、前記容量素子の他方の電極は、第３の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域と電気的に接続されていると共に、前記第３の接続孔の上部に形成された第４の接続孔を通じて前記一対のメタル配線の他方と電気的に接続されているものである。
（４）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記容量素子の一方の電極は、前記一対のメタル配線の一方と前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域とを電気的に接続する第５の接続孔の側壁において前記一方のメタル配線と電気的に接続されており、前記容量素子の他方の電極は、前記一対のメタル配線の他方と前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域とを電気的に接続する第６の接続孔の側壁において前記他方のメタル配線と電気的に接続されているものである。
（５）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜の一方がｎ型の多結晶シリコン膜、他方がｐ型の多結晶シリコン膜であり、前記ｎ型の多結晶シリコン膜からなる一方の電極は、第７の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的に接続されていると共に、前記第７の接続孔の上部に形成された第８の接続孔を通じて前記一対のメタル配線の一方と電気的に接続されており、前記ｐ型の多結晶シリコン膜からなる他方の電極は、第９の接続孔を通じて前記一対の負荷用ＭＩＳＦＥＴの他方のドレイン領域と電気的に接続されていると共に、前記第９の接続孔の上部に形成された第１０の接続孔を通じて前記一対のメタル配線の他方と電気的に接続されているものである。
（６）本発明の半導体集積回路装置は、前記一対の駆動用ＭＩＳＦＥＴのそれぞれのソース領域に基準電圧を供給する基準電圧線、および前記一対の負荷用ＭＩＳＦＥＴのそれぞれのソース領域に電源電圧を供給する電源電圧線が前記第１層目のメタル膜で構成されているものである。
（７）本発明の半導体集積回路装置は、前記第１層目のメタル膜の上部に形成された第２層目のメタル膜で一対の相補性データ線が構成されており、前記一対の相補性データ線の一方は、前記第１層目のメタル膜で構成された一対のパッド層の一方を介在して前記一対の転送用ＭＩＳＦＥＴの一方のソース領域と電気的に接続され、前記一対の相補性データ線の他方は、前記一対のパッド層の他方を介在して前記一対の転送用ＭＩＳＦＥＴの他方のソース領域と電気的に接続されているものである。
（８）本発明の半導体集積回路装置は、前記ＳＲＡＭの周辺回路に前記第２層目の導電膜、前記第２層目の導電膜の上部に形成した絶縁膜および前記絶縁膜の上部に形成した第３層目の導電膜からなる容量素子が形成されているものである。（９）本発明の半導体集積回路装置は、前記ＳＲＡＭの周辺回路を構成するＭＩＳＦＥＴと前記第３層目の導電膜の上部に形成されたメタル配線とが、前記第２層目の導電膜または前記第３層目の導電膜で構成されたパッド層を介在して電気的に接続されているものである。
（１０）本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で容量素子の一対の電極と容量絶縁膜とを形成する工程、
（ｃ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記容量素子の一方の電極と前記メモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程、
を含んでいる。
（１１）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に堆積した第１の絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第１の接続孔を形成する工程、
（ｂ）前記第１の絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成し、前記第１の接続孔を通じて前記容量素子の一方の電極と前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｃ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜をエッチングし、前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴの一方に共通のゲート電極とに達する第２の接続孔を形成する工程、
（ｄ）前記容量素子の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成し、前記第２の接続孔を通じて前記容量素子の他方の電極と、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一方の負荷用ＭＩＳＦＥＴに共通のゲート電極とを電気的に接続する工程、
（ｅ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極に達する第３の接続孔、前記容量素子の他方の電極に達する第４の接続孔、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とに達する第５の接続孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領域に達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第３の接続孔を通じて前記容量素子の一方の電極と電気的に接続され、他端が前記第５の接続孔を通じて前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第４の接続孔を通じて前記容量素子の他方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１２）本発明の半導体集積回路装置の製造方法は、
（ａ）前記第１層目の層間絶縁膜をエッチングして、前記一対の転送用ＭＩＳＦＥＴの一方のソース領域に達する第７の接続孔と、前記一対の転送用ＭＩＳＦＥＴの他方のソース領域に達する第８の接続孔とを形成する工程、
（ｂ）前記第１層目のメタル膜をパターニングして、前記第７の接続孔を通じて前記一方の転送用ＭＩＳＦＥＴのソース領域と電気的に接続される第１のパッド層と、前記第８の接続孔を通じて前記他方の転送用ＭＩＳＦＥＴのソース領域と電気的に接続される第２のパッド層とを形成する工程、
（ｃ）前記第１層目のメタル膜の上部に堆積した第２の層間絶縁膜をエッチングして、前記第１のパッド層に達する第９の接続孔と、前記第２のパッド層に達する第１０の接続孔とを形成する工程、
（ｄ）前記第２の層間絶縁膜の上部に堆積した第２層目のメタル膜をエッチングして、前記第９の接続孔を通じて前記第１のパッド層と電気的に接続される相補性データ線の一方と、前記第１０の接続孔を通じて前記第２のパッド層と電気的に接続される相補性データ線の他方とを形成する工程、
を含んでいる。
（１３）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に第１の絶縁膜を堆積し、次いで、前記第１の絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成する工程、
（ｂ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成する工程、
（ｃ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極を貫通して前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第１の接続孔、前記一対の負荷用ＭＩＳＦＥＴの一方のドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記一対の駆動用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する第２の接続孔、前記容量素子の他方の電極を貫通して前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一方の負荷用ＭＩＳＦＥＴに共通のゲート電極とに達する第３の接続孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領域に達する第４の接続孔をそれぞれ形成する工程、
（ｄ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第１の接続孔を通じて前記容量素子の一方の電極と、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とにそれぞれ電気的に接続され、他端が前記第２の接続孔を通じて前記一方の負荷用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第３の接続孔を通じて前記容量素子の他方の電極と、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続され、他端が前記第４の接続孔を通じて前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１４）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に堆積した第１の絶縁膜をエッチングして、前記一対の負荷用ＭＩＳＦＥＴの他方のドレイン領域に達する第１の接続孔を形成する工程、
（ｂ）前記第１の絶縁膜の上部に堆積したｐ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成し、前記第１の接続孔を通じて前記容量素子の一方の電極と前記他方の負荷用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｃ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第２の接続孔を形成する工程、
（ｄ）前記容量絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成し、前記第２の接続孔を通じて前記容量素子の他方の電極と前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｅ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極に達する第３の接続孔、前記容量素子の他方の電極に達する第４の接続孔、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する第５の接続孔、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの一方、前記一方の駆動用ＭＩＳＦＥＴとに達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第４の接続孔を通じて前記容量素子の他方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記一方の負荷用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第３の接続孔を通じて前記容量素子の一方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１５）本発明の半導体集積回路装置の製造方法は、前記第１層目の層間絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方、前記一対の負荷用ＭＩＳＦＥＴの一方に共通のゲート電極、および前記一対の駆動用ＭＩＳＦＥＴの他方、前記一対の負荷用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する接続孔を形成する工程に先立って、前記それぞれのゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くする工程を含んでいる。
【００２６】
上記した手段によれば、第２層目の導電膜と第３層目の導電膜とこれらに挟まれた絶縁膜とで構成した容量素子の一方の電極を一方の蓄積ノードに接続し、他方の電極を他方の蓄積ノードに接続することにより、容量素子を通じて蓄積ノードに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【００２７】
上記した手段によれば、半導体基板上に堆積した２層の導電膜を使って周辺回路の容量素子を構成することにより、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。
【００２８】
上記した手段によれば、容量素子の電極と同一工程で形成されたパッド層を介在させてＭＩＳＦＥＴの半導体領域と配線とを接続することにより、フォトレジストをマスクにしたエッチングで半導体領域の上部に接続を形成する際のマスク合わせ余裕を小さくできるので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化することができる。
【００２９】
上記した手段によれば、ゲート電極とに達する接続孔を形成する工程に先立って、ゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くしておくことにより、短時間のエッチングでゲート電極を露出させることができるので、他の領域のオーバーエッチングが防止され、フィールド絶縁膜などが削られる不具合を防止できる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施例１）
図４は、本実施例のＳＲＡＭのメモリセルの等価回路図である。図示のように、このメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｐチャネル型で構成されている。すなわち、このメモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。
【００３２】
上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域に接続されている。
【００３３】
転送用ＭＩＳＦＥＴＱｔ1のドレイン領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレイン領域はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域）は基準電圧（Ｖss)に接続されている。電源電圧（Ｖcc)は例えば３Ｖであり、基準電圧（Ｖss)は例えば０Ｖ（ＧＮＤ）である。
【００３４】
本実施例のＳＲＡＭの特徴は、上記メモリセル内に以下に詳述するようなスタック構造の容量素子Ｃを形成し、この容量素子Ｃの一方の電極をフリップフロップ回路の一方の蓄積ノード（蓄積ノードＡ）に接続すると共に、他方の電極を他方の蓄積ノード（蓄積ノードＢ）に接続したことにある。
【００３５】
次に、上記メモリセルの具体的な構成を図１（メモリセル約９個分を示す平面図）、図２（メモリセル約１個分を示す拡大平面図）、図３（図１、図２のＡ−Ａ’線に沿った断面図）を用いて説明する。なお、図１および図２には、メモリセルを構成する各導電層とこれらの導電層を接続する接続孔のみを示し、各導電層を分離する絶縁膜の図示は省略する。
【００３６】
メモリセルを構成する６個のＭＩＳＦＥＴは、単結晶シリコンからなる半導体基板１の主面のフィールド絶縁膜２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｐ型ウエル３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｎ型ウエル４の活性領域に形成されている。ｐ型ウエル３の下部の半導体基板１内にはｐ型埋込み層５が形成され、ｎ型ウエル４の下部の半導体基板１内にはｎ型埋込み層６が形成されている。
【００３７】
一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域７（ソース領域、ドレイン領域）と、この活性領域の表面に形成された酸化シリコン膜からなるゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜）からなるゲート電極９とで構成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９は、ワード線ＷＬと一体に構成されている。
【００３８】
一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域１０（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域（ｎ型半導体領域７）と共通の活性領域に形成され、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域（ｎ型半導体領域７）と共通の活性領域に形成されている。
【００３９】
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、ｎ型ウエル４の活性領域に形成されたｐ型半導体領域１２（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ1のゲート電極１１ａは、前記駆動用ＭＩＳＦＥＴＱｄ1のゲート電極１１ａと一体に構成され、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極１１ｂは、前記駆動用ＭＩＳＦＥＴＱｄ2のゲート電極１１ｂと一体に構成されている。
【００４０】
上記６個のＭＩＳＦＥＴで構成されたメモリセルの上部には、酸化シリコン膜からなる絶縁膜１４、１５を介して容量素子Ｃの下部電極１６が形成されている。この下部電極１６は第２層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。下部電極１６は、接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続されている。
【００４１】
上記下部電極１６の上部には、窒化シリコン膜からなる容量絶縁膜１８を介して容量素子Ｃの上部電極１９が形成されている。この上部電極１９は第３層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。上部電極１９は、接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続されている。
【００４２】
このように、本実施例のＳＲＡＭは、メモリセルの上部を広い面積で覆う下部電極１６と上部電極１９、およびこれらに挟まれた容量絶縁膜１８でスタック構造の容量素子Ｃを構成し、この容量素子Ｃの一方の電極（下部電極１６）をフリップフロップ回路の一方の蓄積ノードＡに接続し、他方の電極（上部電極１９）を他方の蓄積ノードＢに接続している。
【００４３】
この構成により、容量素子Ｃを通じて蓄積ノードＡ，Ｂに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードＡ，Ｂの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【００４４】
上記容量素子Ｃの上層には、ＢＰＳＧ(Boro Phospho Silicate Glass)膜からなる第１層目の層間絶縁膜２１を介して第１層目のアルミニウム（Ａｌ）合金膜からなる一対の局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃが形成されている。
【００４５】
上記一対の局所配線Ｌ1,Ｌ2の一方（Ｌ2）の一端部は、接続孔２３を通じて前記容量素子Ｃの上部電極１９に接続され、さらに前記接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続されている。局所配線Ｌ2の他端部は、接続孔２４を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極１９を介して互いに接続されている。
【００４６】
また、他方の局所配線Ｌ1の一端部は、接続孔２５を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続されている。局所配線Ｌ1の他端部は、接続孔２６を通じて前記容量素子Ｃの下部電極１６に接続され、さらに前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極１６を介して互いに接続されている。
【００４７】
上記局所配線Ｌ1,Ｌ2と同層の電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃのうち、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、これらのソース領域（ｐ型半導体領域１２）に電源電圧（Ｖcc）を供給する。基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続され、これらのソース領域（ｎ型半導体領域１０）に基準電圧（Ｖss）を供給する。また、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。
【００４８】
上記局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃの上層には、酸化シリコン膜からなる第２層目の層間絶縁膜３１を介して第２層目のＡｌ合金膜からなる一対の相補性データ線（データ線ＤＬ、データ線／ＤＬ）が形成されている。データ線ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに前記接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続されている。また、データ線／ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。
【００４９】
次に、上記のように構成された本実施例のＳＲＡＭのメモリセルの製造方法を説明する。なお、メモリセルの製造方法を示す各図（図５〜図２２）のうち、断面図は図１、図２のＡ−Ａ’線に対応している。また、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００５０】
まず、図５に示すように、窒化シリコン膜を熱酸化のマスクに用いた周知のＬＯＣＯＳ法により、ｐ-型単結晶シリコンからなる半導体基板１の主面に素子分離用のフィールド絶縁膜２を４００nm程度の膜厚で形成する。次に、フォトレジストをマスクにしたイオン注入法により、半導体基板１内にｐ型埋込み層５とｎ型埋込み層６とを形成した後、ｐ型埋込み層５の上部にｐ型ウエル３を形成し、ｎ型埋込み層６の上部にｎ型ウエル４を形成する。次に、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面を熱酸化してゲート絶縁膜８を形成する。図６は、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域（ＡＲ）の平面パターン（メモリセル約９個分）を示している。
【００５１】
次に、図７に示すように、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂは、半導体基板１上にＣＶＤ法で膜厚１００nm程度のｎ型多結晶シリコン膜（またはポリサイド膜）を堆積し、その上にＣＶＤ法で膜厚１２０nm程度の酸化シリコン膜１４を堆積した後、フォトレジストをマスクにしたエッチングで酸化シリコン膜１４およびｎ型多結晶シリコン膜（またはポリサイド膜）をパターニングして形成する。図８は、ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂの平面パターン（メモリセル約９個分）を示している。
【００５２】
次に、図９に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法でパターニングすることにより、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成する。次に、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にリンまたはヒ素（Ａｓ）を打ち込んでｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にホウ素を打ち込んでｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。なお、これらのＭＩＳＦＥＴのソース領域、ドレイン領域は、高不純物濃度の半導体領域と低不純物濃度の半導体領域とで構成されるＬＤＤ(Lightly Doped Drain)構造としてもよい。
【００５３】
次に、図１０に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の酸化シリコン膜１５を堆積し、フォトレジストをマスクにしてこの酸化シリコン膜１５とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングすることにより、図１１に示すように、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔１７を形成する。
【００５４】
次に、図１２、図１３に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの下部電極１６を形成する。この下部電極１６は、前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。
【００５５】
次に、図１４、図１５に示すように、半導体基板１上にＣＶＤ法で膜厚１５nm程度の窒化シリコン膜からなる容量絶縁膜１８を堆積し、フォトレジストをマスクにしてこの容量絶縁膜１８とその下層の酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔２０を形成する。
【００５６】
次に、図１６、図１７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの上部電極１９を形成する。この上部電極１９は、前記接続孔２０を通じて負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続される。図１８のグレイのパターンで示す領域は、下部電極１６と上部電極１９とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００５７】
次に、図１９、図２０に示すように、半導体基板１上にＣＶＤ法で膜厚５００nm程度のＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにしてこの層間絶縁膜２１とその下層の容量絶縁膜１８、酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔２４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔２５、容量素子Ｃの下部電極１６に達する接続孔２６、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９をそれぞれ形成する。
【００５８】
次に、図２１、図２２に示すように、層間絶縁膜２１上にスパッタ法で膜厚３００nm程度のＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００５９】
次に、ＣＶＤ法で膜厚５００nm程度の酸化シリコン膜からなる層間絶縁膜３１を堆積し、フォトレジストをマスクにしたエッチングでこの層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法でＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成することにより、前記図１〜図３に示すメモリセルが完成する。
【００６０】
図２３は、本実施例のＳＲＡＭの周辺回路の一部を示す断面図である。この周辺回路は、例えば入出力保護回路であり、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成されている。この容量素子Ｃの下部電極１６は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極１６と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成させる。上部電極１９は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極１９と同一工程で形成される。
【００６１】
この容量素子Ｃの上部電極１９は、入出力保護回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて上層の配線２２Ｄと接続されている。配線２２Ｄは、前記メモリセルの局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃと同層のＡｌ合金膜からなる。容量素子Ｃの下部電極１６は、層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続され、かつこの配線２２Ｄを介してｎ型ウエル４の主面に形成されたｐ型半導体領域３４と接続されている。下部電極１６は、ｎ型の多結晶シリコン膜で構成されているので、配線２２Ｄを介して間接的にｐ型半導体領域３４と接続されている。
【００６２】
このように、半導体基板１上に堆積した２層の多結晶シリコン膜を使って周辺回路の容量素子Ｃを構成する本実施例によれば、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。また、この容量素子Ｃは、拡散層（ｐｎ接合）などを使った容量素子に比べて容量の大きさを自由に制御できるという特徴もある。
【００６３】
また、上記ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極１９と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの上部電極１９と同一工程で形成される。このパッド層３８を介してｎ型半導体領域３３と配線２２Ｄとを接続することにより、フォトレジストをマスクにしたエッチングでｎ型半導体領域３３の上部に接続孔３７を形成する際のマスク合わせ余裕を小さくできるので、ｎチャネル型ＭＩＳＦＥＴＱｎの面積を縮小してＳＲＡＭを高集積化することができる。なお、パッド層３７は、容量素子Ｃの下部電極１６と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。
【００６４】
（実施例２）
本実施例によるＳＲＡＭのメモリセルの製造方法を図２４〜図３８を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００６５】
まず、図２４に示すように、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ここまでの工程は、前記実施例１と同じである。
【００６６】
次に、本実施例では、図２５に示すように、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。膜厚を薄くする箇所は、後の工程で局所配線との接続を行うための接続孔が開孔される領域である。
【００６７】
酸化シリコン膜１４の一部の膜厚を薄くするには、第１のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成した後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする方法（第１方法）や、第１層目の多結晶シリコン膜上に酸化シリコン膜１４を堆積した後、第１のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングし、次に、第２のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成する方法（第２方法）がある。
【００６８】
第１の方法では、ゲート電極形成後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする際、このマスクに合わせずれが生じると、ゲート電極端部のフィールド絶縁膜２が削られる虞れがある。これに対し、第２の方法では、酸化シリコン膜１４の一部をエッチングするマスクに合わせずれが生じた場合でも、下層の多結晶シリコン膜がエッチングストッパとなるのでこのような不具合は生じない。
【００６９】
第１の方法を採用する場合は、フィールド絶縁膜２とはエッチングレートが異なる材料、例えば窒化シリコン膜を第１層目の多結晶シリコン膜上に堆積し、第１のフォトレジストをマスクにしてこの窒化シリコン膜および多結晶シリコン膜をパターニングしてゲート電極を形成した後、第２のフォトレジストをマスクにして窒化シリコン膜の一部をエッチングすることにより、フィールド絶縁膜２の削れを防ぐことができる。あるいは、ゲート電極の側壁にサイドウォールスペーサ（１３）を形成した後、ゲート電極上の絶縁膜の一部をエッチングすることによっても、ゲート電極端部のフィールド絶縁膜２の削れを防ぐことができる。
【００７０】
次に、図２６に示すように、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。
【００７１】
次に、図２７に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図２８、図２９に示すように、ＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極４１を形成する。前記実施例１では、下部電極４１を形成する工程に先だって、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔（１７）を形成したが、本実施例では、この工程を省略する。
【００７２】
次に、図３０、図３１に示すように、ＣＶＤ法で窒化シリコン膜からなる容量絶縁膜１８を堆積し、続いてＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極４２を形成する。すなわち、前記実施例１では、容量絶縁膜１８を堆積した直後に負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔（２０）を形成するのに対し、本実施例では、この工程を省略し、容量絶縁膜１８の堆積と上部電極４２用の多結晶シリコン膜の堆積とを連続して行う。図３２のグレイのパターンで示す領域は、下部電極４１と上部電極４２とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００７３】
次に、図３３〜図３５に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして層間絶縁膜２１をエッチングする。このとき、層間絶縁膜２１の下層の容量絶縁膜１８（窒化シリコン膜）または上部電極４２（多結晶シリコン膜）をエッチングストッパにして、層間絶縁膜２１のみをエッチングする。
【００７４】
次に、層間絶縁膜２１の下層の容量絶縁膜１８または上部電極４２、さらにその下層の下部電極４１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングし、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔４３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔４４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔４５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔４６をそれぞれ形成する。
【００７５】
上記接続孔４３は、上部電極４２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図３４に示すように、この接続孔４３の側壁に上部電極４２の一部が露出する。また、同図には示していないが、接続孔４５は、下部電極４１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔４５の側壁には下部電極４１の一部が露出する。
【００７６】
また、上記接続孔４３の底部にはゲート電極１１ａの一部が露出し、接続孔４４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができる。これに対し、接続孔４３、４４の底部の酸化シリコン膜１４の膜厚を薄くしなかった場合は、酸化シリコン膜１４を長時間エッチングしなければならないので、レジストマスクに合わせずれが生じたときに、ゲート電極１１ａ，１１ｂの端部のフィールド絶縁膜２がオーバーエッチングされて削られる虞れがある。
【００７７】
次に、図３６、図３７に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００７８】
これにより、一方の局所配線Ｌ2の一端部は、接続孔４３の側壁で容量素子Ｃの上部電極４２に接続され、さらにこの接続孔４３の底部で駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続される。局所配線Ｌ2の他端部は、接続孔４６を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極４２を介して互いに接続される。
【００７９】
また、他方の局所配線Ｌ1の一端部は、接続孔４５の側壁で容量素子Ｃの下部電極４１に接続され、さらにこの接続孔４５の底部で駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。局所配線Ｌ1の他端部は、接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極４１を介して互いに接続される。
【００８０】
また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。
【００８１】
その後、図３８に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【００８２】
このように、本実施例の製造方法は、容量素子Ｃの下部電極４１を形成する工程に先だって駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔を形成する工程と、容量絶縁膜１８を堆積した後、上部電極４２を形成する工程に先だって負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔を形成する工程とを省略する。これにより、フォトレジストをマスクにしたエッチング工程が２工程少なくなるので、その分、メモリセルの製造工程を短縮することができる。
【００８３】
なお、上記した２つの接続孔形成工程は、いずれか一方のみを省略することもできる。例えば容量素子Ｃの下部電極４１を形成する工程では接続孔を形成し、上部電極４２を形成する工程では接続孔を形成しないようにすると、ＤＲＡＭ(Dynamic Random Access Memory)のメモリセル選択用ＭＩＳＦＥＴの上部にスタック構造の情報蓄積用容量素子（キャパシタ）を形成するプロセスと、本発明の容量素子Ｃを形成するプロセスとを共通化することができるので、一つの半導体チップにＤＲＡＭとＳＲＡＭとを混在させた１チップマイコンの製造工程を短縮することができる。
【００８４】
また、本実施例の製造方法は、容量絶縁膜１８の堆積と第３層目の多結晶シリコン膜の堆積とを連続して行う。これにより、容量絶縁膜１８の表面の汚染を少なくすることができるので、高品質の容量素子Ｃを形成することができる。
【００８５】
また、本実施例の製造方法は、絶縁膜をエッチングしてゲート電極１１ａに達する接続孔４３とゲート電極１１ｂに達する接続孔４４とを形成する工程に先立って、ゲート電極１１ａ，１１ｂ上の絶縁膜（酸化シリコン膜１４）の膜厚を薄くしておく。これにより、接続孔４３、４４を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができるので、ＳＲＡＭの製造歩留まり、信頼性を向上させることができる。またこれにより、接続孔４３、４４とゲート電極１１ａ，１１ｂとドレイン領域（ｎ型半導体領域１０）との合わせ余裕が不要となるので、メモリセルの面積を縮小してＳＲＡＭの高集積化を図ることができる。
【００８６】
図３９に示すように、本実施例のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極４１は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極４１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜で構成され、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極４２は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極４２と同一工程で形成される。
【００８７】
この容量素子Ｃの下部電極４１は、層間絶縁膜２１に形成された接続孔３６の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎ型ウエル４のｐ型半導体領域３４と接続されている。上部電極４２は、層間絶縁膜２１に形成された接続孔３５の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極４２と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの下部電極４１と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。
【００８８】
（実施例３）
本実施例によるＳＲＡＭのメモリセルの製造方法を図４０〜図５２を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００８９】
まず、図４０に示すように、第１層目のｎ型多結晶シリコン膜をパターニングして、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。次に、後の工程で局所配線との接続を行うための接続孔が配置される領域のゲート電極１１ａ，１１ｂの上部を覆う酸化シリコン膜１４をエッチングしてその膜厚を薄くする。
【００９０】
次に、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、ｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。ここまでの工程は、前記実施例２と同じである。
【００９１】
次に、本実施例では、図４１に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図４２に示すように、この窒化シリコン膜４０とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングし、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）に達する接続孔５０を形成する。
【００９２】
次に、図４３、図４４に示すように、ＣＶＤ法で堆積した多結晶シリコン膜をパターニングして容量素子Ｃの下部電極５１を形成する。このとき、本実施例では、下部電極５１をｐ型の多結晶シリコン膜で構成し、前記接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とダイレクトに接続する。
【００９３】
次に、図４５、図４６に示すように、ＣＶＤ法で堆積した窒化シリコン膜からなる容量絶縁膜１８とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングして、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔５２を形成した後、ＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパターニングして容量素子Ｃの上部電極５３を形成する。この上部電極５３は、上記接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。図４７のグレイのパターンで示す領域は、下部電極５１と上部電極５３とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００９４】
次に、図４８、図４９に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、引き続き、層間絶縁膜２１の下層の容量絶縁膜１８、上部電極５２または下部電極５１、さらにその下層の窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔５４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔５５、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）の上部において上部電極５３に達する接続孔５７、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）の上部において下部電極５１に達する接続孔５８をそれぞれ形成する。
【００９５】
上記接続孔５４を形成する際には、その底部にゲート電極１１ａの一部が露出し、接続孔５５を形成する際には、その底部にゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、接続孔５４、５５を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができ、これにより、前記実施例２と同様の効果が得られる。
【００９６】
次に、図５０、図５１に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００９７】
これにより、一方の局所配線Ｌ2の一端部は、接続孔５４を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続され、局所配線Ｌ2の他端部は、接続孔５８を通じて下部電極５１に接続され、さらに接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および下部電極５１を介して互いに接続される。
【００９８】
また、他方の局所配線Ｌ1の一端部は、接続孔５５を通じて駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂと、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに接続され、局所配線Ｌ1の他端部は、接続孔５７を通じて上部電極５３に接続され、さらに接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および上部電極５３を介して互いに接続される。
【００９９】
また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。
【０１００】
その後、図５２に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【０１０１】
図５３に示すように、本実施例のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極５１は、第２層目のｐ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極５１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極５３は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極５３と同一工程で形成される。
【０１０２】
この容量素子Ｃの下部電極５１は、ｎ型ウエル４のｐ型半導体領域３４と接続され、かつ層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続されている。上部電極５３は、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて配線２２Ｄと接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極５３と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。本実施例では第２層目の多結晶シリコン膜をｐ型で構成しているので、このｐ型多結晶シリコン膜で構成されたパッド層を介して（図示しない）周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ型半導体領域と配線とを接続させることができる。
【０１０３】
（実施例４）
本実施例によるＳＲＡＭのメモリセルの製造方法を図５４〜図６４を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【０１０４】
まず、図５４に示すように、前記実施例２と同一の工程に従って駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2を形成し、その上部に窒化シリコン膜４０を堆積する。
【０１０５】
すなわち、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成した後、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。続いて、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。その後、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積する。
【０１０６】
次に、図５５、図５６に示すように、窒化シリコン膜４０の上部にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極６１を形成する。この下部電極６１は、前記実施例２の下部電極４１とはパターンが異なっており、図５６に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。
【０１０７】
次に、図５７、図５８に示すように、窒化シリコン膜からなる容量絶縁膜１８をＣＶＤ法で堆積した後、この容量絶縁膜１８上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極６２を形成する。この上部電極６２は、前記実施例２の上部電極４２とはパターンが異なっており、図５８に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。図５９のグレイのパターンで示す領域は、下部電極６１と上部電極６２とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【０１０８】
次に、図６０、図６１に示すように、ＢＰＳＧ膜からなる層間絶縁膜２１をＣＶＤ法で堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、続いて層間絶縁膜２１の下層の上部電極６２、容量絶縁膜１８、下部電極６１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔６３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔６４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔６５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔６６をそれぞれ形成する。
【０１０９】
上記接続孔６３は、上部電極６２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図６０に示すように、この接続孔６３の側壁に上部電極６２の一部が露出する。また、同図には示していないが、接続孔６６も上部電極６２の一部を貫通してドレイン領域（ｎ型半導体領域１２）に達しているので、この接続孔６３の側壁に上部電極６２の一部が露出する。また、接続孔６４は、下部電極６１の一部を貫通してゲート電極１１ｂとドレイン領域（ｎ型半導体領域１２）とに達しているので、図６０に示すように、この接続孔６４の側壁に下部電極６１の一部が露出する。また、同図には示していないが、接続孔６５も下部電極６１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔６５の側壁に下部電極６１の一部が露出する。
【０１１０】
なお、上記接続孔６３の底部にはゲート電極１１ａの一部が露出し、接続孔６４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができ、前記実施例２と同様の効果が得られる。
【０１１１】
次に、図６２に示すように、層間絶縁膜２１上にスパッタ法あるいはＣＶＤ法で堆積したタングステン（Ｗ）膜をエッチバックすることにより、前記接続孔６３〜６６の内部にＷ膜６７を埋め込む。
【０１１２】
前述したように、接続孔６３の側壁と接続孔６６の側壁にはそれぞれ上部電極６２の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、接続孔６３、６６に埋め込まれたＷ膜６７および上部電極６２を介して互いに接続される。
【０１１３】
また、接続孔６４の側壁と接続孔６５の側壁にはそれぞれ下部電極６１の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、接続孔６４，６５に埋め込まれたＷ膜６７および下部電極６１を介して互いに接続される。
【０１１４】
このように、前記各実施例１〜３では、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜を使って局所配線（Ｌ1,Ｌ2)を形成したのに対し、本実施例では、接続孔６３〜６６の内部に埋め込んだＷ膜６７と容量素子Ｃの上部電極６２および下部電極６１を局所配線として利用する。これにより、図６３に示すように、層間絶縁膜２１上に堆積したＡｌ合金膜で電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する際、前記各実施例１〜３で局所配線を配置した領域に他の配線（例えば基準電圧線や電源電圧線を強化するための配線、分割ワード線など）を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度が向上する。
【０１１５】
その後、図６４に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【０１１６】
なお、本実施例では接続孔６３〜６６の内部にＷ膜を埋め込んだが、Ｗ以外の金属材料を埋め込んでもよい。このとき接続孔６３〜６６に埋め込む金属は、層間絶縁膜２１上に堆積したＡｌ合金膜をパターニングして電源電圧線２２Ａ、基準電圧線２２Ｂ、パッド層２２Ｃなどを形成する際のドライエッチングで削れ難い材料を選択する必要がある。また、接続孔６３〜６６の底部は半導体領域（ｎ型半導体領域１０またはｐ型半導体領域１２）と接しているので、接続孔６３〜６６に埋め込む金属は、半導体領域中の不純物が拡散し難い材料を選択する必要がある。ただし、不純物拡散速度の遅い金属シリサイド層を半導体領域の表面に設けた場合は、この限りではない。
【０１１７】
本発明によれば、容量素子の上部電極および下部電極を局所配線として利用することにより、別途局所配線を設ける必要がなくなり、局所配線を設ける領域に他の配線を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度を向上させることができる。
【０１１８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２０】
本発明によれば、メモリセルの上部に形成した容量素子の一方の電極を一方の蓄積ノードに接続し、他方の電極を他方の蓄積ノードに接続することにより、容量素子を通じて蓄積ノードに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【０１２１】
本発明によれば、半導体基板上に堆積した２層の導電膜を使って周辺回路の容量素子を構成することにより、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。
【０１２２】
本発明によれば、容量素子の電極と同一工程で形成されたパッド層を介在させてＭＩＳＦＥＴの半導体領域と配線とを接続することにより、フォトレジストをマスクにしたエッチングで半導体領域の上部に接続を形成する際のマスク合わせ余裕を小さくできるので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化することができる。
【０１２３】
本発明によれば、ゲート電極とに達する接続孔を形成する工程に先立って、ゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くしておくことにより、短時間のエッチングでゲート電極を露出させることができるので、他の領域のオーバーエッチングが防止され、フィールド絶縁膜などが削られる不具合を防止できる。これにより、ＳＲＡＭを有する半導体集積回路装置の製造歩留り、信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル（約９個分）を示す平面図である。
【図２】本発明の一実施例であるＳＲＡＭのメモリセルを示す拡大平面図である。
【図３】図１、図２のＡ−Ａ’線における半導体基板の要部断面図である。
【図４】本発明のＳＲＡＭのメモリセルの等価回路図である。
【図５】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図６】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図７】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図８】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図９】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１２】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１６】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１８】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１９】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図２１】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図２３】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図２４】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３２】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３３】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３６】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図４０】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４５】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４７】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４８】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図５０】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部平面図である。
【図５２】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の断面図である。
【図５３】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図５４】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５５】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図５７】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図５９】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図６０】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６１】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図６２】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６３】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６４】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ｐ型ウエル
４ ｎ型ウエル
５ ｐ型埋込み層
６ ｎ型埋込み層
７ ｎ型半導体領域（ソース領域、ドレイン領域）
８ ゲート絶縁膜
９ ゲート電極
１０ ｎ型半導体領域（ソース領域、ドレイン領域）
１１ａ ゲート電極
１１ｂ ゲート電極
１２ ｐ型半導体領域（ソース領域、ドレイン領域）
１３ サイドウォールスペーサ
１４ 酸化シリコン膜
１５ 酸化シリコン膜
１６ 下部電極
１７ 接続孔
１８ 容量絶縁膜
１９ 上部電極
２０ 接続孔
２１ 層間絶縁膜
２２Ａ 電源電圧線
２２Ｂ 基準電圧線
２２Ｃ パッド層
２２Ｄ 配線
２３ 接続孔
２４ 接続孔
２５ 接続孔
２６ 接続孔
２７ 接続孔
２８ 接続孔
２９ 接続孔
３１ 層間絶縁膜
３２ 接続孔
３３ ｎ型半導体領域
３４ ｐ型半導体領域
３５ 接続孔
３６ 接続孔
３７ 接続孔
３８ パッド層
４０ 窒化シリコン膜
４１ 下部電極
４２ 上部電極
４３ 接続孔
４４ 接続孔
４５ 接続孔
４６ 接続孔
５０ 接続孔
５１ 下部電極
５２ 接続孔
５３ 上部電極
５４ 接続孔
５５ 接続孔
５７ 接続孔
５８ 接続孔
６１ 下部電極
６２ 上部電極
６３ 接続孔
６４ 接続孔
６５ 接続孔
６６ 接続孔
６７ タングステン（Ｗ）膜
ＡＲ 活性領域
Ｃ 容量素子
ＤＬ データ線
／ＤＬ データ線
Ｌ1 局所配線
Ｌ2 局所配線
Ｑｄ1 駆動用ＭＩＳＦＥＴ
Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ1 負荷用ＭＩＳＦＥＴ
Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1 転送用ＭＩＳＦＥＴ
Ｑｔ2 転送用ＭＩＳＦＥＴ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
高抵抗負荷型あるいは完全ＣＭＯＳ型のメモリセルと、相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）で構成された周辺回路とを組み合わせたＣＭＯＳ ＳＲＡＭは、従来よりコンピュータやワークステーションのキャッシュメモリなどに用いられている。
【０００３】
ＣＭＯＳ ＳＲＡＭのメモリセルは、１ビット(bit)の情報を記憶するフリップフロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)とで構成されている。フリップフロップ回路は、高抵抗負荷型では一対の駆動用ＭＩＳＦＥＴと一対の抵抗素子とで構成され、完全ＣＭＯＳ型では一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成されている。
【０００４】
近年、この種のＳＲＡＭは、大容量化・高速化のためにメモリセルサイズの微細化が要求されると共に、システムの低消費電力化のために動作電圧の低減が要求されている。しかし、これらの要求に対応しようとする際に問題となるのがα線によるソフトエラー耐性の低下である。
【０００５】
α線によるソフトエラーとは、宇宙線に含まれるα線（Ｈｅ原子核）やＬＳＩパッケージのレジン材料などに含まれる放射性原子から放出されたα線がメモリセルに入射し、情報蓄積部に保持されている情報を破壊する現象である。
【０００６】
α線粒子は５ｅＶのエネルギーを有し、シリコン（Ｓｉ）基板中に入射すると電子−正孔対を発生させる。このα線がメモリセルの“Ｈｉｇｈ”電位レベルの蓄積ノードに入射すると、α線によって発生した電子が蓄積ノードに流れ、正孔が基板に流れる結果、蓄積ノードの電荷と電位とが瞬間的に減少し、ある確率でメモリセルの情報を反転させてしまう。
【０００７】
ＳＲＡＭの場合、上記したα線によるソフトエラー耐性を向上させるには、メモリセルの蓄積ノード容量を増やすことが有効である。
【０００８】
特開昭６１−１２８５５７号公報（特許文献１）は、高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、電源電圧（ＶCC)または基準電圧（ＶSS)に接続された多結晶シリコンの電極をメモリセルの上部に配置し、この電極と蓄積ノードとこれらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【０００９】
特開昭６１−２８３１６１号公報（特許文献２）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、メモリセルの抵抗素子を構成する第１の多結晶シリコン膜の上部に第２の多結晶シリコン膜を配置し、この第２の多結晶シリコン膜と、抵抗素子の両側に形成された第１の多結晶シリコン膜の低抵抗部と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【００１０】
特開昭６４−２５５５８号公報（特許文献３）は、同じく高抵抗負荷型のＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、駆動用ＭＩＳＦＥＴのドレイン領域の接合深さを転送用ＭＩＳＦＥＴのそれよりも深く形成すると共に、このドレイン領域の下部に、このドレイン領域と異なる導電型の半導体領域を形成し、この半導体領域とドレイン領域とで構成されるｐｎ接合容量を蓄積ノードに供給することによって、蓄積ノード容量の増加を図っている。
【００１１】
特開平１−１６６５５４号公報（特許文献４）は、駆動用ＭＩＳＦＥＴの上方に形成した２層の多結晶シリコン膜で負荷用ＭＩＳＦＥＴを構成した、ＴＦＴ(Thin Film Transistor)方式の完全ＣＭＯＳ型ＳＲＡＭに関するものであるが、この公報に開示されたＳＲＡＭは、一方の負荷用ＭＩＳＦＥＴのゲート電極の一部を他方の負荷用ＭＩＳＦＥＴのソースまたはドレイン領域上にまで延在し、このゲート電極と、ソースまたはドレイン領域と、これらに挟まれた絶縁膜とで容量を形成することによって、蓄積ノード容量の増加を図っている。
【００１２】
【特許文献１】
特開昭６１−１２８５５７号公報
【００１３】
【特許文献２】
特開昭６１−２８３１６１号公報
【００１４】
【特許文献３】
特開昭６４−２５５５８号公報
【００１５】
【特許文献４】
特開平１−１６６５５４号公報
【００１６】
【発明が解決しようとする課題】
このように、高抵抗負荷型ＳＲＡＭやＴＦＴ方式の完全ＣＭＯＳ型ＳＲＡＭは、従来よりメモリセルの蓄積ノード容量を増やすための対策がなされてきた。
【００１７】
しかし、完全ＣＭＯＳ型ＳＲＡＭのなかでも、メモリセルを構成する６個のＭＩＳＦＥＴをすべて半導体基板内に形成する、いわゆるバルクＣＭＯＳ方式のＳＲＡＭの場合は、蓄積ノード容量を増やすための対策がなされていなかった。
【００１８】
その理由は、負荷用ＭＩＳＦＥＴを半導体基板内に形成するバルクＣＭＯＳ方式のＳＲＡＭは、負荷用ＭＩＳＦＥＴの面積が比較的大きいことから、電流駆動能力や蓄積ノード容量が大きく、従って、α線の入射によって蓄積ノードの電位が変動した場合でも、蓄積ノードに十分な電荷を供給することができたからである。
【００１９】
しかし、バルクＣＭＯＳ方式のＳＲＡＭにおいても、メモリセルサイズの微細化がさらに進んだ場合には負荷用ＭＩＳＦＥＴの電流駆動能力が低下し、また動作電圧がさらに低下すれば蓄積ノードに蓄えられる電荷量も減少することから、α線による蓄積ノードの電位変動を抑制することができなくなり、ソフトエラー耐性が低下する。
【００２０】
本発明の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭのソフトエラー耐性を向上させることのできる技術を提供することにある。
【００２１】
本発明の他の目的は、バルクＣＭＯＳ方式を採用するＳＲＡＭの微細化を促進することのできる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板内に第１および第２駆動用ＭＩＳＦＥＴと、第１および第２負荷用ＭＩＳＦＥＴと、第１および第２転送用ＭＩＳＦＥＴのドレイン領域である半導体領域がそれぞれ形成され、前記半導体基板の主面上に前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴの電極が形成された前記半導体基板であって、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第２ゲート電極とを有し、前記共通第１ゲート電極および前記共通第２ゲート電極上に、一部の膜厚が他部の膜厚よりも薄い第１絶縁膜が形成された前記半導体基板を準備する工程、
（ｂ）前記共通第１ゲート電極、前記共通第２ゲート電極、前記第１絶縁膜および前記半導体領域の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に表面が平坦化された層間絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜をエッチングストッパとして作用させて前記層間絶縁膜をエッチングし、その後、前記第２絶縁膜をエッチングすることにより、前記共通第１ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第２駆動用ＭＩＳＦＥまたは前記第２負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第１の接続孔と、前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの内の他方の前記半導体領域を露出するための第２の接続孔と、前記共通第２ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第３の接続孔と、前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の他方の半導体領域を露出するための第４の接続孔とを形成する工程、
（ｅ）前記（ｄ）工程の後、前記第３の接続孔および前記第４の接続孔を通じて、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの半導体領域と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの前記共通第２ゲート電極とを接続する第１導電膜を形成し、かつ前記第１の接続孔および前記第２の接続孔を通じて、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの半導体領域と、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの前記共通第１ゲート電極とを接続する第２導電膜を形成する工程、
を有し、
前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴのそれぞれの半導体領域はｎ型であり、前記第１および第２負荷用ＭＩＳＦＥＴのそれぞれの半導体領域はｐ型である。
【００２５】
本願の上記した発明以外の発明の概要は、次の通りである。
（１）本発明の半導体集積回路装置は、メモリセルを構成する一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴのそれぞれのゲート電極を半導体基板の主面上に形成した第１層目の導電膜で構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、前記メモリセルの上部に形成した第２層目の導電膜と、前記第２層目の導電膜の上部に形成した絶縁膜と、前記絶縁膜の上部に形成した第３層目の導電膜とで容量素子を構成し、前記第２層目の導電膜と前記メモリセルの一方の蓄積ノードとを電気的に接続すると共に、前記第３層目の導電膜と前記メモリセルの他方の蓄積ノードとを電気的に接続したものである。（２）本発明の半導体集積回路装置は、前記容量素子の一方の電極と前記一方の蓄積ノードとが、前記第３層目の導電膜の上部に形成された第１層目のメタル膜からなる一対のメタル配線の一方を介在して電気的に接続され、前記容量素子の他方の電極と前記他方の蓄積ノードとが、前記一対のメタル配線の他方を介在して電気的に接続されたものである。
（３）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記容量素子の一方の電極は、第１の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的に接続されていると共に、前記第１の接続孔の上部に形成された第２の接続孔を通じて前記一対のメタル配線の一方と電気的に接続されており、前記容量素子の他方の電極は、第３の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域と電気的に接続されていると共に、前記第３の接続孔の上部に形成された第４の接続孔を通じて前記一対のメタル配線の他方と電気的に接続されているものである。
（４）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜がそれぞれｎ型の多結晶シリコン膜であり、前記容量素子の一方の電極は、前記一対のメタル配線の一方と前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域とを電気的に接続する第５の接続孔の側壁において前記一方のメタル配線と電気的に接続されており、前記容量素子の他方の電極は、前記一対のメタル配線の他方と前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域とを電気的に接続する第６の接続孔の側壁において前記他方のメタル配線と電気的に接続されているものである。
（５）本発明の半導体集積回路装置は、前記容量素子の一方の電極を構成する前記第２層目の導電膜および前記容量素子の他方の電極を構成する前記第３層目の導電膜の一方がｎ型の多結晶シリコン膜、他方がｐ型の多結晶シリコン膜であり、前記ｎ型の多結晶シリコン膜からなる一方の電極は、第７の接続孔を通じて前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域と電気的に接続されていると共に、前記第７の接続孔の上部に形成された第８の接続孔を通じて前記一対のメタル配線の一方と電気的に接続されており、前記ｐ型の多結晶シリコン膜からなる他方の電極は、第９の接続孔を通じて前記一対の負荷用ＭＩＳＦＥＴの他方のドレイン領域と電気的に接続されていると共に、前記第９の接続孔の上部に形成された第１０の接続孔を通じて前記一対のメタル配線の他方と電気的に接続されているものである。
（６）本発明の半導体集積回路装置は、前記一対の駆動用ＭＩＳＦＥＴのそれぞれのソース領域に基準電圧を供給する基準電圧線、および前記一対の負荷用ＭＩＳＦＥＴのそれぞれのソース領域に電源電圧を供給する電源電圧線が前記第１層目のメタル膜で構成されているものである。
（７）本発明の半導体集積回路装置は、前記第１層目のメタル膜の上部に形成された第２層目のメタル膜で一対の相補性データ線が構成されており、前記一対の相補性データ線の一方は、前記第１層目のメタル膜で構成された一対のパッド層の一方を介在して前記一対の転送用ＭＩＳＦＥＴの一方のソース領域と電気的に接続され、前記一対の相補性データ線の他方は、前記一対のパッド層の他方を介在して前記一対の転送用ＭＩＳＦＥＴの他方のソース領域と電気的に接続されているものである。
（８）本発明の半導体集積回路装置は、前記ＳＲＡＭの周辺回路に前記第２層目の導電膜、前記第２層目の導電膜の上部に形成した絶縁膜および前記絶縁膜の上部に形成した第３層目の導電膜からなる容量素子が形成されているものである。（９）本発明の半導体集積回路装置は、前記ＳＲＡＭの周辺回路を構成するＭＩＳＦＥＴと前記第３層目の導電膜の上部に形成されたメタル配線とが、前記第２層目の導電膜または前記第３層目の導電膜で構成されたパッド層を介在して電気的に接続されているものである。
（１０）本発明の半導体集積回路装置の製造方法は、
（ａ）半導体基板の主面上に堆積した第１層目の導電膜で前記駆動用ＭＩＳＦＥＴ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程、
（ｂ）前記第１層目の導電膜の上部に堆積した第２層目の導電膜、前記第２層目の導電膜の上部に堆積した絶縁膜および前記絶縁膜の上部に堆積した第３層目の導電膜で容量素子の一対の電極と容量絶縁膜とを形成する工程、
（ｃ）前記第３層目の導電膜の上部に堆積した第１層目のメタル膜をパターニングして一対のメタル配線を形成し、前記容量素子の一方の電極と前記メモリセルの一方の蓄積ノードとを前記一対のメタル配線の一方を介在して電気的に接続すると共に、前記容量素子の他方の電極と前記メモリセルの他方の蓄積ノードとを前記一対のメタル配線の他方を介在して電気的に接続する工程、
を含んでいる。
（１１）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に堆積した第１の絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第１の接続孔を形成する工程、
（ｂ）前記第１の絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成し、前記第１の接続孔を通じて前記容量素子の一方の電極と前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｃ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜をエッチングし、前記一対の駆動用ＭＩＳＦＥＴの他方のドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴの一方に共通のゲート電極とに達する第２の接続孔を形成する工程、
（ｄ）前記容量素子の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成し、前記第２の接続孔を通じて前記容量素子の他方の電極と、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一方の負荷用ＭＩＳＦＥＴに共通のゲート電極とを電気的に接続する工程、
（ｅ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極に達する第３の接続孔、前記容量素子の他方の電極に達する第４の接続孔、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とに達する第５の接続孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領域に達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第３の接続孔を通じて前記容量素子の一方の電極と電気的に接続され、他端が前記第５の接続孔を通じて前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第４の接続孔を通じて前記容量素子の他方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１２）本発明の半導体集積回路装置の製造方法は、
（ａ）前記第１層目の層間絶縁膜をエッチングして、前記一対の転送用ＭＩＳＦＥＴの一方のソース領域に達する第７の接続孔と、前記一対の転送用ＭＩＳＦＥＴの他方のソース領域に達する第８の接続孔とを形成する工程、
（ｂ）前記第１層目のメタル膜をパターニングして、前記第７の接続孔を通じて前記一方の転送用ＭＩＳＦＥＴのソース領域と電気的に接続される第１のパッド層と、前記第８の接続孔を通じて前記他方の転送用ＭＩＳＦＥＴのソース領域と電気的に接続される第２のパッド層とを形成する工程、
（ｃ）前記第１層目のメタル膜の上部に堆積した第２の層間絶縁膜をエッチングして、前記第１のパッド層に達する第９の接続孔と、前記第２のパッド層に達する第１０の接続孔とを形成する工程、
（ｄ）前記第２の層間絶縁膜の上部に堆積した第２層目のメタル膜をエッチングして、前記第９の接続孔を通じて前記第１のパッド層と電気的に接続される相補性データ線の一方と、前記第１０の接続孔を通じて前記第２のパッド層と電気的に接続される相補性データ線の他方とを形成する工程、
を含んでいる。
（１３）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に第１の絶縁膜を堆積し、次いで、前記第１の絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成する工程、
（ｂ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成する工程、
（ｃ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極を貫通して前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第１の接続孔、前記一対の負荷用ＭＩＳＦＥＴの一方のドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの他方、前記一対の駆動用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する第２の接続孔、前記容量素子の他方の電極を貫通して前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の駆動用ＭＩＳＦＥＴ、前記一方の負荷用ＭＩＳＦＥＴに共通のゲート電極とに達する第３の接続孔、前記他方の負荷用ＭＩＳＦＥＴのドレイン領域に達する第４の接続孔をそれぞれ形成する工程、
（ｄ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第１の接続孔を通じて前記容量素子の一方の電極と、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とにそれぞれ電気的に接続され、他端が前記第２の接続孔を通じて前記一方の負荷用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第３の接続孔を通じて前記容量素子の他方の電極と、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続され、他端が前記第４の接続孔を通じて前記他方の負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１４）本発明の半導体集積回路装置の製造方法は、
（ａ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴを形成した後、これらのＭＩＳＦＥＴの上部に堆積した第１の絶縁膜をエッチングして、前記一対の負荷用ＭＩＳＦＥＴの他方のドレイン領域に達する第１の接続孔を形成する工程、
（ｂ）前記第１の絶縁膜の上部に堆積したｐ型の多結晶シリコン膜からなる前記第２層目の導電膜をパターニングして前記容量素子の一方の電極を形成し、前記第１の接続孔を通じて前記容量素子の一方の電極と前記他方の負荷用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｃ）前記容量素子の一方の電極の上部に前記容量絶縁膜を堆積した後、前記容量絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方のドレイン領域に達する第２の接続孔を形成する工程、
（ｄ）前記容量絶縁膜の上部に堆積したｎ型の多結晶シリコン膜からなる前記第３層目の導電膜をパターニングして前記容量素子の他方の電極を形成し、前記第２の接続孔を通じて前記容量素子の他方の電極と前記一方の駆動用ＭＩＳＦＥＴのドレイン領域とを電気的に接続する工程、
（ｅ）前記容量素子の他方の電極の上部に堆積した第１層目の層間絶縁膜をエッチングして、前記容量素子の一方の電極に達する第３の接続孔、前記容量素子の他方の電極に達する第４の接続孔、前記一方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記一対の駆動用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する第５の接続孔、前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一対の負荷用ＭＩＳＦＥＴの一方、前記一方の駆動用ＭＩＳＦＥＴとに達する第６の接続孔をそれぞれ形成する工程、
（ｆ）前記層間絶縁膜の上部に堆積した第１層目のメタル膜をパターニングして、一端が前記第４の接続孔を通じて前記容量素子の他方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記一方の負荷用ＭＩＳＦＥＴのドレイン領域と、前記他方の負荷用ＭＩＳＦＥＴ、前記他方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第１のメタル配線と、一端が前記第３の接続孔を通じて前記容量素子の一方の電極と電気的に接続され、他端が前記第６の接続孔を通じて前記他方の駆動用ＭＩＳＦＥＴのドレイン領域と、前記一方の負荷用ＭＩＳＦＥＴ、前記一方の駆動用ＭＩＳＦＥＴに共通のゲート電極とにそれぞれ電気的に接続される第２のメタル配線とを形成する工程、
を含んでいる。
（１５）本発明の半導体集積回路装置の製造方法は、前記第１層目の層間絶縁膜をエッチングして、前記一対の駆動用ＭＩＳＦＥＴの一方、前記一対の負荷用ＭＩＳＦＥＴの一方に共通のゲート電極、および前記一対の駆動用ＭＩＳＦＥＴの他方、前記一対の負荷用ＭＩＳＦＥＴの他方に共通のゲート電極とに達する接続孔を形成する工程に先立って、前記それぞれのゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くする工程を含んでいる。
【００２６】
上記した手段によれば、第２層目の導電膜と第３層目の導電膜とこれらに挟まれた絶縁膜とで構成した容量素子の一方の電極を一方の蓄積ノードに接続し、他方の電極を他方の蓄積ノードに接続することにより、容量素子を通じて蓄積ノードに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【００２７】
上記した手段によれば、半導体基板上に堆積した２層の導電膜を使って周辺回路の容量素子を構成することにより、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。
【００２８】
上記した手段によれば、容量素子の電極と同一工程で形成されたパッド層を介在させてＭＩＳＦＥＴの半導体領域と配線とを接続することにより、フォトレジストをマスクにしたエッチングで半導体領域の上部に接続を形成する際のマスク合わせ余裕を小さくできるので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化することができる。
【００２９】
上記した手段によれば、ゲート電極とに達する接続孔を形成する工程に先立って、ゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くしておくことにより、短時間のエッチングでゲート電極を露出させることができるので、他の領域のオーバーエッチングが防止され、フィールド絶縁膜などが削られる不具合を防止できる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施例１）
図４は、本実施例のＳＲＡＭのメモリセルの等価回路図である。図示のように、このメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2で構成されている。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｎチャネル型で構成され、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｐチャネル型で構成されている。すなわち、このメモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。
【００３２】
上記メモリセルを構成する６個のＭＩＳＦＥＴのうち、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域に接続されている。
【００３３】
転送用ＭＩＳＦＥＴＱｔ1のドレイン領域はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2のドレイン領域はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域）は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域）は基準電圧（Ｖss)に接続されている。電源電圧（Ｖcc)は例えば３Ｖであり、基準電圧（Ｖss)は例えば０Ｖ（ＧＮＤ）である。
【００３４】
本実施例のＳＲＡＭの特徴は、上記メモリセル内に以下に詳述するようなスタック構造の容量素子Ｃを形成し、この容量素子Ｃの一方の電極をフリップフロップ回路の一方の蓄積ノード（蓄積ノードＡ）に接続すると共に、他方の電極を他方の蓄積ノード（蓄積ノードＢ）に接続したことにある。
【００３５】
次に、上記メモリセルの具体的な構成を図１（メモリセル約９個分を示す平面図）、図２（メモリセル約１個分を示す拡大平面図）、図３（図１、図２のＡ−Ａ’線に沿った断面図）を用いて説明する。なお、図１および図２には、メモリセルを構成する各導電層とこれらの導電層を接続する接続孔のみを示し、各導電層を分離する絶縁膜の図示は省略する。
【００３６】
メモリセルを構成する６個のＭＩＳＦＥＴは、単結晶シリコンからなる半導体基板１の主面のフィールド絶縁膜２で周囲を囲まれた活性領域に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2と転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2はｐ型ウエル３の活性領域に形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2はｎ型ウエル４の活性領域に形成されている。ｐ型ウエル３の下部の半導体基板１内にはｐ型埋込み層５が形成され、ｎ型ウエル４の下部の半導体基板１内にはｎ型埋込み層６が形成されている。
【００３７】
一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域７（ソース領域、ドレイン領域）と、この活性領域の表面に形成された酸化シリコン膜からなるゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（または多結晶シリコン膜と高融点金属シリサイド膜とを積層したポリサイド膜）からなるゲート電極９とで構成されている。転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９は、ワード線ＷＬと一体に構成されている。
【００３８】
一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2は、ｐ型ウエル３の活性領域に形成されたｎ型半導体領域１０（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ1のソース領域（ｎ型半導体領域７）と共通の活性領域に形成され、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）は、転送用ＭＩＳＦＥＴＱｔ2のソース領域（ｎ型半導体領域７）と共通の活性領域に形成されている。
【００３９】
一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2は、ｎ型ウエル４の活性領域に形成されたｐ型半導体領域１２（ソース領域、ドレイン領域）と、この活性領域の表面に形成されたゲート絶縁膜８と、このゲート絶縁膜８上に形成された第１層目のｎ型多結晶シリコン膜（またはポリサイド膜）からなるゲート電極１１ａ，１１ｂとで構成されている。負荷用ＭＩＳＦＥＴＱｐ1のゲート電極１１ａは、前記駆動用ＭＩＳＦＥＴＱｄ1のゲート電極１１ａと一体に構成され、負荷用ＭＩＳＦＥＴＱｐ2のゲート電極１１ｂは、前記駆動用ＭＩＳＦＥＴＱｄ2のゲート電極１１ｂと一体に構成されている。
【００４０】
上記６個のＭＩＳＦＥＴで構成されたメモリセルの上部には、酸化シリコン膜からなる絶縁膜１４、１５を介して容量素子Ｃの下部電極１６が形成されている。この下部電極１６は第２層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。下部電極１６は、接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続されている。
【００４１】
上記下部電極１６の上部には、窒化シリコン膜からなる容量絶縁膜１８を介して容量素子Ｃの上部電極１９が形成されている。この上部電極１９は第３層目のｎ型多結晶シリコン膜からなり、メモリセルの上部を広く覆っている。上部電極１９は、接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続されている。
【００４２】
このように、本実施例のＳＲＡＭは、メモリセルの上部を広い面積で覆う下部電極１６と上部電極１９、およびこれらに挟まれた容量絶縁膜１８でスタック構造の容量素子Ｃを構成し、この容量素子Ｃの一方の電極（下部電極１６）をフリップフロップ回路の一方の蓄積ノードＡに接続し、他方の電極（上部電極１９）を他方の蓄積ノードＢに接続している。
【００４３】
この構成により、容量素子Ｃを通じて蓄積ノードＡ，Ｂに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードＡ，Ｂの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【００４４】
上記容量素子Ｃの上層には、ＢＰＳＧ(Boro Phospho Silicate Glass)膜からなる第１層目の層間絶縁膜２１を介して第１層目のアルミニウム（Ａｌ）合金膜からなる一対の局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃが形成されている。
【００４５】
上記一対の局所配線Ｌ1,Ｌ2の一方（Ｌ2）の一端部は、接続孔２３を通じて前記容量素子Ｃの上部電極１９に接続され、さらに前記接続孔２０を通じて駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続されている。局所配線Ｌ2の他端部は、接続孔２４を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極１９を介して互いに接続されている。
【００４６】
また、他方の局所配線Ｌ1の一端部は、接続孔２５を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続されている。局所配線Ｌ1の他端部は、接続孔２６を通じて前記容量素子Ｃの下部電極１６に接続され、さらに前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続されている。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極１６を介して互いに接続されている。
【００４７】
上記局所配線Ｌ1,Ｌ2と同層の電源電圧線２２Ａ、基準電圧線２２Ｂおよび一対のパッド層２２Ｃのうち、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、これらのソース領域（ｐ型半導体領域１２）に電源電圧（Ｖcc）を供給する。基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続され、これらのソース領域（ｎ型半導体領域１０）に基準電圧（Ｖss）を供給する。また、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。
【００４８】
上記局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃの上層には、酸化シリコン膜からなる第２層目の層間絶縁膜３１を介して第２層目のＡｌ合金膜からなる一対の相補性データ線（データ線ＤＬ、データ線／ＤＬ）が形成されている。データ線ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに前記接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続されている。また、データ線／ＤＬは、接続孔３２を通じてパッド層２２Ｃに接続され、さらに接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続されている。
【００４９】
次に、上記のように構成された本実施例のＳＲＡＭのメモリセルの製造方法を説明する。なお、メモリセルの製造方法を示す各図（図５〜図２２）のうち、断面図は図１、図２のＡ−Ａ’線に対応している。また、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００５０】
まず、図５に示すように、窒化シリコン膜を熱酸化のマスクに用いた周知のＬＯＣＯＳ法により、ｐ-型単結晶シリコンからなる半導体基板１の主面に素子分離用のフィールド絶縁膜２を４００nm程度の膜厚で形成する。次に、フォトレジストをマスクにしたイオン注入法により、半導体基板１内にｐ型埋込み層５とｎ型埋込み層６とを形成した後、ｐ型埋込み層５の上部にｐ型ウエル３を形成し、ｎ型埋込み層６の上部にｎ型ウエル４を形成する。次に、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の表面を熱酸化してゲート絶縁膜８を形成する。図６は、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域（ＡＲ）の平面パターン（メモリセル約９個分）を示している。
【００５１】
次に、図７に示すように、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂは、半導体基板１上にＣＶＤ法で膜厚１００nm程度のｎ型多結晶シリコン膜（またはポリサイド膜）を堆積し、その上にＣＶＤ法で膜厚１２０nm程度の酸化シリコン膜１４を堆積した後、フォトレジストをマスクにしたエッチングで酸化シリコン膜１４およびｎ型多結晶シリコン膜（またはポリサイド膜）をパターニングして形成する。図８は、ゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂの平面パターン（メモリセル約９個分）を示している。
【００５２】
次に、図９に示すように、半導体基板１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ(Reactive Ion Etching)法でパターニングすることにより、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成する。次に、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にリンまたはヒ素（Ａｓ）を打ち込んでｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にホウ素を打ち込んでｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。なお、これらのＭＩＳＦＥＴのソース領域、ドレイン領域は、高不純物濃度の半導体領域と低不純物濃度の半導体領域とで構成されるＬＤＤ(Lightly Doped Drain)構造としてもよい。
【００５３】
次に、図１０に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の酸化シリコン膜１５を堆積し、フォトレジストをマスクにしてこの酸化シリコン膜１５とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングすることにより、図１１に示すように、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔１７を形成する。
【００５４】
次に、図１２、図１３に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの下部電極１６を形成する。この下部電極１６は、前記接続孔１７を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。
【００５５】
次に、図１４、図１５に示すように、半導体基板１上にＣＶＤ法で膜厚１５nm程度の窒化シリコン膜からなる容量絶縁膜１８を堆積し、フォトレジストをマスクにしてこの容量絶縁膜１８とその下層の酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔２０を形成する。
【００５６】
次に、図１６、図１７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度のｎ型多結晶シリコン膜を堆積し、フォトレジストをマスクにしたエッチングでこの多結晶シリコン膜をパターニングすることにより、容量素子Ｃの上部電極１９を形成する。この上部電極１９は、前記接続孔２０を通じて負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続される。図１８のグレイのパターンで示す領域は、下部電極１６と上部電極１９とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００５７】
次に、図１９、図２０に示すように、半導体基板１上にＣＶＤ法で膜厚５００nm程度のＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにしてこの層間絶縁膜２１とその下層の容量絶縁膜１８、酸化シリコン膜１５、１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔２４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔２５、容量素子Ｃの下部電極１６に達する接続孔２６、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９をそれぞれ形成する。
【００５８】
次に、図２１、図２２に示すように、層間絶縁膜２１上にスパッタ法で膜厚３００nm程度のＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００５９】
次に、ＣＶＤ法で膜厚５００nm程度の酸化シリコン膜からなる層間絶縁膜３１を堆積し、フォトレジストをマスクにしたエッチングでこの層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法でＡｌ合金膜を堆積し、フォトレジストをマスクにしたエッチングでこのＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成することにより、前記図１〜図３に示すメモリセルが完成する。
【００６０】
図２３は、本実施例のＳＲＡＭの周辺回路の一部を示す断面図である。この周辺回路は、例えば入出力保護回路であり、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成されている。この容量素子Ｃの下部電極１６は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極１６と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成させる。上部電極１９は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極１９と同一工程で形成される。
【００６１】
この容量素子Ｃの上部電極１９は、入出力保護回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて上層の配線２２Ｄと接続されている。配線２２Ｄは、前記メモリセルの局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃと同層のＡｌ合金膜からなる。容量素子Ｃの下部電極１６は、層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続され、かつこの配線２２Ｄを介してｎ型ウエル４の主面に形成されたｐ型半導体領域３４と接続されている。下部電極１６は、ｎ型の多結晶シリコン膜で構成されているので、配線２２Ｄを介して間接的にｐ型半導体領域３４と接続されている。
【００６２】
このように、半導体基板１上に堆積した２層の多結晶シリコン膜を使って周辺回路の容量素子Ｃを構成する本実施例によれば、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。また、この容量素子Ｃは、拡散層（ｐｎ接合）などを使った容量素子に比べて容量の大きさを自由に制御できるという特徴もある。
【００６３】
また、上記ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極１９と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの上部電極１９と同一工程で形成される。このパッド層３８を介してｎ型半導体領域３３と配線２２Ｄとを接続することにより、フォトレジストをマスクにしたエッチングでｎ型半導体領域３３の上部に接続孔３７を形成する際のマスク合わせ余裕を小さくできるので、ｎチャネル型ＭＩＳＦＥＴＱｎの面積を縮小してＳＲＡＭを高集積化することができる。なお、パッド層３７は、容量素子Ｃの下部電極１６と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。
【００６４】
（実施例２）
本実施例によるＳＲＡＭのメモリセルの製造方法を図２４〜図３８を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００６５】
まず、図２４に示すように、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。ここまでの工程は、前記実施例１と同じである。
【００６６】
次に、本実施例では、図２５に示すように、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。膜厚を薄くする箇所は、後の工程で局所配線との接続を行うための接続孔が開孔される領域である。
【００６７】
酸化シリコン膜１４の一部の膜厚を薄くするには、第１のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成した後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする方法（第１方法）や、第１層目の多結晶シリコン膜上に酸化シリコン膜１４を堆積した後、第１のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングし、次に、第２のフォトレジストをマスクにして酸化シリコン膜１４および多結晶シリコン膜をパターニングしてゲート電極９（ワード線ＷＬ）およびゲート電極１１ａ，１１ｂを形成する方法（第２方法）がある。
【００６８】
第１の方法では、ゲート電極形成後、第２のフォトレジストをマスクにして酸化シリコン膜１４の一部をエッチングする際、このマスクに合わせずれが生じると、ゲート電極端部のフィールド絶縁膜２が削られる虞れがある。これに対し、第２の方法では、酸化シリコン膜１４の一部をエッチングするマスクに合わせずれが生じた場合でも、下層の多結晶シリコン膜がエッチングストッパとなるのでこのような不具合は生じない。
【００６９】
第１の方法を採用する場合は、フィールド絶縁膜２とはエッチングレートが異なる材料、例えば窒化シリコン膜を第１層目の多結晶シリコン膜上に堆積し、第１のフォトレジストをマスクにしてこの窒化シリコン膜および多結晶シリコン膜をパターニングしてゲート電極を形成した後、第２のフォトレジストをマスクにして窒化シリコン膜の一部をエッチングすることにより、フィールド絶縁膜２の削れを防ぐことができる。あるいは、ゲート電極の側壁にサイドウォールスペーサ（１３）を形成した後、ゲート電極上の絶縁膜の一部をエッチングすることによっても、ゲート電極端部のフィールド絶縁膜２の削れを防ぐことができる。
【００７０】
次に、図２６に示すように、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。
【００７１】
次に、図２７に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図２８、図２９に示すように、ＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極４１を形成する。前記実施例１では、下部電極４１を形成する工程に先だって、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔（１７）を形成したが、本実施例では、この工程を省略する。
【００７２】
次に、図３０、図３１に示すように、ＣＶＤ法で窒化シリコン膜からなる容量絶縁膜１８を堆積し、続いてＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極４２を形成する。すなわち、前記実施例１では、容量絶縁膜１８を堆積した直後に負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔（２０）を形成するのに対し、本実施例では、この工程を省略し、容量絶縁膜１８の堆積と上部電極４２用の多結晶シリコン膜の堆積とを連続して行う。図３２のグレイのパターンで示す領域は、下部電極４１と上部電極４２とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００７３】
次に、図３３〜図３５に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして層間絶縁膜２１をエッチングする。このとき、層間絶縁膜２１の下層の容量絶縁膜１８（窒化シリコン膜）または上部電極４２（多結晶シリコン膜）をエッチングストッパにして、層間絶縁膜２１のみをエッチングする。
【００７４】
次に、層間絶縁膜２１の下層の容量絶縁膜１８または上部電極４２、さらにその下層の下部電極４１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングし、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔４３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔４４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔４５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔４６をそれぞれ形成する。
【００７５】
上記接続孔４３は、上部電極４２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図３４に示すように、この接続孔４３の側壁に上部電極４２の一部が露出する。また、同図には示していないが、接続孔４５は、下部電極４１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔４５の側壁には下部電極４１の一部が露出する。
【００７６】
また、上記接続孔４３の底部にはゲート電極１１ａの一部が露出し、接続孔４４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができる。これに対し、接続孔４３、４４の底部の酸化シリコン膜１４の膜厚を薄くしなかった場合は、酸化シリコン膜１４を長時間エッチングしなければならないので、レジストマスクに合わせずれが生じたときに、ゲート電極１１ａ，１１ｂの端部のフィールド絶縁膜２がオーバーエッチングされて削られる虞れがある。
【００７７】
次に、図３６、図３７に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００７８】
これにより、一方の局所配線Ｌ2の一端部は、接続孔４３の側壁で容量素子Ｃの上部電極４２に接続され、さらにこの接続孔４３の底部で駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）と、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａとに接続される。局所配線Ｌ2の他端部は、接続孔４６を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および上部電極４２を介して互いに接続される。
【００７９】
また、他方の局所配線Ｌ1の一端部は、接続孔４５の側壁で容量素子Ｃの下部電極４１に接続され、さらにこの接続孔４５の底部で駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。局所配線Ｌ1の他端部は、接続孔４４を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）と、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂとに接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および下部電極４１を介して互いに接続される。
【００８０】
また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。
【００８１】
その後、図３８に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【００８２】
このように、本実施例の製造方法は、容量素子Ｃの下部電極４１を形成する工程に先だって駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔を形成する工程と、容量絶縁膜１８を堆積した後、上部電極４２を形成する工程に先だって負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔を形成する工程とを省略する。これにより、フォトレジストをマスクにしたエッチング工程が２工程少なくなるので、その分、メモリセルの製造工程を短縮することができる。
【００８３】
なお、上記した２つの接続孔形成工程は、いずれか一方のみを省略することもできる。例えば容量素子Ｃの下部電極４１を形成する工程では接続孔を形成し、上部電極４２を形成する工程では接続孔を形成しないようにすると、ＤＲＡＭ(Dynamic Random Access Memory)のメモリセル選択用ＭＩＳＦＥＴの上部にスタック構造の情報蓄積用容量素子（キャパシタ）を形成するプロセスと、本発明の容量素子Ｃを形成するプロセスとを共通化することができるので、一つの半導体チップにＤＲＡＭとＳＲＡＭとを混在させた１チップマイコンの製造工程を短縮することができる。
【００８４】
また、本実施例の製造方法は、容量絶縁膜１８の堆積と第３層目の多結晶シリコン膜の堆積とを連続して行う。これにより、容量絶縁膜１８の表面の汚染を少なくすることができるので、高品質の容量素子Ｃを形成することができる。
【００８５】
また、本実施例の製造方法は、絶縁膜をエッチングしてゲート電極１１ａに達する接続孔４３とゲート電極１１ｂに達する接続孔４４とを形成する工程に先立って、ゲート電極１１ａ，１１ｂ上の絶縁膜（酸化シリコン膜１４）の膜厚を薄くしておく。これにより、接続孔４３、４４を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができるので、ＳＲＡＭの製造歩留まり、信頼性を向上させることができる。またこれにより、接続孔４３、４４とゲート電極１１ａ，１１ｂとドレイン領域（ｎ型半導体領域１０）との合わせ余裕が不要となるので、メモリセルの面積を縮小してＳＲＡＭの高集積化を図ることができる。
【００８６】
図３９に示すように、本実施例のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極４１は、第２層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極４１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜で構成され、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極４２は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極４２と同一工程で形成される。
【００８７】
この容量素子Ｃの下部電極４１は、層間絶縁膜２１に形成された接続孔３６の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎ型ウエル４のｐ型半導体領域３４と接続されている。上部電極４２は、層間絶縁膜２１に形成された接続孔３５の側壁で配線２２Ｄと接続され、かつこの配線２２Ｄを通じてｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極４２と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。パッド層３８は、容量素子Ｃの下部電極４１と同じ第２層目のｎ型多結晶シリコン膜で構成してもよい。
【００８８】
（実施例３）
本実施例によるＳＲＡＭのメモリセルの製造方法を図４０〜図５２を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【００８９】
まず、図４０に示すように、第１層目のｎ型多結晶シリコン膜をパターニングして、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成する。次に、後の工程で局所配線との接続を行うための接続孔が配置される領域のゲート電極１１ａ，１１ｂの上部を覆う酸化シリコン膜１４をエッチングしてその膜厚を薄くする。
【００９０】
次に、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、ｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。ここまでの工程は、前記実施例２と同じである。
【００９１】
次に、本実施例では、図４１に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積した後、図４２に示すように、この窒化シリコン膜４０とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングし、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）に達する接続孔５０を形成する。
【００９２】
次に、図４３、図４４に示すように、ＣＶＤ法で堆積した多結晶シリコン膜をパターニングして容量素子Ｃの下部電極５１を形成する。このとき、本実施例では、下部電極５１をｐ型の多結晶シリコン膜で構成し、前記接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とダイレクトに接続する。
【００９３】
次に、図４５、図４６に示すように、ＣＶＤ法で堆積した窒化シリコン膜からなる容量絶縁膜１８とその下層の絶縁膜（ゲート絶縁膜９と同層の絶縁膜）とをエッチングして、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔５２を形成した後、ＣＶＤ法で堆積したｎ型の多結晶シリコン膜をパターニングして容量素子Ｃの上部電極５３を形成する。この上部電極５３は、上記接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に接続される。図４７のグレイのパターンで示す領域は、下部電極５１と上部電極５３とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【００９４】
次に、図４８、図４９に示すように、ＣＶＤ法でＢＰＳＧ膜からなる層間絶縁膜２１を堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、引き続き、層間絶縁膜２１の下層の容量絶縁膜１８、上部電極５２または下部電極５１、さらにその下層の窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔５４、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔５５、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）の上部において上部電極５３に達する接続孔５７、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）の上部において下部電極５１に達する接続孔５８をそれぞれ形成する。
【００９５】
上記接続孔５４を形成する際には、その底部にゲート電極１１ａの一部が露出し、接続孔５５を形成する際には、その底部にゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、接続孔５４、５５を形成する際に用いるレジストマスクの合わせずれによるフィールド絶縁膜２の削れを抑えることができ、これにより、前記実施例２と同様の効果が得られる。
【００９６】
次に、図５０、図５１に示すように、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜をパターニングすることにより、局所配線Ｌ1,Ｌ2、電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する。
【００９７】
これにより、一方の局所配線Ｌ2の一端部は、接続孔５４を通じて駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａと、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）とに接続され、局所配線Ｌ2の他端部は、接続孔５８を通じて下部電極５１に接続され、さらに接続孔５０を通じて負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、局所配線Ｌ2および下部電極５１を介して互いに接続される。
【００９８】
また、他方の局所配線Ｌ1の一端部は、接続孔５５を通じて駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂと、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに接続され、局所配線Ｌ1の他端部は、接続孔５７を通じて上部電極５３に接続され、さらに接続孔５２を通じて駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）に接続される。つまり、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、局所配線Ｌ1および上部電極５３を介して互いに接続される。
【００９９】
また、電源電圧線２２Ａは、接続孔２７を通じて負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2の各ソース領域（ｐ型半導体領域１２）に接続され、基準電圧線２２Ｂは、接続孔２８を通じて駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2の各ソース領域（ｎ型半導体領域１０）に接続される。さらに、一対のパッド層２２Ｃの一方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ1のドレイン領域（ｎ型半導体領域７）に接続され、他方は、接続孔２９を通じて転送用ＭＩＳＦＥＴＱｔ2のドレイン領域（ｎ型半導体領域７）に接続される。
【０１００】
その後、図５２に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【０１０１】
図５３に示すように、本実施例のＳＲＡＭの周辺回路、例えば入出力保護回路には、前述したメモリセルの容量素子Ｃとほぼ同一構造の容量素子Ｃが形成される。この容量素子Ｃの下部電極５１は、第２層目のｐ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの下部電極５１と同一工程で形成される。容量絶縁膜１８は、窒化シリコン膜からなり、メモリセルの容量素子Ｃの容量絶縁膜１８と同一工程で形成される。上部電極５３は、第３層目のｎ型多結晶シリコン膜で構成され、メモリセルの容量素子Ｃの上部電極５３と同一工程で形成される。
【０１０２】
この容量素子Ｃの下部電極５１は、ｎ型ウエル４のｐ型半導体領域３４と接続され、かつ層間絶縁膜２１に形成された接続孔３６を通じて配線２２Ｄと接続されている。上部電極５３は、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域３３と接続され、かつ層間絶縁膜２１に形成された接続孔３５を通じて配線２２Ｄと接続されている。また、ｎチャネル型ＭＩＳＦＥＴＱｎのもう一方のｎ型半導体領域３３は、容量素子Ｃの上部電極５３と同じ第３層目のｎ型多結晶シリコン膜で構成されたパッド層３８を介して配線２２Ｄと接続されている。本実施例では第２層目の多結晶シリコン膜をｐ型で構成しているので、このｐ型多結晶シリコン膜で構成されたパッド層を介して（図示しない）周辺回路のｐチャネル型ＭＩＳＦＥＴのｐ型半導体領域と配線とを接続させることができる。
【０１０３】
（実施例４）
本実施例によるＳＲＡＭのメモリセルの製造方法を図５４〜図６４を用いて説明する。なお、メモリセルの製造方法を示す各図のうち、平面図には導電層と接続孔のみを示し、絶縁膜の図示は省略する。
【０１０４】
まず、図５４に示すように、前記実施例２と同一の工程に従って駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2を形成し、その上部に窒化シリコン膜４０を堆積する。
【０１０５】
すなわち、ｐ型ウエル３、ｎ型ウエル４のそれぞれの活性領域の主面に転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のゲート電極９（ワード線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａ、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂをそれぞれ形成した後、フォトレジストをマスクにしてゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４の一部をエッチングし、その膜厚を薄くする。続いて、ゲート電極９（ワード線ＷＬ）、ゲート電極１１ａ，１１ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成した後、フォトレジストをマスクにしたイオン注入法でｐ型ウエル３にｎ型半導体領域７（転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース、ドレイン領域）およびｎ型半導体領域１０（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース、ドレイン領域）を形成し、ｎ型ウエル４にｐ型半導体領域１２（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース、ドレイン領域）を形成する。その後、半導体基板１上にＣＶＤ法で窒化シリコン膜４０を堆積する。
【０１０６】
次に、図５５、図５６に示すように、窒化シリコン膜４０の上部にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの下部電極６１を形成する。この下部電極６１は、前記実施例２の下部電極４１とはパターンが異なっており、図５６に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。
【０１０７】
次に、図５７、図５８に示すように、窒化シリコン膜からなる容量絶縁膜１８をＣＶＤ法で堆積した後、この容量絶縁膜１８上にＣＶＤ法で堆積したｎ型多結晶シリコン膜をパターニングして容量素子Ｃの上部電極６２を形成する。この上部電極６２は、前記実施例２の上部電極４２とはパターンが異なっており、図５８に示すように、その一部が駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）のそれぞれの上部を覆っている。図５９のグレイのパターンで示す領域は、下部電極６１と上部電極６２とが重なり合った領域（本実施例の容量素子Ｃが形成される領域）を示している。
【０１０８】
次に、図６０、図６１に示すように、ＢＰＳＧ膜からなる層間絶縁膜２１をＣＶＤ法で堆積し、その表面をリフローにより平坦化した後、フォトレジストをマスクにして、まず層間絶縁膜２１をエッチングし、続いて層間絶縁膜２１の下層の上部電極６２、容量絶縁膜１８、下部電極６１、窒化シリコン膜４０、酸化シリコン膜１４、絶縁膜（ゲート絶縁膜９と同層の絶縁膜）をエッチングすることにより、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2のソース領域（ｐ型半導体領域１２）に達する接続孔２７、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2のソース領域（ｎ型半導体領域１０）に達する接続孔２８、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2のソース領域（ｎ型半導体領域７）に達する接続孔２９、負荷用ＭＩＳＦＥＴＱｐ1、駆動用ＭＩＳＦＥＴＱｄ1に共通のゲート電極１１ａと駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０）とに達する接続孔６３、負荷用ＭＩＳＦＥＴＱｐ2、駆動用ＭＩＳＦＥＴＱｄ2に共通のゲート電極１１ｂと負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）とに達する接続孔６４、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０）に達する接続孔６５、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）に達する接続孔６６をそれぞれ形成する。
【０１０９】
上記接続孔６３は、上部電極６２の一部を貫通してゲート電極１１ａとドレイン領域（ｎ型半導体領域１０）とに達しているので、図６０に示すように、この接続孔６３の側壁に上部電極６２の一部が露出する。また、同図には示していないが、接続孔６６も上部電極６２の一部を貫通してドレイン領域（ｎ型半導体領域１２）に達しているので、この接続孔６３の側壁に上部電極６２の一部が露出する。また、接続孔６４は、下部電極６１の一部を貫通してゲート電極１１ｂとドレイン領域（ｎ型半導体領域１２）とに達しているので、図６０に示すように、この接続孔６４の側壁に下部電極６１の一部が露出する。また、同図には示していないが、接続孔６５も下部電極６１の一部を貫通してドレイン領域（ｎ型半導体領域１０）に達しているので、この接続孔６５の側壁に下部電極６１の一部が露出する。
【０１１０】
なお、上記接続孔６３の底部にはゲート電極１１ａの一部が露出し、接続孔６４の底部にはゲート電極１１ｂの一部が露出するが、前述したように、この領域のゲート電極１１ａ，１１ｂ上の酸化シリコン膜１４は、あらかじめその膜厚を薄くしてあるので、短時間のエッチングでゲート電極１１ａ，１１ｂを露出させることができ、前記実施例２と同様の効果が得られる。
【０１１１】
次に、図６２に示すように、層間絶縁膜２１上にスパッタ法あるいはＣＶＤ法で堆積したタングステン（Ｗ）膜をエッチバックすることにより、前記接続孔６３〜６６の内部にＷ膜６７を埋め込む。
【０１１２】
前述したように、接続孔６３の側壁と接続孔６６の側壁にはそれぞれ上部電極６２の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ2のドレイン領域（ｎ型半導体領域１０、蓄積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ2のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ1、負荷用ＭＩＳＦＥＴＱｐ1に共通のゲート電極１１ａのそれぞれは、接続孔６３、６６に埋め込まれたＷ膜６７および上部電極６２を介して互いに接続される。
【０１１３】
また、接続孔６４の側壁と接続孔６５の側壁にはそれぞれ下部電極６１の一部が露出しているので、駆動用ＭＩＳＦＥＴＱｄ1のドレイン領域（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳＦＥＴＱｐ1のドレイン領域（ｐ型半導体領域１２）、駆動用ＭＩＳＦＥＴＱｄ2、負荷用ＭＩＳＦＥＴＱｐ2に共通のゲート電極１１ｂのそれぞれは、接続孔６４，６５に埋め込まれたＷ膜６７および下部電極６１を介して互いに接続される。
【０１１４】
このように、前記各実施例１〜３では、層間絶縁膜２１上にスパッタ法で堆積したＡｌ合金膜を使って局所配線（Ｌ1,Ｌ2)を形成したのに対し、本実施例では、接続孔６３〜６６の内部に埋め込んだＷ膜６７と容量素子Ｃの上部電極６２および下部電極６１を局所配線として利用する。これにより、図６３に示すように、層間絶縁膜２１上に堆積したＡｌ合金膜で電源電圧線２２Ａ、基準電圧線２２Ｂおよびパッド層２２Ｃを形成する際、前記各実施例１〜３で局所配線を配置した領域に他の配線（例えば基準電圧線や電源電圧線を強化するための配線、分割ワード線など）を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度が向上する。
【０１１５】
その後、図６４に示すように、ＣＶＤ法で堆積した酸化シリコン膜からなる層間絶縁膜３１に接続孔３２を形成した後、層間絶縁膜３１上にスパッタ法で堆積したＡｌ合金膜をパターニングしてデータ線ＤＬ，／ＤＬを形成し、接続孔３２を通じてデータ線ＤＬ，／ＤＬとパッド層２２Ｃとを接続する。
【０１１６】
なお、本実施例では接続孔６３〜６６の内部にＷ膜を埋め込んだが、Ｗ以外の金属材料を埋め込んでもよい。このとき接続孔６３〜６６に埋め込む金属は、層間絶縁膜２１上に堆積したＡｌ合金膜をパターニングして電源電圧線２２Ａ、基準電圧線２２Ｂ、パッド層２２Ｃなどを形成する際のドライエッチングで削れ難い材料を選択する必要がある。また、接続孔６３〜６６の底部は半導体領域（ｎ型半導体領域１０またはｐ型半導体領域１２）と接しているので、接続孔６３〜６６に埋め込む金属は、半導体領域中の不純物が拡散し難い材料を選択する必要がある。ただし、不純物拡散速度の遅い金属シリサイド層を半導体領域の表面に設けた場合は、この限りではない。
【０１１７】
本発明によれば、容量素子の上部電極および下部電極を局所配線として利用することにより、別途局所配線を設ける必要がなくなり、局所配線を設ける領域に他の配線を配置することが可能となるので、メモリセルの動作信頼性や配線設計の自由度を向上させることができる。
【０１１８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２０】
本発明によれば、メモリセルの上部に形成した容量素子の一方の電極を一方の蓄積ノードに接続し、他方の電極を他方の蓄積ノードに接続することにより、容量素子を通じて蓄積ノードに十分な電荷が供給されるので、メモリセルサイズを微細化したり、動作電圧を低下させたりした場合においても、α線による蓄積ノードの電位変動が抑制され、メモリセルのソフトエラー耐性が向上する。
【０１２１】
本発明によれば、半導体基板上に堆積した２層の導電膜を使って周辺回路の容量素子を構成することにより、半導体基板に形成した拡散層（ｐｎ接合）などを使った容量素子に比べて素子の占有面積を小さくできるので、周辺回路の面積を縮小してＳＲＡＭを高集積化することができる。
【０１２２】
本発明によれば、容量素子の電極と同一工程で形成されたパッド層を介在させてＭＩＳＦＥＴの半導体領域と配線とを接続することにより、フォトレジストをマスクにしたエッチングで半導体領域の上部に接続を形成する際のマスク合わせ余裕を小さくできるので、ＭＩＳＦＥＴの面積を縮小してＳＲＡＭを高集積化することができる。
【０１２３】
本発明によれば、ゲート電極とに達する接続孔を形成する工程に先立って、ゲート電極の上部を覆っている絶縁膜の一部の膜厚を薄くしておくことにより、短時間のエッチングでゲート電極を露出させることができるので、他の領域のオーバーエッチングが防止され、フィールド絶縁膜などが削られる不具合を防止できる。これにより、ＳＲＡＭを有する半導体集積回路装置の製造歩留り、信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭのメモリセル（約９個分）を示す平面図である。
【図２】本発明の一実施例であるＳＲＡＭのメモリセルを示す拡大平面図である。
【図３】図１、図２のＡ−Ａ’線における半導体基板の要部断面図である。
【図４】本発明のＳＲＡＭのメモリセルの等価回路図である。
【図５】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図６】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図７】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図８】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図９】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１２】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１４】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１６】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１８】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図１９】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図２１】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明のＳＲＡＭのメモリセルの第１の製造方法を示す半導体基板の平面図である。
【図２３】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図２４】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３０】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３２】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３３】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３６】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の平面図である。
【図３８】本発明のＳＲＡＭのメモリセルの第２の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図４０】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４３】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４５】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４７】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図４８】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の平面図である。
【図５０】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の要部平面図である。
【図５２】本発明のＳＲＡＭのメモリセルの第３の製造方法を示す半導体基板の断面図である。
【図５３】本発明のＳＲＡＭの周辺回路を示す半導体基板の要部断面図である。
【図５４】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５５】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５６】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図５７】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図５９】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図６０】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６１】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の平面図である。
【図６２】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６３】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【図６４】本発明のＳＲＡＭのメモリセルの第４の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ｐ型ウエル
４ ｎ型ウエル
５ ｐ型埋込み層
６ ｎ型埋込み層
７ ｎ型半導体領域（ソース領域、ドレイン領域）
８ ゲート絶縁膜
９ ゲート電極
１０ ｎ型半導体領域（ソース領域、ドレイン領域）
１１ａ ゲート電極
１１ｂ ゲート電極
１２ ｐ型半導体領域（ソース領域、ドレイン領域）
１３ サイドウォールスペーサ
１４ 酸化シリコン膜
１５ 酸化シリコン膜
１６ 下部電極
１７ 接続孔
１８ 容量絶縁膜
１９ 上部電極
２０ 接続孔
２１ 層間絶縁膜
２２Ａ 電源電圧線
２２Ｂ 基準電圧線
２２Ｃ パッド層
２２Ｄ 配線
２３ 接続孔
２４ 接続孔
２５ 接続孔
２６ 接続孔
２７ 接続孔
２８ 接続孔
２９ 接続孔
３１ 層間絶縁膜
３２ 接続孔
３３ ｎ型半導体領域
３４ ｐ型半導体領域
３５ 接続孔
３６ 接続孔
３７ 接続孔
３８ パッド層
４０ 窒化シリコン膜
４１ 下部電極
４２ 上部電極
４３ 接続孔
４４ 接続孔
４５ 接続孔
４６ 接続孔
５０ 接続孔
５１ 下部電極
５２ 接続孔
５３ 上部電極
５４ 接続孔
５５ 接続孔
５７ 接続孔
５８ 接続孔
６１ 下部電極
６２ 上部電極
６３ 接続孔
６４ 接続孔
６５ 接続孔
６６ 接続孔
６７ タングステン（Ｗ）膜
ＡＲ 活性領域
Ｃ 容量素子
ＤＬ データ線
／ＤＬ データ線
Ｌ1 局所配線
Ｌ2 局所配線
Ｑｄ1 駆動用ＭＩＳＦＥＴ
Ｑｄ2 駆動用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ1 負荷用ＭＩＳＦＥＴ
Ｑｐ2 負荷用ＭＩＳＦＥＴ
Ｑｔ1 転送用ＭＩＳＦＥＴ
Ｑｔ2 転送用ＭＩＳＦＥＴ
ＷＬ ワード線
Claims (4)
- 第１および第２駆動用ＭＩＳＦＥＴと、第１および第２負荷用ＭＩＳＦＥＴと、第１および第２転送用ＭＩＳＦＥＴとを有する半導体集積回路装置の製造方法において、
（ａ）半導体基板内に前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴのドレイン領域である半導体領域がそれぞれ形成され、前記半導体基板の主面上に前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２負荷用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴの電極が形成された前記半導体基板であって、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴのゲート電極が一体に形成された共通第２ゲート電極とを有し、前記共通第１ゲート電極および前記共通第２ゲート電極上に、一部の膜厚が他部の膜厚よりも薄い第１絶縁膜が形成された前記半導体基板を準備する工程、
（ｂ）前記共通第１ゲート電極、前記共通第２ゲート電極、前記第１絶縁膜および前記半導体領域の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜上に表面が平坦化された層間絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜をエッチングストッパとして作用させて前記層間絶縁膜をエッチングし、その後、前記第２絶縁膜をエッチングすることにより、前記共通第１ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第２駆動用ＭＩＳＦＥまたは前記第２負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第１の接続孔と、前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの内の他方の前記半導体領域を露出するための第２の接続孔と、前記共通第２ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第３の接続孔と、前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の他方の半導体領域を露出するための第４の接続孔とを形成する工程、
（ｅ）前記（ｄ）工程の後、前記第３の接続孔および前記第４の接続孔を通じて、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの半導体領域と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの前記共通第２ゲート電極とを接続する第１導電膜を形成し、かつ前記第１の接続孔および前記第２の接続孔を通じて、前記第２駆動用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴの半導体領域と、前記第１駆動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴの前記共通第１ゲート電極とを接続する第２導電膜を形成する工程、
を有し、
前記第１および第２駆動用ＭＩＳＦＥＴと、前記第１および第２転送用ＭＩＳＦＥＴのそれぞれの半導体領域はｎ型であり、前記第１および第２負荷用ＭＩＳＦＥＴのそれぞれの半導体領域はｐ型であることを特徴とする半導体集積回路装置の製造方法。 - 前記第１絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
- 第１および第２駆動用ＭＩＳＦＥＴと、第１および第２負荷用ＭＩＳＦＥＴと、第１および第２転送用ＭＩＳＦＥＴとを有するメモリセルが半導体基板に形成された半導体集積回路装置の製造方法において、
前記半導体基板の主面上に、前記第１駆動用ＭＩＳＦＥＴと前記第１負荷用ＭＩＳＦＥＴの共通第１ゲート電極、および前記第２駆動用ＭＩＳＦＥＴと前記第２負荷用ＭＩＳＦＥＴの共通第２ゲート電極を形成する工程と、
前記第１および第２駆動用ＭＩＳＦＥＴのドレイン領域であるｎ型半導体領域を前記半導体基板内に形成する工程と、
前記第１および第２負荷用ＭＩＳＦＥＴのドレイン領域であるｐ型半導体領域を前記半導体基板内に形成する工程と、
前記共通第１ゲート電極および前記共通第２ゲート電極の上部に窒化シリコン膜を堆積し、前記窒化シリコン膜の上部に表面が平坦化された層間絶縁膜を形成する工程と、
前記窒化シリコン膜をエッチングストッパとして前記層間絶縁膜をエッチングし、その後、前記窒化シリコン膜をエッチングすることにより、前記共通第１ゲート電極上の部分および前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第１の接続孔と、前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの内の他方の前記半導体領域を露出するための第２の接続孔と、前記共通第２ゲート電極上の前記第１絶縁膜の膜厚が薄く形成された部分および前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の一方の半導体領域を露出するための第３の接続孔と、前記第１駆動用ＭＩＳＦＥＴまたは前記第１負荷用ＭＩＳＦＥＴの内の他方の半導体領域を露出するための第４の接続孔とを形成する工程と、
前記第３の接続孔と前記第４の接続孔を通じて、前記第１駆動用ＭＩＳＦＥＴのｎ型半導体領域と前記第１負荷用ＭＩＳＦＥＴのｐ型半導体領域と前記共通第２ゲート電極とを接続する第１導電膜を形成し、かつ前記第１の接続孔および前記第２の接続孔を通じて、前記第２駆動用ＭＩＳＦＥＴまたは前記第２負荷用ＭＩＳＦＥＴの半導体領域と前記共通第１ゲート電極とを接続する第２導電膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記層間絶縁膜の上部に第１配線と第２配線とが形成され、
前記第１の接続孔、前記第２の接続孔、前記第３の接続孔および前記第４の接続孔の形成工程で、第５の接続孔および第６の接続孔が形成され、
前記第１配線、前記第２配線は、それぞれ前記第５の接続孔、前記第６の接続孔を介して、前記第１および第２負荷用ＭＩＳＦＥＴのソース領域、前記第１および第２駆動用ＭＩＳＦＥＴのソース領域に接続されることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003123761A JP3839418B2 (ja) | 2003-04-28 | 2003-04-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003123761A JP3839418B2 (ja) | 2003-04-28 | 2003-04-28 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18151395A Division JP3535615B2 (ja) | 1995-07-18 | 1995-07-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004006850A JP2004006850A (ja) | 2004-01-08 |
| JP3839418B2 true JP3839418B2 (ja) | 2006-11-01 |
Family
ID=30438019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003123761A Expired - Lifetime JP3839418B2 (ja) | 2003-04-28 | 2003-04-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3839418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8227893B2 (en) | 2004-06-23 | 2012-07-24 | Nec Corporation | Semiconductor device with capacitor element |
-
2003
- 2003-04-28 JP JP2003123761A patent/JP3839418B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004006850A (ja) | 2004-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535615B2 (ja) | 半導体集積回路装置 | |
| JP2002329798A (ja) | 半導体装置 | |
| JP2003068883A (ja) | 半導体記憶装置 | |
| JP2689923B2 (ja) | 半導体装置およびその製造方法 | |
| JP3839418B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3426711B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3363750B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3853478B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JP2004146844A (ja) | 半導体集積回路装置の製造方法 | |
| JP2702999B2 (ja) | 半導体記憶装置 | |
| JP4024495B2 (ja) | 半導体集積回路装置 | |
| JP2000036542A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0945869A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH1012749A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4024813B2 (ja) | 半導体集積回路装置 | |
| JP2004241403A (ja) | 半導体集積回路装置の製造方法 | |
| JP2880452B2 (ja) | 半導体記憶装置 | |
| JPH1079440A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2007258739A (ja) | 半導体集積回路装置 | |
| JP2004349718A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060522 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060522 |
|
| AA92 | Notification that decision to refuse application was cancelled |
Free format text: JAPANESE INTERMEDIATE CODE: A971092 Effective date: 20060620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060802 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |