JP2702999B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に基板主面より上
部に形成されたMOSトランジスタを含むフリツプフロツ
プ回路から成り、ソフトエラーに対する耐性が高く、し
かも高集積化に好適な半導体記憶装置に関する。
部に形成されたMOSトランジスタを含むフリツプフロツ
プ回路から成り、ソフトエラーに対する耐性が高く、し
かも高集積化に好適な半導体記憶装置に関する。
従来の完全CMOS型のスタテイツク型ランダムアクセス
メモリ（SRAM）セルの等価回路を第11図に示す。この回
路は、２個のｎチヤネル駆動MOSトランジスタT9,T10と
２個のｐチヤネル負荷MOSトランジスタT11,T12から成る
インバータ回路をそれぞれ交差接続して成るフリツプフ
ロツプ回路と、このフリツプフロツプ回路の２つの記憶
ノードN3,N4に接続されているｎチヤネルの転送MOSトラ
ンジスタT7,T8で構成される、上記フリツプフロツプ回
路には電源電圧Vccと接地電位が供給されており、転送M
OSトランジスタT7,T8のドレインにはデータ線45,45′が
接続されており、共通ゲートはワード線46となつてい
る。
メモリ（SRAM）セルの等価回路を第11図に示す。この回
路は、２個のｎチヤネル駆動MOSトランジスタT9,T10と
２個のｐチヤネル負荷MOSトランジスタT11,T12から成る
インバータ回路をそれぞれ交差接続して成るフリツプフ
ロツプ回路と、このフリツプフロツプ回路の２つの記憶
ノードN3,N4に接続されているｎチヤネルの転送MOSトラ
ンジスタT7,T8で構成される、上記フリツプフロツプ回
路には電源電圧Vccと接地電位が供給されており、転送M
OSトランジスタT7,T8のドレインにはデータ線45,45′が
接続されており、共通ゲートはワード線46となつてい
る。
このようなSRAMセルの動作はよく知られているよう
に、ワード線46を活性化し、転送MOSトランジスタT7,T8
を介してデータ線45,45′から“ハイ（High）”または
“ロー（Low）”の情報を記憶ノードN3,N4に記憶させた
り、逆に記憶ノードの状態を読み出すことにより、スタ
テイツク記憶装置として機能させる。なお、このような
CMOS回路を有するSRAMセルでは、待機時におけるMOSト
ランジスタのリーク電流がメモリセルに流れるだけでき
わめて消費電力が低いという特徴を有している。
に、ワード線46を活性化し、転送MOSトランジスタT7,T8
を介してデータ線45,45′から“ハイ（High）”または
“ロー（Low）”の情報を記憶ノードN3,N4に記憶させた
り、逆に記憶ノードの状態を読み出すことにより、スタ
テイツク記憶装置として機能させる。なお、このような
CMOS回路を有するSRAMセルでは、待機時におけるMOSト
ランジスタのリーク電流がメモリセルに流れるだけでき
わめて消費電力が低いという特徴を有している。
第９図および第10図は上記したようなSRAMセルにおい
てより高密度および低消費電力のメモリを得るための改
良が施されたもので、例えばアイ・イー・イー・イー，
トランザクシヨン オン エレクトロンデバイシーズ，
ポリユーム イー・デイー32,ナンバー2,（1985年）第2
58頁から第281頁（IEEE,Trans.Electron Devices,Vol.E
D−32,1985,pp258−281）に記載されているように、フ
リツプフロツプ回路のｐチヤネルの負荷MOSトランジス
タをｎチヤネル駆動MOSトランジスタ上のポリシリコン
膜内に形成したものである。ここで第10図は第９図のＡ
−Ａ′線における断面図である。
てより高密度および低消費電力のメモリを得るための改
良が施されたもので、例えばアイ・イー・イー・イー，
トランザクシヨン オン エレクトロンデバイシーズ，
ポリユーム イー・デイー32,ナンバー2,（1985年）第2
58頁から第281頁（IEEE,Trans.Electron Devices,Vol.E
D−32,1985,pp258−281）に記載されているように、フ
リツプフロツプ回路のｐチヤネルの負荷MOSトランジス
タをｎチヤネル駆動MOSトランジスタ上のポリシリコン
膜内に形成したものである。ここで第10図は第９図のＡ
−Ａ′線における断面図である。
シリコン基板内に形成されたｎチヤネルの駆動MOSト
ランジスタのゲート電極30b,30cの上部および側面は少
なくとも薄い絶縁膜43で覆われており、さらにその上部
および側面にはポリシリコン膜が設けられ、このポリシ
リコン膜内にｐチヤネルの負荷MOSトランジスタのソー
ス32e,ドレイン32a,32b,チヤネル32c,32dが形成されて
いる。さらに、上記ｐチヤネルの負荷MOSトランジスタ
のゲート電極は、チヤネル部32c,32dの直下にあるｎチ
ヤネルの駆動MOSトランジスタのゲート電極30b,30cと共
通であり、上記チヤネル部32c,32dはゲート電極30b,30c
上に形成されており、薄い絶縁膜43はｐチヤネルMOSト
ランジスタのゲート絶縁膜となつている。
ランジスタのゲート電極30b,30cの上部および側面は少
なくとも薄い絶縁膜43で覆われており、さらにその上部
および側面にはポリシリコン膜が設けられ、このポリシ
リコン膜内にｐチヤネルの負荷MOSトランジスタのソー
ス32e,ドレイン32a,32b,チヤネル32c,32dが形成されて
いる。さらに、上記ｐチヤネルの負荷MOSトランジスタ
のゲート電極は、チヤネル部32c,32dの直下にあるｎチ
ヤネルの駆動MOSトランジスタのゲート電極30b,30cと共
通であり、上記チヤネル部32c,32dはゲート電極30b,30c
上に形成されており、薄い絶縁膜43はｐチヤネルMOSト
ランジスタのゲート絶縁膜となつている。
さらに、第９図を用いて上記従来技術を説明すると、
まず、フリツプフロツプ回路の駆動MOSトランジスタは
共通ソースを形成しているｎ型不純物領域28eとドレイ
ンを形成しているｎ型不純物領域28c,28dおよびゲート
電極30b,30cにより構成されている。また、それぞれの
ゲート電極30b,30cは接続孔29a,29bを通して互いのドレ
イン不純物領域28d,28cに交差接続されている。さら
に、それぞれの駆動MOSトランジスタのドレインを形成
しているｎ型不純物領域28c,28dはフリツプフロツプ回
路に接続されているｎチヤネルの転送MOSトランジスタ
のソースと共通で、フリツプフロツプ回路の記憶ノード
を構成している。また、上記転送MOSトランジスタは上
記ソース不純物領域と共通ゲート電極30a、およびドレ
インを形成しているｎ型不純物領域28a,28bにより構成
されている。また、上記ｎ型不純物領域28a,28bには接
続孔35a,35bを介してアルミニウム電極36a,36bに接続さ
れている。なお、共通ゲート電極30aはメモリ内のワー
ド線を構成し、アルミニウム電極36a,36bはデータ線を
それぞれ構成している。また、ｐチヤネルの負荷MOSト
ランジスタのドレインを形成しているｐ型不純物が高濃
度に添加された低抵抗ポリシリコン膜32a,32bおよび駆
動MOSトランジスタのゲート電極30b,30c上にはそれぞれ
の領域が共通に露出されるような接続孔35c,35dが開孔
されており、アルミニウム電極36c,36dによりポリシリ
コン膜32aとゲート電極30bおよびポリシリコン膜32bと
ゲート電極30cがそれぞれ接続されている。さらに、ｐ
チヤネルの負荷MOSトランジスタのソースはｐ型の不純
物が高濃度に添加された共通の低抵抗ポリシリコン膜32
eから成つており、電源電圧Vccがメモリセル内の２個の
ｐチヤネルMOSトランジスタのソースに供給されてい
る。また、上記ｐチヤネルのMOSトランジスタのチヤネ
ル部32c,32dは駆動MOSトランジスタのゲート電極30c,30
b上にそれぞれ配置されている。
まず、フリツプフロツプ回路の駆動MOSトランジスタは
共通ソースを形成しているｎ型不純物領域28eとドレイ
ンを形成しているｎ型不純物領域28c,28dおよびゲート
電極30b,30cにより構成されている。また、それぞれの
ゲート電極30b,30cは接続孔29a,29bを通して互いのドレ
イン不純物領域28d,28cに交差接続されている。さら
に、それぞれの駆動MOSトランジスタのドレインを形成
しているｎ型不純物領域28c,28dはフリツプフロツプ回
路に接続されているｎチヤネルの転送MOSトランジスタ
のソースと共通で、フリツプフロツプ回路の記憶ノード
を構成している。また、上記転送MOSトランジスタは上
記ソース不純物領域と共通ゲート電極30a、およびドレ
インを形成しているｎ型不純物領域28a,28bにより構成
されている。また、上記ｎ型不純物領域28a,28bには接
続孔35a,35bを介してアルミニウム電極36a,36bに接続さ
れている。なお、共通ゲート電極30aはメモリ内のワー
ド線を構成し、アルミニウム電極36a,36bはデータ線を
それぞれ構成している。また、ｐチヤネルの負荷MOSト
ランジスタのドレインを形成しているｐ型不純物が高濃
度に添加された低抵抗ポリシリコン膜32a,32bおよび駆
動MOSトランジスタのゲート電極30b,30c上にはそれぞれ
の領域が共通に露出されるような接続孔35c,35dが開孔
されており、アルミニウム電極36c,36dによりポリシリ
コン膜32aとゲート電極30bおよびポリシリコン膜32bと
ゲート電極30cがそれぞれ接続されている。さらに、ｐ
チヤネルの負荷MOSトランジスタのソースはｐ型の不純
物が高濃度に添加された共通の低抵抗ポリシリコン膜32
eから成つており、電源電圧Vccがメモリセル内の２個の
ｐチヤネルMOSトランジスタのソースに供給されてい
る。また、上記ｐチヤネルのMOSトランジスタのチヤネ
ル部32c,32dは駆動MOSトランジスタのゲート電極30c,30
b上にそれぞれ配置されている。
上記従来技術は、シリコン基板内に形成されているｎ
チヤネルの駆動MOSトランジスタのゲート電極と積層化
されているｐチヤネルの負荷MOSトランジスタのゲート
電極は共有されている。このためにｐチヤネルの負荷MO
Sトランジスタのチヤネル部は必ず駆動MOSトランジスタ
のゲート電極上に配置しなければならない。従つてメモ
リセルをレイアウトする場合の自由度が小さくなるため
に効率的にメモリセル面積を縮小することができないこ
とが問題である。
チヤネルの駆動MOSトランジスタのゲート電極と積層化
されているｐチヤネルの負荷MOSトランジスタのゲート
電極は共有されている。このためにｐチヤネルの負荷MO
Sトランジスタのチヤネル部は必ず駆動MOSトランジスタ
のゲート電極上に配置しなければならない。従つてメモ
リセルをレイアウトする場合の自由度が小さくなるため
に効率的にメモリセル面積を縮小することができないこ
とが問題である。
また、積層化されたｐチヤネルMOSトランジスタの電
流駆動能力はシリコン基板内に形成したｐチヤネルMOS
トランジスタに比べて小さいことがこれまで報告されて
いる。例えばポリシリコンを用いたｐチヤネルMOSトラ
ンジスタのホール易動度は10cm2/VS程度である。このよ
うな駆動能力の低い負荷MOSトランジスタを有するスタ
テイツクメモリではソフトエラーを生じやすいという問
題があつた。
流駆動能力はシリコン基板内に形成したｐチヤネルMOS
トランジスタに比べて小さいことがこれまで報告されて
いる。例えばポリシリコンを用いたｐチヤネルMOSトラ
ンジスタのホール易動度は10cm2/VS程度である。このよ
うな駆動能力の低い負荷MOSトランジスタを有するスタ
テイツクメモリではソフトエラーを生じやすいという問
題があつた。
メモリチツプの封止に用いるレジン等の材料や、アル
ミニウム等の配線材料の中には微量のウラニウム（Ｕ）
やトリウム（Th）が含まれている。これらの放射性元素
が崩壊するとα線が放射され、このα線がメモリセル内
の“High"状態にある記憶ノード部N3またはN4に入射す
ると、α線の飛程に沿つて電子−正孔対が発生する。こ
れらが空乏層の電界により引き寄せられ、記憶ノードN3
またはN4の電位を変動させる。この結果、電位変動がフ
リツプフロツプの反転に十分な値であれば、メモリの情
報が破壊される。これがソフトエラーとと呼ばれる現象
である。すべてのMOSトランジスタがシリコン基板内に
形成されている従来の完全CMOS型のSRAMセルでは、ｐチ
ヤネル負荷MOSトランジスタの電流駆動能力を示すホー
ル易動度は200cm2/VS以上ある。従がつて記憶ノードN3
またはN4の電位変動に追従して記憶ノードN3またはN4に
電流を供給することができた。ところが、ポリシリコン
により形成したｐチヤネルMOSトランジスタを用いたSRA
Mセルは、前記のように電流駆動能力が小さいため記憶
ノードN3またはN4の電位変動に対して十分な電流を記憶
ノードに供給できない。また記憶ノード部N3またはN4に
は駆動MOSトランジスタのドレイン部に形成されている
Ｐ−Ｎ接合や、ゲート容量によりある程度の電荷が蓄え
られており、記憶ノードN3またはN4の電位変動をこの電
荷の補給により回復できれば問題ないが、高集積化され
たメモリセルではセル面積が小さく、十分な電荷が補給
できず、この結果、メモリセルの情報が破壊されてしま
うという問題がある。
ミニウム等の配線材料の中には微量のウラニウム（Ｕ）
やトリウム（Th）が含まれている。これらの放射性元素
が崩壊するとα線が放射され、このα線がメモリセル内
の“High"状態にある記憶ノード部N3またはN4に入射す
ると、α線の飛程に沿つて電子−正孔対が発生する。こ
れらが空乏層の電界により引き寄せられ、記憶ノードN3
またはN4の電位を変動させる。この結果、電位変動がフ
リツプフロツプの反転に十分な値であれば、メモリの情
報が破壊される。これがソフトエラーとと呼ばれる現象
である。すべてのMOSトランジスタがシリコン基板内に
形成されている従来の完全CMOS型のSRAMセルでは、ｐチ
ヤネル負荷MOSトランジスタの電流駆動能力を示すホー
ル易動度は200cm2/VS以上ある。従がつて記憶ノードN3
またはN4の電位変動に追従して記憶ノードN3またはN4に
電流を供給することができた。ところが、ポリシリコン
により形成したｐチヤネルMOSトランジスタを用いたSRA
Mセルは、前記のように電流駆動能力が小さいため記憶
ノードN3またはN4の電位変動に対して十分な電流を記憶
ノードに供給できない。また記憶ノード部N3またはN4に
は駆動MOSトランジスタのドレイン部に形成されている
Ｐ−Ｎ接合や、ゲート容量によりある程度の電荷が蓄え
られており、記憶ノードN3またはN4の電位変動をこの電
荷の補給により回復できれば問題ないが、高集積化され
たメモリセルではセル面積が小さく、十分な電荷が補給
できず、この結果、メモリセルの情報が破壊されてしま
うという問題がある。
本発明の目的は、上記従来技術の問題点を解決し、所
要面積が小さく、しかもソフトエラー耐性が高く、しか
も待機時の消費電力が低く、安定なメモリ動作が可能な
SRAM装置を提供することにある。
要面積が小さく、しかもソフトエラー耐性が高く、しか
も待機時の消費電力が低く、安定なメモリ動作が可能な
SRAM装置を提供することにある。
上記目的は、積層化されたｐチヤネルMOSトランジス
タを有するフリツプフロツプ回路から成るSRAMセル群を
含む半導体記憶装置において、積層化されている２つの
ｐチヤネル負荷MOSトランジスタの一方のゲート電極を
他方のMOSトランジスタの少なくともソース、またはド
レイン上にまで延在させ、しかも上記ｐチヤネル負荷MO
Sトランジスタのゲート電極はシリコン基板内に形成さ
れているｎチヤネル駆動MOSトランジスタのゲート電極
と、上記ｐチヤネル負荷MOSトランジスタのソース，ド
レイン領域が形成されている導電膜との間に位置せしめ
ることにより達成される。
タを有するフリツプフロツプ回路から成るSRAMセル群を
含む半導体記憶装置において、積層化されている２つの
ｐチヤネル負荷MOSトランジスタの一方のゲート電極を
他方のMOSトランジスタの少なくともソース、またはド
レイン上にまで延在させ、しかも上記ｐチヤネル負荷MO
Sトランジスタのゲート電極はシリコン基板内に形成さ
れているｎチヤネル駆動MOSトランジスタのゲート電極
と、上記ｐチヤネル負荷MOSトランジスタのソース，ド
レイン領域が形成されている導電膜との間に位置せしめ
ることにより達成される。
本発明によれば、シリコン基板内に形成したｎチヤネ
ルの駆動MOSトランジスタのゲート電極と、積層化され
たｐチヤネルの負荷MOSトランジスタのゲート電極との
間には、フリツプフロツプ回路の両記憶ノードの間に接
続される容量素子が形成される。また、積層化されたｐ
チヤネルの負荷MOSトランジスタのゲート電極とソース
またはドレイン領域にはゲート電極と電流配線との間に
接続される容量素子もしくはフリツプフロツプ回路の両
記憶ノードの間に接続される容量素子が形成される。こ
れらの容量素子の存在により、α線照射の際に発生され
たキヤリアによる記憶ノードの電位の変動を少なくする
ことができ、ソフトエラー耐性の高いSRAMセルを提供す
ることができる。
ルの駆動MOSトランジスタのゲート電極と、積層化され
たｐチヤネルの負荷MOSトランジスタのゲート電極との
間には、フリツプフロツプ回路の両記憶ノードの間に接
続される容量素子が形成される。また、積層化されたｐ
チヤネルの負荷MOSトランジスタのゲート電極とソース
またはドレイン領域にはゲート電極と電流配線との間に
接続される容量素子もしくはフリツプフロツプ回路の両
記憶ノードの間に接続される容量素子が形成される。こ
れらの容量素子の存在により、α線照射の際に発生され
たキヤリアによる記憶ノードの電位の変動を少なくする
ことができ、ソフトエラー耐性の高いSRAMセルを提供す
ることができる。
以下、実施例を用いて本発明をより詳しく説明する。
実施例１ 第１図は本発明によるSRAMセルの断面構造を示す。第
２図（Ａ），（Ｂ）はその平面図を示すものである。す
なわち第２図（Ａ）はｎチヤネルの駆動MOSトランジス
タおよび転送MOSトランジスタおよびワード線とデータ
線の部分を示す平面図であり、同図（Ｂ）は上記図
（Ａ）の上層に配設されるｐチヤネルの負荷MOSトラン
ジスタの部分を示す平面図である。第１図は第２図
（Ａ），（Ｂ）のＡ−Ａ′線における断面図である。
２図（Ａ），（Ｂ）はその平面図を示すものである。す
なわち第２図（Ａ）はｎチヤネルの駆動MOSトランジス
タおよび転送MOSトランジスタおよびワード線とデータ
線の部分を示す平面図であり、同図（Ｂ）は上記図
（Ａ）の上層に配設されるｐチヤネルの負荷MOSトラン
ジスタの部分を示す平面図である。第１図は第２図
（Ａ），（Ｂ）のＡ−Ａ′線における断面図である。
図において、ｎチヤネル駆動MOSトランジスタおよび
転送MOSトランジスタはｎ型シリコン基板１内に形成さ
れたｐ型ウエル（ｐ型不純物の島領域）２内に形成され
ており、それぞれのゲート電極6a,6b,6cはいずれも第１
層目の導電膜である。また、駆動MOSトランジスタのゲ
ート電極6b,6cは接続孔13c,13bを介してそれぞれのドレ
インであるｎ型不純物領域3fおよび3dに交叉接続されて
いる。ここで、ゲート電極6a,6a,6cの材料は、ｎ型また
はｐ型の不純物が高濃度に添加されたポリシリコン膜、
タングステンやモリブデン等の高融点金属、またはこれ
らの高融点金属とシリコンの化合物（シリサイド）やポ
リシリコンとシリサイドの複合膜（ポリサイド膜）など
公知のゲート材料であればいずれでもよい。なお、駆動
MOSトランジスタの共通ソースとなるｎ型不純物領域3e
は接地電位の配線として用いられている。
転送MOSトランジスタはｎ型シリコン基板１内に形成さ
れたｐ型ウエル（ｐ型不純物の島領域）２内に形成され
ており、それぞれのゲート電極6a,6b,6cはいずれも第１
層目の導電膜である。また、駆動MOSトランジスタのゲ
ート電極6b,6cは接続孔13c,13bを介してそれぞれのドレ
インであるｎ型不純物領域3fおよび3dに交叉接続されて
いる。ここで、ゲート電極6a,6a,6cの材料は、ｎ型また
はｐ型の不純物が高濃度に添加されたポリシリコン膜、
タングステンやモリブデン等の高融点金属、またはこれ
らの高融点金属とシリコンの化合物（シリサイド）やポ
リシリコンとシリサイドの複合膜（ポリサイド膜）など
公知のゲート材料であればいずれでもよい。なお、駆動
MOSトランジスタの共通ソースとなるｎ型不純物領域3e
は接地電位の配線として用いられている。
一方ｐチヤネルの負荷MOSトランジスタは、上記駆動M
OSトランジスタ上の厚さ100nm以下の薄いシリコン酸化
膜（SiO2膜）７上に形成されている。すなわち、ｐチヤ
ネル負荷MOSトランジスタのゲート電極8a,8bは上記薄い
SiO2膜７上のｎ型またはｐ型の不純物が高濃度に添加さ
れた第２層目の導電膜であるポリシリコン膜により形成
されており、ｐチヤネル負荷MOSトランジスタのゲート
電極8a,8bと駆動MOSトランジスタのゲート電極6b,6cと
の間に容量素子が形成されている。また、ｐチヤネル負
荷MOSトランジスタの共通ソース不純物領域10cおよびド
レイン不純物領域10a,10bは薄いゲート酸化膜９上の第
３層目の薄電膜であるポリシリコン膜により形成されて
おり、同じ層のポリシリコン膜内に上記ｐチヤネルMOS
トランジスタのチヤネル部10d,10eが形成されている。
OSトランジスタ上の厚さ100nm以下の薄いシリコン酸化
膜（SiO2膜）７上に形成されている。すなわち、ｐチヤ
ネル負荷MOSトランジスタのゲート電極8a,8bは上記薄い
SiO2膜７上のｎ型またはｐ型の不純物が高濃度に添加さ
れた第２層目の導電膜であるポリシリコン膜により形成
されており、ｐチヤネル負荷MOSトランジスタのゲート
電極8a,8bと駆動MOSトランジスタのゲート電極6b,6cと
の間に容量素子が形成されている。また、ｐチヤネル負
荷MOSトランジスタの共通ソース不純物領域10cおよびド
レイン不純物領域10a,10bは薄いゲート酸化膜９上の第
３層目の薄電膜であるポリシリコン膜により形成されて
おり、同じ層のポリシリコン膜内に上記ｐチヤネルMOS
トランジスタのチヤネル部10d,10eが形成されている。
また、上記ポリシリコンｐチヤネルMOSトランジスタ
の少なくともソース不純物領域10cかまたはドレイン不
純物領域10a,10bのいずれか一方は上記ポリシリコンｐ
チヤネルMOSトランジスタのゲート電極8a,8b上まで延在
されており、これらの延在された部分にも容量素子が形
成されている。
の少なくともソース不純物領域10cかまたはドレイン不
純物領域10a,10bのいずれか一方は上記ポリシリコンｐ
チヤネルMOSトランジスタのゲート電極8a,8b上まで延在
されており、これらの延在された部分にも容量素子が形
成されている。
さらに詳しくは、第12図に示すように、シリコン基板
内に形成したｎチャネルの駆動MOSトランジスタのゲー
ト電極と、積層化されたｐチャネルの負荷MOSトランジ
スタのゲート電極との間に形成された容量素子C1、およ
び積層化されたｐチャネルの負荷MOSトランジスタのゲ
ート電極とソース領域もしくはドレイン領域の間に形成
された容量素子C2は、それぞれの層間絶縁膜の厚さを50
nm以下に薄くすると容量値C1、C2についてソフトエラー
耐性を有するための所望の値が得られる。また、上記層
間絶縁膜の厚さの下限値は5nmで、LPCVD法または熱酸化
法で形成する場合の下限値と同等であり、通常のLSI製
造工程の範囲内でソフトエラー耐性の高いSRAMセルを提
供することができる。
内に形成したｎチャネルの駆動MOSトランジスタのゲー
ト電極と、積層化されたｐチャネルの負荷MOSトランジ
スタのゲート電極との間に形成された容量素子C1、およ
び積層化されたｐチャネルの負荷MOSトランジスタのゲ
ート電極とソース領域もしくはドレイン領域の間に形成
された容量素子C2は、それぞれの層間絶縁膜の厚さを50
nm以下に薄くすると容量値C1、C2についてソフトエラー
耐性を有するための所望の値が得られる。また、上記層
間絶縁膜の厚さの下限値は5nmで、LPCVD法または熱酸化
法で形成する場合の下限値と同等であり、通常のLSI製
造工程の範囲内でソフトエラー耐性の高いSRAMセルを提
供することができる。
なお、第２図（Ａ），（Ｂ）において、フリツプフロ
ツプ回路の一方の記憶ノードである駆動MOSトランジス
タのドレイン不純物領域3dは接続孔15bを介して上記ｐ
チヤネルMOSトランジスタのドレイン不純物領域10bに接
続されており、また他方の記憶ノードである転送MOSト
ランジスタのソース不純物領域3cは接続孔15aを介して
上記ｐチヤネルMOSトランジスタのドレイン不純物領域1
0aに接続されている。この場合、第３図に示すように駆
動MOSトランジスタT3,T4のドレインとポリシリコンｐチ
ヤネルMOSトランジスタT5,T6の接続部にはＰ＋Ｎ＋ダイ
オード（シヨツトキーダイオード）D1,D2が形成される
が、メモリセル動作上問題にならない。
ツプ回路の一方の記憶ノードである駆動MOSトランジス
タのドレイン不純物領域3dは接続孔15bを介して上記ｐ
チヤネルMOSトランジスタのドレイン不純物領域10bに接
続されており、また他方の記憶ノードである転送MOSト
ランジスタのソース不純物領域3cは接続孔15aを介して
上記ｐチヤネルMOSトランジスタのドレイン不純物領域1
0aに接続されている。この場合、第３図に示すように駆
動MOSトランジスタT3,T4のドレインとポリシリコンｐチ
ヤネルMOSトランジスタT5,T6の接続部にはＰ＋Ｎ＋ダイ
オード（シヨツトキーダイオード）D1,D2が形成される
が、メモリセル動作上問題にならない。
なお第３図のC1は、ｐチャネル負荷MOSトランジスタ
のゲート電極8a、8bと駆動MOSトランジスタのゲート電
極6b、6cとの間にできる容量素子を等価的に表したもの
である。またC2は、ｐチャネル負荷MOSトランジスタの
ゲート電極8a、8bとｐチャネル負荷MOSトランジスタの
ドレイン10a、10bとの間にできる容量素子を等価的に表
している。第３図においてｐチャネル負荷MOSトランジ
スタのゲート電極8a、8bとｐチャネル負荷MOSトランジ
スタのソース10cとの間にできる容量素子は省略されて
いる。
のゲート電極8a、8bと駆動MOSトランジスタのゲート電
極6b、6cとの間にできる容量素子を等価的に表したもの
である。またC2は、ｐチャネル負荷MOSトランジスタの
ゲート電極8a、8bとｐチャネル負荷MOSトランジスタの
ドレイン10a、10bとの間にできる容量素子を等価的に表
している。第３図においてｐチャネル負荷MOSトランジ
スタのゲート電極8a、8bとｐチャネル負荷MOSトランジ
スタのソース10cとの間にできる容量素子は省略されて
いる。
次に第４図（Ａ）〜（Ｆ）を用いて本実施例の製造工
程について説明する。同図（Ａ）〜（Ｆ）は本実施例に
よるスタテイツクMOSメモリセルの各工程における断面
図であり、第２図のＡ−Ａ′線の断面を表わしている。
本実施例ではメモリセルに用いられているシリコン基板
内１に形成されたMOSトランジスタはすべてｐ型ウエル
２内のｎチヤネルMOSトランジスタであり、メモリ周辺
回路にはダブルウエルを用いた相補形MOS（CMOS）回路
を用いているが、ｐ型ウエルまたはＮ型ウエルの単一ウ
エル構造でもよい。また、シリコン基板の同電型につい
てもｎ型でもｐ型でもよい。また、本実施例ではメモリ
セル部の製造工程だけについて述べるが、周辺のCMOS回
路の製造方法については公知の技術を用いることができ
る。
程について説明する。同図（Ａ）〜（Ｆ）は本実施例に
よるスタテイツクMOSメモリセルの各工程における断面
図であり、第２図のＡ−Ａ′線の断面を表わしている。
本実施例ではメモリセルに用いられているシリコン基板
内１に形成されたMOSトランジスタはすべてｐ型ウエル
２内のｎチヤネルMOSトランジスタであり、メモリ周辺
回路にはダブルウエルを用いた相補形MOS（CMOS）回路
を用いているが、ｐ型ウエルまたはＮ型ウエルの単一ウ
エル構造でもよい。また、シリコン基板の同電型につい
てもｎ型でもｐ型でもよい。また、本実施例ではメモリ
セル部の製造工程だけについて述べるが、周辺のCMOS回
路の製造方法については公知の技術を用いることができ
る。
まず、比抵抗10Ω・cm程度のｎ型シリコン基板１内に
ボロンのイオン打込み法と熱拡散法により不純物濃度10
15〜1017cm-3、深さ１〜10μｍのｐ型ウエル２を形成し
た後、選択酸化法により素子分離用の厚さ100〜1000nm
のシリコン酸化膜（フイールド酸化膜）４を形成する。
なお、この際に、通常よく知られているｎ反転防止用の
チヤネルストツパ層をフイールド酸化膜４の下に形成す
るが、ここでは省略している。続いてMOSトランジスタ
の能動領域となる部分に厚さ10〜100nmのゲート酸化膜
５を形成する〔第４図（Ａ）〕。次にフツ酸溶液を用い
たウエツトエツチングにより上記ゲート酸化膜５の一部
に接続孔13bを開口しポリシリコン膜を減圧気相化学成
長法（LPCVD法）により堆積した後、リンなどのｎ型不
純物を気相拡散により導入し、ホトリソグラフイとドラ
イエツチングによりゲート電極6a,6cのパターンに加工
し、これらのゲート電極をイオン打込みのマスクとして
用いて1014〜1016mm-2の打込み量でヒ素等のｎ型不純物
イオンのイオン打込みを行ない、所定のアニールにより
深さ0.05〜0.3μｍのｎ型不純物領域3b,3d,3eを形成す
る〔第４図（Ｂ）〕。
ボロンのイオン打込み法と熱拡散法により不純物濃度10
15〜1017cm-3、深さ１〜10μｍのｐ型ウエル２を形成し
た後、選択酸化法により素子分離用の厚さ100〜1000nm
のシリコン酸化膜（フイールド酸化膜）４を形成する。
なお、この際に、通常よく知られているｎ反転防止用の
チヤネルストツパ層をフイールド酸化膜４の下に形成す
るが、ここでは省略している。続いてMOSトランジスタ
の能動領域となる部分に厚さ10〜100nmのゲート酸化膜
５を形成する〔第４図（Ａ）〕。次にフツ酸溶液を用い
たウエツトエツチングにより上記ゲート酸化膜５の一部
に接続孔13bを開口しポリシリコン膜を減圧気相化学成
長法（LPCVD法）により堆積した後、リンなどのｎ型不
純物を気相拡散により導入し、ホトリソグラフイとドラ
イエツチングによりゲート電極6a,6cのパターンに加工
し、これらのゲート電極をイオン打込みのマスクとして
用いて1014〜1016mm-2の打込み量でヒ素等のｎ型不純物
イオンのイオン打込みを行ない、所定のアニールにより
深さ0.05〜0.3μｍのｎ型不純物領域3b,3d,3eを形成す
る〔第４図（Ｂ）〕。
次にシリコン酸化膜７を熱酸化法またはLPCVD法によ
り５〜50nmの厚さに堆積し、接続孔14aを開口し、続い
て第２層目のポリシリコン膜8a,8bをLPCVD法により10〜
500nmの厚さに堆積し、ホトリソグラフイとドライエツ
チングによりパターニングする〔第４図（Ｃ）〕。次に
厚さ５〜50nmのシリコン酸化膜等の絶縁膜９をLPCVD法
により堆積し、所定のアニールを施しデンシフアイした
後、接続孔15bをｎ型不純物領域3d上に開口し、続いて
５〜100nmの厚さの第３層目のポリシリコン膜10を500〜
650℃の堆積温度でLPCVD法により堆積し、ホトリソグラ
フイとドライエツチングによりパターニングする〔第４
図（Ｄ）〕。次に、ホトレジスト19をイオン打込みのマ
スクにして イオンを1014〜1015cm-2の打込み量にてイオン打込みを
行ない、第３層目のポリシリコン膜10中にポリシリコン
ｐチヤネルMOSトランジスタのドレイン領域，ソース領
域，チヤネル領域を形成する。ここで第３層目のポリシ
リコン膜10b,10c,10eはそれぞれポリシリコンｐチヤネ
ルMOSトランジスタのドレイン領域，ソース領域，チヤ
ネル領域を示している〔第４図（Ｅ）〕。次に100〜100
0nmの例えば4mol％程度のリンを含んだシリコン酸化膜
とごくわずかにリンを含んだシリコン酸化膜との複合膜
からなるシリコン酸化膜11をCVD法にり堆積し、メモリ
セル内の段差を緩和し、接続孔16bをホトリソグラフイ
とドライエツチングにより開孔し、スパツタリングによ
りアルミニウム膜を0.1〜２μｍの厚さに堆積し、ホト
リソグラフイとドライエツチングによりアルミニウム電
極12bのパターンに加工する〔第４図（Ｆ）〕。
り５〜50nmの厚さに堆積し、接続孔14aを開口し、続い
て第２層目のポリシリコン膜8a,8bをLPCVD法により10〜
500nmの厚さに堆積し、ホトリソグラフイとドライエツ
チングによりパターニングする〔第４図（Ｃ）〕。次に
厚さ５〜50nmのシリコン酸化膜等の絶縁膜９をLPCVD法
により堆積し、所定のアニールを施しデンシフアイした
後、接続孔15bをｎ型不純物領域3d上に開口し、続いて
５〜100nmの厚さの第３層目のポリシリコン膜10を500〜
650℃の堆積温度でLPCVD法により堆積し、ホトリソグラ
フイとドライエツチングによりパターニングする〔第４
図（Ｄ）〕。次に、ホトレジスト19をイオン打込みのマ
スクにして イオンを1014〜1015cm-2の打込み量にてイオン打込みを
行ない、第３層目のポリシリコン膜10中にポリシリコン
ｐチヤネルMOSトランジスタのドレイン領域，ソース領
域，チヤネル領域を形成する。ここで第３層目のポリシ
リコン膜10b,10c,10eはそれぞれポリシリコンｐチヤネ
ルMOSトランジスタのドレイン領域，ソース領域，チヤ
ネル領域を示している〔第４図（Ｅ）〕。次に100〜100
0nmの例えば4mol％程度のリンを含んだシリコン酸化膜
とごくわずかにリンを含んだシリコン酸化膜との複合膜
からなるシリコン酸化膜11をCVD法にり堆積し、メモリ
セル内の段差を緩和し、接続孔16bをホトリソグラフイ
とドライエツチングにより開孔し、スパツタリングによ
りアルミニウム膜を0.1〜２μｍの厚さに堆積し、ホト
リソグラフイとドライエツチングによりアルミニウム電
極12bのパターンに加工する〔第４図（Ｆ）〕。
実施例２ 本実施例は実施例１におけるスタテイツク型ランダム
アクセスメモリセルで、メモリセル内の２個のｐチヤネ
ル負荷MOSトランジスタのソースへ供電するための電源
電圧の配線をそれぞれ独立にしたもので、また、ポリシ
リコンｐチヤネルMOSトランジスタのドレイン領域と、
駆動MOSトランジスタのドレイン領域との接続方法に関
するものである。
アクセスメモリセルで、メモリセル内の２個のｐチヤネ
ル負荷MOSトランジスタのソースへ供電するための電源
電圧の配線をそれぞれ独立にしたもので、また、ポリシ
リコンｐチヤネルMOSトランジスタのドレイン領域と、
駆動MOSトランジスタのドレイン領域との接続方法に関
するものである。
第５図（Ａ），（Ｂ）は本実施例によるスタテイツク
型ランダムアクセスメモリセルの平面図を示すもので、
同図（Ａ）はチヤネルの駆動MOSトランジスタおよび転
送MOSトランジスタおよびワード線とデータ線の部分を
示す平面図であり、同図（Ｂ）はｐチヤネル負荷MOSト
ランジスタの部分を示す平面図である。
型ランダムアクセスメモリセルの平面図を示すもので、
同図（Ａ）はチヤネルの駆動MOSトランジスタおよび転
送MOSトランジスタおよびワード線とデータ線の部分を
示す平面図であり、同図（Ｂ）はｐチヤネル負荷MOSト
ランジスタの部分を示す平面図である。
さらに、第６図は第５図（Ａ），（Ｂ）のＡ−Ａ′線
における断面図である。
における断面図である。
第５図（Ａ）は実施例１の第１図（Ａ）に示したｎチ
ヤネルの駆動MOSトランジスタ、および転送MOSトランジ
スタおよびワード線とデータの部分とまつたく同一の構
造であつてもよい。
ヤネルの駆動MOSトランジスタ、および転送MOSトランジ
スタおよびワード線とデータの部分とまつたく同一の構
造であつてもよい。
第５図（Ａ），（Ｂ）および第６図において、メモリ
セル内の２個の記憶ノードに接続されている２個のポリ
シリコンｐチヤネルMOSトランジスタにおいて、それぞ
れのソース領域を形成している第３層目のポリシリコン
膜23c,23fはメモリセル内のそれぞれ別々の電源給電用
の配線となつている。また、上記２個のポリシリコンｐ
チヤネルMOSトランジスタはそれぞれ一方のドレイン領
域23aと他方のソース領域23fおよび一方のソース領域23
cと他方のドレイン領域23dが相対向している。
セル内の２個の記憶ノードに接続されている２個のポリ
シリコンｐチヤネルMOSトランジスタにおいて、それぞ
れのソース領域を形成している第３層目のポリシリコン
膜23c,23fはメモリセル内のそれぞれ別々の電源給電用
の配線となつている。また、上記２個のポリシリコンｐ
チヤネルMOSトランジスタはそれぞれ一方のドレイン領
域23aと他方のソース領域23fおよび一方のソース領域23
cと他方のドレイン領域23dが相対向している。
一方、上記２個のポリシリコンｐチヤネルMOSトラン
ジスタのドレイン領域を形成している第３層目のポリシ
リコン膜23a,23dは、ポリシリコンｐチヤネルMOSトラン
ジスタのゲート絶縁膜であるシリコン酸化膜９に開口さ
れた接続孔22a,22bを介してそれぞれ相対向するポリシ
リコンｐチヤネルQMOSトランジスタのゲート電極を形成
している第２層目のポリシリコン膜21a,21bに接続され
ている。さらに、上記第２層目のポリシリコン膜21a,21
bはシリコン酸化膜７に開口された接続孔20a,20bを介し
て、メモリセルの記憶ノードを形成している駆動MOSト
ランジスタのドレイン不純物領域3d,3fにそれぞれ接続
されている。なお、上記ゲート電極を形成している第２
層目のポリシリコン膜21a,21bはｎ型でもｐ型でもいず
れでもよい。
ジスタのドレイン領域を形成している第３層目のポリシ
リコン膜23a,23dは、ポリシリコンｐチヤネルMOSトラン
ジスタのゲート絶縁膜であるシリコン酸化膜９に開口さ
れた接続孔22a,22bを介してそれぞれ相対向するポリシ
リコンｐチヤネルQMOSトランジスタのゲート電極を形成
している第２層目のポリシリコン膜21a,21bに接続され
ている。さらに、上記第２層目のポリシリコン膜21a,21
bはシリコン酸化膜７に開口された接続孔20a,20bを介し
て、メモリセルの記憶ノードを形成している駆動MOSト
ランジスタのドレイン不純物領域3d,3fにそれぞれ接続
されている。なお、上記ゲート電極を形成している第２
層目のポリシリコン膜21a,21bはｎ型でもｐ型でもいず
れでもよい。
本実施例によれば、電源給供用の配線や第２層目と第
３層目のポリシリコンを接続するための接続孔、および
記憶ノードのｎ型不純物領域と第２層目のポリシリコン
膜を接続するための接続孔をそれぞれ効率よく配置する
ことができるため、メモリセル面積が小さく、ソフトエ
ラー耐性の高いスタテイツク型ランダムアクセスメモリ
を提供することができる。
３層目のポリシリコンを接続するための接続孔、および
記憶ノードのｎ型不純物領域と第２層目のポリシリコン
膜を接続するための接続孔をそれぞれ効率よく配置する
ことができるため、メモリセル面積が小さく、ソフトエ
ラー耐性の高いスタテイツク型ランダムアクセスメモリ
を提供することができる。
実施例３ 本実施例は、実施例２におけるスタテイツク型ランダ
ムアクセスメモリの配線電極の構造に改善を行なつたも
のである。すなわち、実施例２におけるスタテイツク型
ランダムアクセスメモリセルで、データ線を第２層目の
アルミニウム電極により形成したものに関する。
ムアクセスメモリの配線電極の構造に改善を行なつたも
のである。すなわち、実施例２におけるスタテイツク型
ランダムアクセスメモリセルで、データ線を第２層目の
アルミニウム電極により形成したものに関する。
第７図（Ａ），（Ｂ）は、本実施例によるスタテイツ
ク型ランダムアクセスメモリの平面図を示すものでは
り、第８図はその断面図を示すものである。すなわち、
第７図（Ａ）はｎチヤネルの駆動MOSトランジスタおよ
び転送MOSトランジスタおよびワード線とデータ線の部
分を示す平面図であり、同図（Ｂ）はｐチヤネルの負荷
MOSトランジスタの部分を示す平面図であり、さらに第
８図は第７図（Ａ），（Ｂ）のＡ−Ａ′線における断面
図である。
ク型ランダムアクセスメモリの平面図を示すものでは
り、第８図はその断面図を示すものである。すなわち、
第７図（Ａ）はｎチヤネルの駆動MOSトランジスタおよ
び転送MOSトランジスタおよびワード線とデータ線の部
分を示す平面図であり、同図（Ｂ）はｐチヤネルの負荷
MOSトランジスタの部分を示す平面図であり、さらに第
８図は第７図（Ａ），（Ｂ）のＡ−Ａ′線における断面
図である。
第７図（Ａ），（Ｂ）および第８図において、転送MO
Sトランジスタのドレイン不純物領域3a,3bには第１層目
のアルミニウム電極24a,24bがリンを含んだシリコン酸
化膜11に開口された接続孔16a,16bを介して接続されて
いる。さらに、データ線を構成している第２層目のアル
ミニウム電極26a,26bが平坦化されたシリコン酸化膜な
どの層間絶縁膜27上に形成されており、接続孔25a,25b
を介して第１層目のアルミニウム電極24a,24bにそれぞ
れ接続されている。
Sトランジスタのドレイン不純物領域3a,3bには第１層目
のアルミニウム電極24a,24bがリンを含んだシリコン酸
化膜11に開口された接続孔16a,16bを介して接続されて
いる。さらに、データ線を構成している第２層目のアル
ミニウム電極26a,26bが平坦化されたシリコン酸化膜な
どの層間絶縁膜27上に形成されており、接続孔25a,25b
を介して第１層目のアルミニウム電極24a,24bにそれぞ
れ接続されている。
本実施例によれば、データ線を形成している第２層目
のアルミニウム電極26a,26bは、接続孔25a,25bを完全に
覆うように配置せしめるために通常必要とするレイアウ
ト余裕のためにいわゆるドグボーン形状になるが、この
ドグボーンを並べて配置せずに、互いにずらして配置せ
しめることができるため、メモリセルの横方向の長さを
小さくすることができ、高集積のスタテイツク型ランダ
ムアクセスメモリセルを提供することがでできる。ま
た、データ線を形成している第２層目のアルミニウム電
極と下層のその他の導電膜（例えばワード線を構成して
いるゲート電極6a）との間の絶縁膜の厚さを厚くするこ
とができるため、メモリセル内のデータ線に寄生的に生
じている容量成分が小さくなり、メモリの書き込みや読
み出しの動作速度を速くすることができる。
のアルミニウム電極26a,26bは、接続孔25a,25bを完全に
覆うように配置せしめるために通常必要とするレイアウ
ト余裕のためにいわゆるドグボーン形状になるが、この
ドグボーンを並べて配置せずに、互いにずらして配置せ
しめることができるため、メモリセルの横方向の長さを
小さくすることができ、高集積のスタテイツク型ランダ
ムアクセスメモリセルを提供することがでできる。ま
た、データ線を形成している第２層目のアルミニウム電
極と下層のその他の導電膜（例えばワード線を構成して
いるゲート電極6a）との間の絶縁膜の厚さを厚くするこ
とができるため、メモリセル内のデータ線に寄生的に生
じている容量成分が小さくなり、メモリの書き込みや読
み出しの動作速度を速くすることができる。
本発明によれば、スタテイツク型ランダムアクセスメ
モリセルの記憶ノードに容量素子を付加せしめることが
できるため、記憶ノードの蓄積電荷量が増し、従つてα
線がメモリセルに照射した時に生じるソフトエラーに対
する耐性が向上する。しかも本発明によるメモリセルの
構造は、ポリシリコンPMOSトランジスタを負荷としたSR
AMセルの製造工程に工程数の増加なしに同時に形成する
ことができる。
モリセルの記憶ノードに容量素子を付加せしめることが
できるため、記憶ノードの蓄積電荷量が増し、従つてα
線がメモリセルに照射した時に生じるソフトエラーに対
する耐性が向上する。しかも本発明によるメモリセルの
構造は、ポリシリコンPMOSトランジスタを負荷としたSR
AMセルの製造工程に工程数の増加なしに同時に形成する
ことができる。
第１図，第４図，第６図、および第８図は本発明の一実
施例の素子部の断面図、第２図，第５図および第７図は
本発明の一実施例の素子部の平面図、第３図は本発明の
一実施例セルの等価回路図、第９図は従来技術の素子部
の平面図、第10図は従来技術の素子部の断面図、第11図
は従来技術セルの等価回路図、第12図は本発明の効果を
示す特性図である。 1,39……シリコン基板、２……ｐ型ウエル、3a,3b,3c,3
d,3e,28a,28b,28c,28d,28e……ｎ型不純物領域、4,41…
…シリコン酸化膜（フイールド酸化膜）、5,42……ゲー
ト酸化膜、6a,6b,6c,30a,30b,30c……ゲート電極、7,1
1,27,43,44……シリコン酸化膜、8a,8b,21a,21b,32a,32
b,32e……第２層目ポリシリコン、32c,32d……第２層目
ポリシリコン中のチヤネル部、９……絶縁膜、10a,10b,
10c,23a,23c,23d,23f……第３層目ポリシリコン膜、10
d,10e,23b,23e……第３層目ポリシリコン膜中のチヤネ
ル部、12a,12b,24a,24b,36a,36b,36c,36d……第１層目
アルミニウム電極、13a,13b,13c,14a,14b,15a,15b,16a,
16b,20a,20b,22a,22b,25a,25b,29a,29b,35a,35b,35c,35
d……接続孔、17,17′,45,45′……データ線、18,46…
…ワード線、19……ホトレジスト、26a,26b……第２層
目アルミニウム電極、37a,37b,38a,38b……イオン打込
み阻止領域、T1,T2,T3,T4,T7,T8,T9,T10……ｎチヤネル
MOSトランジスタ、T5,T6……ポリシリコンｐチヤネルMO
Sトランジスタ、T11,T12……ｐチヤネルMOSトランジス
タ、C1,C2……容量素子、N1,N2,N3,N4……メモリセル記
憶ノード、D1,D2……Ｐ＋Ｎ＋ダイオード。
施例の素子部の断面図、第２図，第５図および第７図は
本発明の一実施例の素子部の平面図、第３図は本発明の
一実施例セルの等価回路図、第９図は従来技術の素子部
の平面図、第10図は従来技術の素子部の断面図、第11図
は従来技術セルの等価回路図、第12図は本発明の効果を
示す特性図である。 1,39……シリコン基板、２……ｐ型ウエル、3a,3b,3c,3
d,3e,28a,28b,28c,28d,28e……ｎ型不純物領域、4,41…
…シリコン酸化膜（フイールド酸化膜）、5,42……ゲー
ト酸化膜、6a,6b,6c,30a,30b,30c……ゲート電極、7,1
1,27,43,44……シリコン酸化膜、8a,8b,21a,21b,32a,32
b,32e……第２層目ポリシリコン、32c,32d……第２層目
ポリシリコン中のチヤネル部、９……絶縁膜、10a,10b,
10c,23a,23c,23d,23f……第３層目ポリシリコン膜、10
d,10e,23b,23e……第３層目ポリシリコン膜中のチヤネ
ル部、12a,12b,24a,24b,36a,36b,36c,36d……第１層目
アルミニウム電極、13a,13b,13c,14a,14b,15a,15b,16a,
16b,20a,20b,22a,22b,25a,25b,29a,29b,35a,35b,35c,35
d……接続孔、17,17′,45,45′……データ線、18,46…
…ワード線、19……ホトレジスト、26a,26b……第２層
目アルミニウム電極、37a,37b,38a,38b……イオン打込
み阻止領域、T1,T2,T3,T4,T7,T8,T9,T10……ｎチヤネル
MOSトランジスタ、T5,T6……ポリシリコンｐチヤネルMO
Sトランジスタ、T11,T12……ｐチヤネルMOSトランジス
タ、C1,C2……容量素子、N1,N2,N3,N4……メモリセル記
憶ノード、D1,D2……Ｐ＋Ｎ＋ダイオード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 直孝 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 下東 勝博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−92253（ＪＰ，Ａ) 特開 昭63−19847（ＪＰ，Ａ) 特開 昭60−246670（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１導電型の負荷用MOSトランジスタと第
２導電型の駆動用MOSトランジスタを直列接続してなる
第１及び第２のインバータ回路を有し、 前記第１のインバータ回路を構成する前記負荷用MOSト
ランジスタと前記駆動用MOSトランジスタのゲートを前
記第２のインバータ回路を構成する前記負荷用MOSトラ
ンジスタと前記駆動用MOSトランジスタのドレインに接
続し、 前記第２のインバータ回路を構成する前記負荷用MOSト
ランジスタと前記駆動用MOSトランジスタのゲートを前
記第１のインバータ回路を構成する前記負荷用MOSトラ
ンジスタと前記駆動用MOSトランジスタのドレインに接
続したフリップフロップ回路を有するメモリセルを複数
具備する半導体記憶装置であって、 前記駆動用MOSトランジスタのチャネル、ソース、及び
ドレインを含む第１の層と、 前記第１の層の上に第１の絶縁膜を介して形成された前
記駆動用MOSトランジスタのゲートを含む第２の層と、 前記第２の層の上に第２の絶縁膜を介して形成された前
記負荷用MOSトランジスタのゲートを含む第３の層と、 前記第３の層の上に第３の絶縁膜を介して形成された前
記負荷用MOSトランジスタのチャネルを含む第４の層と
を有し、 前記メモリセル内で、前記第１のインバータ回路の駆動
用MOSトランジスタの上に前記第２のインバータの負荷
用MOSを配置し、前記第２のインバータの駆動用MOSのト
ランジスタ上に前記第１のインバータの負荷用MOSトラ
ンジスタを配置することを特徴とする半導体記憶装置。 - 【請求項２】そのソースが第１の電源に接続さた第１導
電型の負荷用MOSトランジスタとそのソースが第２の電
源に接続された第２導電型の駆動用MOSトランジスタを
直列接続してなる第１及び第２のインバータ回路を有
し、 前記第１のインバータ回路を構成する前記負荷用MOSト
ランジスタと前記駆動用MOSトランジスタのゲートを前
記第２のインバータ回路を構成する前記負荷用MOSトラ
ンジスタと前記駆動用MOSトランジスタのドレインに接
続し、 前記第２のインバータ回路を構成する前記負荷用MOSト
ランジスタと前記駆動用MOSトランジスタのゲートを前
記第１のインバータ回路を構成する前記負荷用MOSトラ
ンジスタと前記駆動用MOSトランジスタのドレインに接
続したフリップフロップ回路を有するメモリセルを複数
具備する半導体記憶装置であって、 前記駆動用MOSトランジスタのチャネル、ソース、及び
ドレインを含む第１の層と、 前記第１の層の上に第１の絶縁膜を介して形成された前
記駆動用MOSトランジスタのゲートを含む第２の層と、 前記第２の層の上に第２の絶縁膜を介して形成された前
記負荷用MOSトランジスタのゲートを含む第３の層と、 前記第３の層の上に第３の絶縁膜を介して形成された前
記負荷用MOSトランジスタのチャネル、ソース、及びド
レインを含む第４の層とを有し、 前記メモリセル内において前記第４の層は、前記第１及
び第２のインバータの前記負荷用MOSトランジスタのそ
れぞれに独立されてなることを特徴とする半導体記憶装
置。 - 【請求項３】前記メモリセル内で、前記第１のインバー
タ回路の駆動用MOSトランジスタの上に前記第２のイン
バータの負荷用MOSを配置し、前記第２のインバータの
駆動用MOSのトランジスタ上に前記第１のインバータの
負荷用MOSトランジスタを配置することを特徴とする請
求項３に記載の半導体記憶装置。 - 【請求項４】前記第２の絶縁膜は５〜50nmのシリコン系
の絶縁膜であり、前記第２の層に含まれる前記駆動用MO
Sトランジスタのゲートと前記第３の層に含まれる前記
負荷用MOSトランジスタのゲートとの間に第１の容量素
子が形成されてなることを特徴とする請求項１から請求
項３のいずれかに記載の半導体記憶装置。 - 【請求項５】前記第３の絶縁膜は５〜50nmのシリコン系
の絶縁膜であり、 前記第３の層に含まれる前記負荷用MOSトランジスタの
ゲートは、前記第４の層に含まれる前記負荷用MOSトラ
ンジスタのチャネルと重なるように形成するとともに、
前記第４の層に含まれる前記負荷用MOSトランジスタの
ソース及びドレインとなると重なるように延在させ、 前記第３の層の前記負荷用MOSトランジスタのゲート
と、前記第４の層の前記負荷用MOSトランジスタのソー
ス及びドレインの間にそれぞれ第２及び第３の容量素子
が形成されてなることを特徴とする請求項１から請求項
４のいずれかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287674A JP2702999B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63287674A JP2702999B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134869A JPH02134869A (ja) | 1990-05-23 |
| JP2702999B2 true JP2702999B2 (ja) | 1998-01-26 |
Family
ID=17720250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63287674A Expired - Lifetime JP2702999B2 (ja) | 1988-11-16 | 1988-11-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702999B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324961A (en) * | 1991-01-30 | 1994-06-28 | Texas Instruments Incorporated | Stacked capacitor SRAM cell |
| US5514615A (en) * | 1991-03-20 | 1996-05-07 | Fujitsu Limited | Method of producing a semiconductor memory device having thin film transistor load |
| US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5404326A (en) * | 1992-06-30 | 1995-04-04 | Sony Corporation | Static random access memory cell structure having a thin film transistor load |
-
1988
- 1988-11-16 JP JP63287674A patent/JP2702999B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134869A (ja) | 1990-05-23 |
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