JP2749087B2

JP2749087B2 - 半導体集積回路装置

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Publication number: JP2749087B2
Application number: JP63325825A
Authority: JP
Inventors: 怜目黒; 清文内堀; 範夫鈴木; 真元吉; 淳義小池; 俊明山中; 芳男酒井; 繁本城; 修湊; 徹加賀; 直孝橋本; 孝司橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1998-05-13
Anticipated expiration: 2013-05-13
Also published as: JPH02172273A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特にCMOSタイ
プのメモリセルで構成したSRAMを有する半導体集積回路
装置に適用して有効な技術である。

〔従来の技術〕

CMOS型のSRAMのメモリセルは２個のｎチャネル駆動用
MIOSFETと２個のｐチャネル負荷用MISFETからなるイン
バータ回路をそれぞれ交差接続して成るフリップフロッ
プ回路と、このフリップフロップ回路の２つの記憶ノー
ドに接続されているｎチャネルの転送用MISFETで構成さ
れており、フリップフロップ回路には電源電圧Ｖ_CCと接
地電位が供給されており、各々の転送用MISFETのドレイ
ンには１対のデータ線が接続されており、共通ゲートは
ワード線となっている。このようなSRAMのメモリセルの
動作はよく知られているように、ワード線を立ち上げ、
転送用MISFETを介してデータ線から“High"または“Lo
w"の情報を記憶ノードに記憶させたり、逆に記憶ノード
の状態を読み出すことによりスタテック記憶装置として
機能している。なおこのようなCMOS回路を有するSRAMの
メモリセルは待期時はMISFETのリーク電流がメモリセル
に流れるだけできわめて消費電力が低いという特徴を有
している。

しかしながら、CMOS型のSRAMのメモリセルは、合計６
個のMISFETで１個のメモリセルを構成する為に、チップ
サイズが大きくなってしまうという問題点がある。この
ような問題点を解決するために、スタックドシーモ
ス（Stacked CMOS）と呼ばれるメモリセルが、IEEE TRA
NSACTIONS ON ELECTRON DEVICES,VOL.ED-32,No.2 FEBRU
ARY 1985,p.273-277に記載されている。この“Stacked
CMOS"と呼ばれるメモリセルは、フリップフロップ回路
のＰチャンネルの負荷用MISFETをｎチャンネルの駆動用
MISFET上のポリシリコン膜に形成したものである。さら
に、このメモリセルについて第24,25図を用いて説明す
ると、シリコン基板内に形成されたｎチャネルの駆動用
MISFETのゲート電極3bの上部および側面は少なくとも薄
い絶縁膜14で覆われており、さらにその上部および側面
にはポリシリコン膜が設けられており、上記ポリシリコ
ン膜中にｐチャネルの負荷用MISFETのソース5e,ドレイ
ン5b,チャネル部5dが形成されている。さらに上記ｐチ
ャネルの負荷用MISFETのゲート電極は、チャネル部5dの
直下にあるｎチャネルの駆動用MISFETのゲート電極3bと
共通であり、上記ｐチャネルの負荷用MISFETのチャネル
部5dはｎチャンネルの駆動用MISFETのゲート電極3b上に
形成されており、薄い絶縁膜14はｐチャネルMISFETのゲ
ート絶縁膜となっている。そしてフリップフロップ回路
の駆動用MISFETは共通ソースを形成しているｎ型不純物
領域1eとドレインを形成しているｎ型不純物領域1c,1d
およびゲート電極3b,3cにより構成されている。また、
それぞれのゲート電極3b,3cは接続孔2b,2aを通して互い
のドレイン側の不純物領域に交差接続されている。さら
に、それぞれの駆動用MISFETのドレインを形成している
ｎ型不純物領域1c,1dは、フリップフロップ回路に接続
されるｎチャネルの転送用MISFETのソースと共通で、フ
リップフロップ回路の記憶ノードを構成しており、上記
転送用MISFETは上記ソース不純物領域と共通ゲート電極
3aおよびドレインを形成しているｎ型不純物領域1a,1b
により構成されている。また、上記ｎ型不純物領域1a,1
bには接続孔8a,8bを介してアルミニウム電極9a,9bに接
続されている。なお、共通ゲート電極3aはメモリ内のワ
ード線を構成し、アルミニウム電極9a,9bはデータ線を
それぞれ構成している。また、ｐチャネルの負荷用MISF
ETのドレインを形成しているｐ型不純物が高濃度に添加
された低抵抗ポリシリコン膜5a,5bおよび駆動用MISFET
のゲート電極3b,3c上にはそれぞれの領域が共通に露出
されるような接続孔8e,8fが開孔されており、アルミニ
ウム電極9c,9dによりポリシリコン膜5aとゲート電極3b
およびポリシリコン膜5bとゲート電極3cがそれぞれ接続
されている。さらにｐチャネルの負荷用MISFETのソース
はｐ型の不純物が高濃度に添加された共通の低抵抗ポリ
シリコン膜5eから成っており、電源電圧Ｖ_CCが２つのｐ
チャネルの負荷用MISFETのソースに供給されている。ま
た上記ｐチャネルMISFETのチャネル部5c,5dは駆動用MIS
FETのゲート電極3c,3d上にそれぞれ配置されている。

〔発明が解決しようとする課題〕

本発明者の検討によれば、前記メモリセルには、次の
ような問題点があることが判明した。

まず、シリコン基板内に形成されているｎチャネルの
駆動用MISFETのゲート電極と積層化されているｐチャネ
ルの負荷用MISFETのゲート電極は共有されているため
に、ｐチャネルの負荷用MISFETのチャネル部は必ず駆動
用MISFETのゲート電極上に配置しなければならない。従
ってメモリセルをレイアウトする場合の自由度が小さく
なるために効率的にメモリセル面積を縮小することがで
きないことが問題であった。さらに、駆動用MISFETのゲ
ート電極上に薄い絶縁膜を形成するためにはゲート電極
の材料が限定される場合があり、メモリの動作速度を速
くするために必要なタングステンやモリブデンなどの高
融点金属やそれらのシリサイドなどの表面に薄い絶縁膜
を形成することは困難であり現実的にはこれらの低抵抗
材料を使用できないという問題もあった。また、積層化
されたｐチャネルMISFETの駆動能力はシリコン基板内に
作成したｐチャネルMISFETに比べて小さいことがこれま
で報告されており、例えばポリシリコンを用いたｐチャ
ネルMOSトランジスタ内のホールの易動度は10cm²/V・Ｓ
程度である。このような駆動能力の低い負荷用MISFETを
有するスタテックメモリでは以下のような問題があっ
た。すなわちメモリチップの封止に用いるレジン等の材
料やアルミニウム等の配線材料の中に微量に含まれてい
るウラニウム（Ｕ）やトリウム（Th）が崩壊するときに
発生するα線がメモリセル内の“High"状態にある記憶
ノード部に入射すると、α線の飛程に沿って電子−正孔
対が発生し、空乏層の電界により引き寄せられ記憶ノー
ドの電位を変動させ、この結果電位変動がフリップフロ
ップの反転に十分な値であればメモリの情報が破壊され
る。これがソフトエラーと呼ばれる現象であり、すべて
のMISFETがシリコン基板内に形成されている従来の完全
CMOS型のSRAMのメモリセルではｐチャネル負荷用MISFET
の駆動能力を示すホールの易動度は200cm²/VS以上であ
り、記憶ノードの電位変動に追従して記憶ノードに電流
を供給することができた。ところが積層化されたｐチャ
ネルMISFETを用いたSRAMのメモリセルでは前記のように
電流駆動能力が小さく、記憶ノードの電位変動に対して
情報が破壊されるまでの間に十分な電流を記憶ノードに
供給できない。また、記憶ノード部には駆動用MISFETの
ドレイン部に形成されているＰ−Ｎ接合部の容量や、ゲ
ート容量によりある程度の電荷が蓄えられており、記憶
ノードの電位変動をこの電荷の補給により回復できれば
問題ないが、高集積化されたメモリセルではセル面積が
小さい為、前述のＰ−Ｎ接合部の容量やゲート容量も小
さいので蓄えられている電荷が小さく、さらに、Ｐチャ
ンネルMISFETの電流駆動能力も小さい為記憶ノードに十
分な電荷が補給できず、この結果、メモリセルの情報が
破壊されてれしまうという問題がある。

本発明の目的は、メモリセルをレイアウトする場合の
自由度が大きいメモリセル構造を有するSRAMを提供する
ことにある。

本発明の他の目的は、高速動作を可能にしたSRAMを提
供することにある。

本発明の他の目的は、ソフトエラーに対して強いメモ
リセルを有するSRAMを提供することにある。

〔発明を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

（１） CMOSタイプのSRAMのメモリセルにおいて、駆動
用MISFETの上部に駆動用MISFETのゲート電極とは別のゲ
ート電極を有する負荷用MISFETを設けた構造とする。

（２） CMOSタイプのSRAMのメモリセルにおいて、駆動
用MISFETのゲート電極と、それと同時に形成される転送
用MISFETのゲート電極とをシリサイド層を有する導電層
とした構造とする。

（３） CMOSタイプのSRAMのメモリセルにおいて、駆動
用MISFETの上部に形成された負荷用MISFETのゲート電極
とソース・ドレイン領域をオーバーラップさせることに
よって等価的に保持ノードの容量を大とした構造とす
る。

（４） CMOSタイプのSRAMのメモリセルにおいて、駆動
用MISFETのゲート電極の上部に、絶縁膜を介して負荷用
MISFETを形成した構造において、負荷用MISFETはゲート
電極を下にしてチャンネル領域及びソース・ドレイン領
域をゲート電極の上部に位置させ、等価的に保持ノード
の容量が大となる構造とする。

〔作用〕

上述した手段（１）によれば、駆動用MISFETのゲート
電極に対して、負荷用MISFETのソース・ドレイン及びチ
ャンネル領域をほとんど制約なしにレイアウトできるの
で、レイアウトの自由度を大とすることができる。

また、上述した手段（２）によれば、転送用MISFETの
ゲート電極をシリサイド層で構成でき、転送用MISFETの
ゲート電極と一体に形成されるワード線の抵抗を低減で
きるので、情報の読み出し、書き込み動作を高速で行う
ことができる。

また、上述した手段（３）によれば、負荷用MISFETの
ゲート電極とソース・ドレイン領域とが重なることによ
って構成される容量により、情報保持ノードに接続され
た容量を大きくすることができる。

さらに、上述した手段（４）によれば、駆動用MISFET
のゲート電極と負荷用MISFETのゲート電極とを絶縁膜を
介して対向して配置することにより、両ゲート電極間に
容量を設けることにより、情報保持ノードに接続された
容量を大きくすることができる。

〔発明の実施例〕

本発明の実施例ＩであるSRAMのメモリセルを第３図
（等価回路図）で示す。

第３図に示すように、SRAMのメモリセルは、相補性デ
ータ線DL,▲▼とワード線WLとの交差部に配置され
ている。相補性データ線DLは行方向に延在している。ワ
ード線WLは列方向に延在している。

前記メモリセルは、フリップフロップ回路とその一対
の入出力端子に一方の半導体領域が夫々接続された２個
の転送用MISFETQt₁及びQt₂で構成されている。

前記転送用MISFETQt₁,Qt₂の夫々はｎチャネル型で構
成されている。転送用MISFETQt₁,Qt₂の夫々の他方の半
導体領域は相補性データ線DLに接続されている。転送用
MISFETQt₁,Qt₂の夫々のゲート電極はワード線WLに接続
されている。

フリップフロップ回路は情報蓄積部（情報蓄積ノード
部を有する）として構成されている。フリップフロップ
回路は、２個の駆動用MISFETQd₁及びQd₂と２個の負荷用
MISFETQp₁及びQp₂とで構成されている。駆動用MISFETQd
₁及びQd₂はｎチャネル型で構成され、負荷用MISFETQp₁
及びQp₂はｐチャネル型で構成されている。つまり、フ
リップフロップ回路は完全CMOSで構成されている。

駆動用MISFETQd₁,Qd₂の夫々のソース領域は基準電圧
Ｖ_SSに接続されている。基準電圧Ｖ_SSは、例えば回路の
接地電位０〔Ｖ〕である。駆動用MISFETQd₁のドレイン
領域は、負荷用MISFETQp₁のドレイン領域、転送用MISFE
TQt₁の一方の半導体領域、駆動用MISFETQd₂のゲート電
極及び負荷用MISFETQp₂のゲート電極に接続されてい
る。駆動用MISFETQd₂のドレイン領域は、負荷用MISFETQ
p₂のドレイン領域、転送用MISFETQt₂の一方の半導体領
域、駆動用MISFETQd₁のゲート電極及び負荷用MISFETQp₁
のゲート電極に接続されている。負荷用MISFETQp₁,Qp₂
の夫々のソース領域は電源電圧Ｖ_CCに接続されている。
電源電圧Ｖ_CCは、例えば回路の動作電圧５〔Ｖ〕であ
る。

次に、このように構成されるSRAMの具体的なメモリセ
ルの構造について、第２図（平面図）及び第１図（第２
図のIII-III切断線で切った断面図）を用いて簡単に説
明する。

前記メモリセルは、第１図及び第２図に示すように、
単結晶珪素からなるｎ^-型半導体基板21の主面部に形成
されたｐ^-型ウエル領域22の主面部に設けられている。
図示しないが、ｐ^-型ウエル領域22と異なる領域におい
て、半導体基板21の主面部にはｎ^-型ウエル領域が設け
られている。メモリセル間或はメモリセルを構成する各
素子間において、ウエル領域22の主面にはフィールド絶
縁膜23及びｐ型チャネルストッパ領域24が設けられてい
る。フィールド絶縁膜23,チャネルストッパ領域24の夫
々は、メモリセル間或はメモリセルを構成する素子間を
電気的に分離するように構成されている。

メモリセルの転送用MISFETQt₁,Qt₂の夫々は、第１
図，第２図及び第４図（所定の製造工程における平面
図）で示すように、フィールド絶縁膜23及びチャネルス
トッパ領域24で囲まれた領域内において、ウエル領域22
の主面に構成されている。すなわち、転送用MISFETQt₁,
Qt₂の夫々は、主に、ウエル領域22,ゲート絶縁膜25,ゲ
ート電極27,ソース領域及びドレイン領域である一対の
ｎ型半導体領域29及び一対のｎ⁺型半導体領域31で構成
されている。

ウエル領域22はチャネル形成領域として使用される。

ゲート絶縁膜25はウエル領域22の主面を酸化して形成
した酸化珪素膜で構成されている。

転送用MISFETQt₁,Qt₂及び駆動用MISFETQd₁,Qd₂のゲー
ト電極27は同一層でゲート絶縁膜25の所定の上部に構成
されている。ゲート電極27は、多結晶珪素膜27Aの上部
に高融点金属シリサイド膜（WSi₂）27Bが積層された複
合膜で構成されている。各結晶珪素膜27Aは、CVDで堆積
され、抵抗値を低減するｎ型不純物（Ｐ又はAs）が導入
されている。高融点金属シリサイド膜27Bはスパッタ又
はCVDで堆積させている。この複合膜で構成されたゲー
ト電極27は、多結晶珪素膜の単層に比べて比抵抗値が小
さく、動作速度の高速化を図ることができる。駆動用MI
SFETQd₁,Qd₂のゲート電極と同時に形成される。転送用M
ISFETQt₁,Qt₂のゲート電極、すなわちワード線を、抵抗
値の小さい高融点金属シリサイド膜を用いて形成してい
るので情報の読み出し、書き込み動作の高速化を実現で
きる。また、ゲート電極27は、上層が高融点金属シリサ
イド膜27Bで構成されているので、ゲート電極27の上層
の多結晶珪素膜（34及び37）に導入される不純物の導電
型に関係なく、上層の多結晶珪素膜との接続に際しては
オーミック接続を行うことができる。

転送用MISFETQt₁,Qt₂の夫々のゲート電極27は、列方
向に延在するワード線（WL）27と一体に構成されてい
る。ワード線27はフィールド絶縁膜23上に設けられてい
る。

また、ゲート電極27は、多結晶珪素膜27Aの上部に前
記以外の高融点金属シリサイド（MoSi₂,TaSi₂,TiSi₂）
膜或は高融点金属（Mo,Ta,Ti,W）膜を積層した複合膜で
構成してもよい。また、ゲート電極27は、多結晶珪素
膜、高融点金属膜或は高融点金属シリサイド膜の単層で
構成してもよい。

低不純物濃度の半導体領域29は、高不純物濃度の半導
体領域31と一体に構成され、ウエル領域22の主面部にお
いてチャネル形成領域側に設けられている。低不純物濃
度の半導体領域29は、転送用MISFETQt₁,Qt₂の夫々を所
謂LDD（Lightly Doped Drain）構造に構成するようにな
っている。低不純物濃度の半導体領域29はゲート電極27
に対して自己整合で構成されている。

高不純物濃度の半導体領域31は、ゲート電極27の側壁
に形成されたサイドウォールスペーサ30に対して自己整
合で構成されている。

メモリセルの駆動用MISFETQd₁,Qd₂の夫々は、前記転
送用MISFETQt₁,Qt₂の夫々と実質的に同様の構造で構成
されている。すなわち、駆動用MISFETQd₁,Qd₂の夫々
は、ウエル領域22,ゲート絶縁膜25,ゲート電極27,ソー
ス領域及びドレイン領域である一対のｎ型半導体領域29
及び一対のｎ⁺型半導体領域31で構成されている。駆動
用MISFETQd₁,Qd₂の夫々はLDD構造で構成されている。

駆動用MISFETQd₂のゲート電極27の延在する一端は、
接続孔26を通過し、ｎ⁺型半導体領域28を介在させ、転
送用MISFETQt₁の一方の半導体領域31に接続されてい
る。同様に、駆動用MISFETQd₁のゲート電極27の延在す
る一端は、接続孔26は通過し、ｎ⁺型半導体領域28を介
在させ、転送用MISFETQt₂の一方の半導体領域31に接続
されている。接続孔26はゲート絶縁膜25に形成されてい
る。半導体領域28は、ゲート電極27の下層の多結晶珪素
膜27Aから接続孔26を通してウエル領域22の主面部に拡
散されたｎ型不純物で構成されている。

駆動用MISFETQd₂のゲート電極27の延在する他端は、
接続孔26を通過し、ｎ⁺型半導体領域28を介在させ、駆
動用MISFETQd₁のドレイン領域である半導体領域31に接
続されている。駆動用MISFETQd₂のドレイン領域である
半導体領域31と転送用MISFETQt₂の一方の半導体領域31
とは一体に構成されている。

前記転送用MISFETQt₁,Qt₂の夫々の他方の半導体領域3
1には、層間絶縁膜38に形成された接続孔39を通して、
データ線（DL）40が接続されている。データ線40は層間
絶縁膜38の上部を行方向に延在するように構成されてい
る。データ線40は、例えばアルミニウム膜か、マイグレ
ーションを防止するCu又は及びSiが添加されたアルミニ
ウム合金膜で構成する。

駆動用MISFETQd₁,Qd₂の夫々のソース領域である半導
体領域31は基準電圧Ｖ_SSが印加されている。この基準電
圧Ｖ_SSの供給は、ゲート電極27及びワード線27と同一導
電層、つまり、多結晶珪素膜27A及び高融点金属シリサ
イド膜27Bとからなる複合膜で形成されかつ同一列方向
に延在する基準電圧配線によって行われている。この基
準電圧配線は、ゲート絶縁膜25に形成された接続孔26を
通して駆動用MISFETQd₁,Qd₂の夫々のソース領域である
半導体領域31に接続されている。

メモリセルの負荷用MISFETQp₁は駆動用MISFETQd₂の上
部に構成されている。負荷用MISFETQp₂は駆動用MISFETQ
d₁の上部に構成されている。すなわち、負荷用MISFETQp
₁,Qp₂の夫々は、主に、ゲート電極34,ゲート絶縁膜35,
チャネル形成領域37A,ドレイン領域37B及びソース領域3
7Cで構成されている。

第７図（所定の製造工程における平面図）に詳細に示
すように、負荷用MISFETQp₁のゲート電極34は、駆動用M
ISFETQd₂のゲート電極27の上部にそれを覆うように構成
されている。ゲート電極34とゲート電極27との間には層
間絶縁膜32が設けられている。負荷用MISFETQp₁のゲー
ト電極34は、層間絶縁膜32に形成された接続孔33を通し
て駆動用MISFETQd₁のゲート電極27の高融点金属シリサ
イド膜27Bの表面に接続されている。したがって、負荷
用MISFETQp₁のゲート電極34は、ゲート電極27を介在さ
せて駆動用MISFETQd₁のドレイン領域である半導体領域3
1に接続されている。同様に、負荷用MISFETQp₂のゲート
電極34は、駆動用MISFETQd₁のゲート電極27の上部にそ
れを覆うように構成されている。負荷用MISFETQp₂のゲ
ート電極34は、接続孔33を通して駆動用MISFETQd₂のゲ
ート電極27の高融点金属シリサイド膜27Bの表面に接続
される。したがって、負荷用MISFETQp₂のゲート電極34
は、転送用MISFETQt₁の一方の半導体領域31と一体に構
成された、駆動用MISFETQd₂のドレイン領域である半導
体領域31に接続されている。

このゲート電極34は抵抗値を低減する不純物が導入さ
れた多結晶珪素膜で構成されている。この多結晶珪素膜
にはｐ型不純物（Ｂ）が導入されている。ゲート電極34
は、ｐ型不純物（Ｂ）が導入された多結晶珪素膜でゲー
ト電極34を構成されており、寄生ダイオードの挿入を避
けるために、高融点金属シリサイド膜27Bを介在させ
て、半導体領域31或はゲート電極27に接続する。ｐ型不
純物が導入された多結晶珪素膜からなるゲート電極34
は、ｎ型ゲート電極の場合に比べて負荷用MISFETQp₁,Qp
₂の夫々のしきい値電圧を下げることができる。このし
きい値電圧の低下は、負荷用MISFETQp₁,Qp₂の夫々のチ
ャネル形成領域37Aに導入される不純物の導入量を低下
させることができるので、不純物の導入量を制御し易く
なる。

また、ゲート電極34にｎ型不純物（As又はＰ）を導入
した場合、駆動用MISFETQd₁,Qd₂の夫々のゲート電極27
又はｎ型半導体領域31との接続に際して、オーミック特
性を損なうことはない。

また、本発明者の基礎研究の結果、1000〔Å〕程度或
はそれ以上の膜厚でゲート電極34を形成した場合、駆動
用MISFETd₁又はQd₂のゲート電極27からの電界効果によ
ってゲート電極34（多結晶珪素膜）の内部に空乏層が形
成され、ゲート電極27からの電界効果をゲート電極34で
遮蔽することができる効果が確認された。したがって、
ゲート電極34は前記膜厚で構成されている。

また、ゲート電極34は、多結晶珪素膜に限定されず、
高融点金属シリサイド膜或は高融点金属膜の単層で構成
してもよい。この場合においては、ゲート電極34と接続
される導電層の導電型が関係なくなる。また、ゲート電
極34は、多結晶珪素膜上に高融点金属シリサイド膜又
は、高融点金属膜との複合膜でもよい。

また、駆動用MISFETQd₂,Qd₁のゲート電極27と負荷用M
ISFETQp₁,Qp₂のゲート電極34間には、層間絶縁膜32を誘
電体とする容量Ｃ₅が形成されている。

この容量Ｃ₅は、第３図に示すようにフリップフロッ
プ回路の蓄積ノード部Ｎ₁,N₂の容量を増加させる効果が
ある。

ゲート絶縁膜35は、CVDで堆積させた酸化珪素膜で構
成されている。

チャネル形成領域37Aは、第６図（所定の製造工程に
おける平面図）に詳細に示すように、ゲート絶縁膜35の
所定の上部に形成されている。チャネル形成領域37Aは
抵抗値を低減する不純物が導入されていないか、又は若
干ｐ型不純物が導入された、ｉ型の多結晶珪素膜で構成
されている。

ドレイン領域37Bは、前記チャネル形成領域37Aの一端
側と一体に構成されており、ｐ型不純物が導入されたｐ
型の多結晶珪素膜で構成されている。ドレイン領域37B
は、ゲート絶縁膜35（チャネル形成領域37A部分以外は
層間絶縁膜として使用される）に形成された接続孔36を
通してゲート電極27に接続されている。ドレイン領域37
B,ゲート電極27は高融点金属シリサイド層を介して接続
されている為、ドレイン領域37Aとゲート電極27とはオ
ーミック接続することができる。

ソース領域37Cは、チャネル形成領域37Aの他端側と一
体に構成されており、ｐ型不純物が導入されたｐ型の多
結晶珪素膜で構成されている。ソース領域37Cは列方向
に延在する電源電圧配線Ｖ_CCと一体に構成されている。

また、第１図に示すように、負荷用MISFETQp₁のゲー
ト電極34とソース領域37C及びドレイン領域37Bとは、積
極的にオーバーラップするように形成されている。この
ようにオーバラップさせることにより負荷用MISFETQp₁
のゲートソース間には容量Ｃ₃，そしてゲート−ドレイ
ン間には容量Ｃ₁がつくことになる。さらに同様に負荷
用MISFETQp₂のゲート−ソース間には、Ｃ₄，そしてゲー
ト−ドレイン間には容量Ｃ₂がつく。これらの容量Ｃ₁〜
Ｃ₄は、情報蓄積ノードＮ₁,N₂に接続されたと等価にな
り、情報蓄積ノードに付く容量を増加できる。その為、
α線等によるソフトエラーが発生しにくいという効果が
得られる。

このようにCMOSタイプのメモリセルを有するSRAMで前
記負荷用MISFETQpのゲート電極34を駆動用MISFETQdのゲ
ート電極27の上部に設けることにより、駆動用MISFETQd
のゲート電極27からの電界効果を遮蔽することができる
ので、負荷用MISFETQpの動作時電流量、待機時電流量の
夫々を独立に最適化することができる。

また、前記負荷用MISFETと駆動用MISFETのゲート電極
を独立にすることによって、レイアウトの自由度を大と
することができる。

また、前記転送用MISFETのゲート電極を高融点シリサ
イド層を有する低抵抗の材料で構成できるので、情報の
読み出し、書込み動作を高速で行うことができる。

さらに、メモリセルの情報蓄積ノードにつく容量を大
きくすることができるので、情報蓄積部の電荷蓄積量を
増加することができ、ソフトエラーを防止することがで
きる。

次に、前記SRAMのメモリセルの製造方法について、第
７図乃至第13図（各接続工程毎に示す要部断面図）を用
いて簡単に説明する。

まず、単結晶珪素からなるｎ^-型半導体基板21を用意
する。

次に、メモリセル形成領域、図示しない周辺回路のｎ
チャネルMISFET形成領域の夫々において、半導体基板21
の主面部にｐ^-型ウエル領域22を形成する。

次に、メモリセルの各素子間において、ウエル領域22
の主面にフィールド絶縁膜23及びｐ型チャネルストッパ
領域24を形成する。

次に、第９図に示すように、メモリセルの各素子形成
領域において、ウエル領域22の主面上にゲート絶縁膜25
を形成する。ゲート絶縁膜25は、ウエル領域22の主面を
酸化して形成した酸化珪素膜で形成する。ゲート絶縁膜
25は、例えば250〜350〔Å〕程度の膜厚で形成する。

次に、第８図に示すように、接続孔26を形成する。接
続孔26は、ゲート電極（27）を直接ウエル領域22の主面
に接続する部分において、ゲート絶縁膜25を部分的に除
去することによって形成することができる。

次に、第９図に示すように、ゲート電極27,ワード線2
7及び基準電圧配線を形成する。ゲート電極27は、多結
晶珪素膜27Aの上部に高融点金属シリサイド膜27Bを積層
した複合膜で形成する。多結晶珪素膜27Aは、CVDで堆積
し、抵抗値を低減するｎ型不純物であるＰを導入する。
多結晶珪素膜27Aは、例えば2000〜3000〔Å〕程度の膜
厚で形成する。高融点金属シリサイド膜27Bはスパッタ
で堆積する。高融点金属シリサイド膜27Bは例えば2500
〜3500〔Å〕程度の膜厚で形成する。多結晶珪素膜27A
及び高融点金属シリサイド膜27Bは、RIE等の異方性エッ
チングでパターンニングする。

次に、第10図に示すように、ソース領域及びドレイン
領域の一部として使用されるｎ型半導体領域29を形成す
る。半導体領域29は、例えば10¹³〔atoms/cm²〕程度の
Ｐを40〜60〔KeV〕程度のエネルギのイオン打込みで導
入することによって形成することができる。この不純物
の導入に際しては、主にゲート電極27及びフィールド絶
縁膜23を不純物導入用マスクとして用いる。したがっ
て、半導体領域29は、ゲート電極27に対して自己整合で
形成することができる。

また、同第10図に示すように、接続孔26を通してゲー
ト電極27が接続されたウエル領域22の主面部には、ｎ⁺
型半導体領域28が形成される。半導体領域28は、ゲート
電極27の下層の多結晶珪素膜27Aに導入されたｎ型不純
物がウエル領域22の主面部に熱拡散することによって形
成することができる。半導体領域28は、例えばゲート電
極27の上層の高融点金属シリサイド膜27Bを活性化する
際の熱処理工程と同一工程によって形成される。

次に、ゲート電極27の側壁にサイドウォールスペーサ
30を形成する。サイドウォールスペーサ30は、ゲート電
極27を覆うように、CVDで酸化珪素膜を堆積し、この酸
化珪素膜にRIE等の異上方性エッチングを施すことによ
って形成することができる。

次に、第11図に示すように、ソース領域及びドレイン
領域として使用されるｎ⁺型半導体領域31を形成する。
半導体領域31は例えば10¹⁶〜10¹⁶〔atoms/cm²〕程度のA
sを40〜60〔KeV〕程度のエネルギのイオン打込みで導入
することによって形成することができる。この不純物の
導入に際しては、主に、ゲート電極27,フィールド絶縁
膜23及びサイドウォールスペーサ30を不純物導入用マス
クとして用いる。したがって、半導体領域31は、サイド
ウォールスペーサ30に対して自己整合で形成することが
できる。この半導体領域31を形成することによって、転
送用MISFETQt₁,Qt₂の夫々及び駆動用MISFETQd₁,Qd₂の夫
々が完成する。

なお、図示しないが、周辺回路を構成するｐチャネル
MISFETのソース領域及びドレイン領域であるｐ⁺型半導
体領域は、半導体領域31を形成する工程の後に形成され
る。

次に、ゲート電極27の上部を含む基板全面に、層間絶
縁膜32を形成する。層間絶縁膜32はCVDで堆積させたち
密な膜質を有する酸化珪素膜で形成する。層間絶縁膜32
は、段差形状の成長を緩和し上層の導電層のステップカ
バレッジを向上できるように、300〜1500〔Å〕程度の
薄い膜厚で形成する。

次に、ゲート電極27とゲート電極（34）との接続部分
において、層間絶縁膜32を部分的に除去し、接続孔33を
形成する。

次に、第12図に示すように、前記接続孔33を通してゲ
ート電極27に接続する負荷用MISFETQp₁,Qp₂の夫々のゲ
ート電極34を形成する。ゲート電極34はCVDで堆積した
多結晶珪素膜で形成する。ゲート電極34は例えば1000〜
1500〔Å〕程度の薄い膜厚で形成する。ゲート電極34は
10¹⁵〜10¹⁶〔atoms/cm²〕程度のＰを20〜40〔KeV〕程度
のエネルギのイオン打込みで導入している。つまり、ゲ
ート電極34はｎ型の多結晶珪素膜で形成されている。

次に、ゲート電極34を覆うように、基板全面にゲート
絶縁膜35を形成する。ゲート絶縁膜34は、例えばち密な
膜質を有するCVDで堆積した酸化珪素膜で形成する。ゲ
ート絶縁膜35は例えば200〜400〔Å〕程度の膜厚で形成
する。

次に、第13図に示すように、ゲート絶縁膜35の上部
に、負荷用MISFETQp₁,Qp₂の夫々のチャネル形成領域37
A,ドレイン領域37B,ソース領域37C（電源電圧配線を含
む）を順次形成する。チャネル形成領域37A,ドレイン領
域37B及びソース領域37Cは、例えばCVDで堆積した多結
晶珪素膜で形成し、650〜2000〔Å〕程度の膜厚で形成
する。

ドレイン領域及びソース領域37B,37Cは、例えば多結
晶珪素膜に10¹⁵〔atoms/cm²〕程度のBF₂を50〜70〔Ke
V〕程度のエネルギのイオン打込みで導入し、ｐ型に形
成する。このチャネル形成領域37A,ドレイン領域37B及
びソース領域37Cを形成することによって、負荷用MISFE
TQp₁及びQp₂が完成する。

次に、基板全面に層間絶縁膜38を形成する。層間絶縁
膜38は、例えばCVDで堆積した酸化珪素膜の上部にCVDで
堆積したPSG膜を形成した複合膜で形成する。この後、
層間絶縁膜38に接続孔39を形成する。

次に、前記第１図及び第２図に示すように、接続孔39
を通して転送用MISFETQt₁,Qt₂の夫々の他方の半導体領
域31に接続するように、層間絶縁膜38の上部にデータ線
40を形成する。

これら一連の製造工程を施すことによって、本実施例
のSRAMのメモリセルは完成する。

第14図は、第１図に示した本発明の実施例の構造にお
いて、駆動用MISFETQd₁,Qd₂及び転送用MISFETQt₁,Qt₂の
ゲート電極を構成する導電層を下層から順に多結晶珪素
膜、TiN及び高融点金属シリサイド層の３層構造とした
例である。

駆動用MISFETQd₁,Qd₂のゲート電極27はＮ型であり、
負荷用MISFETQp₁,Qp₂のゲート電極34及びソース・ドレ
イン領域37B,37CはＰ型である為、両者を直接接続する
と不純物が相互に拡散してしまうという問題があるが、
第14図に示すように上述のような構造とすることによ
り、不純物の相互拡散を防止することができる。

さらに、多結晶珪素膜と高融点金属シリサイド層との
間にTiNのバリア層を介在させることによって、高融点
金属が多結晶珪素膜を通過し、その下のゲート絶縁膜中
に入ってゲート絶縁膜の耐圧が劣化するという問題を防
止できる。このゲート電極の構造は本発明の他の例に適
用しても良いことは言うまでもない。

第15図は、負荷用MISFETQp₁,Qp₂のゲート電極をその
ソース・ドレイン及びチャンネル領域の上部に設けた場
合の例であり、第16図のXVII-XVIIの切断線の断面を示
したものである。また、第17図は、第16図に示したメモ
リセルの等価回路図である。なお、第15〜17図において
各部分の符号は、第１〜３図の例と同一とした。この実
施例と第１〜３図に示した実施例との相違は、負荷用MI
SFETQp₁,Qp₂のゲート電極が、そのソース・ドレイン及
びチャネル領域の上部に設けられている点である。つま
り、負荷用MISFETQp₁,Qp₂のソース・ドレイン及びチャ
ンネル領域は、第２層目の多結晶珪素層で形成され、ゲ
ート電極は、第３層目の多結晶珪素層で形成されてい
る。

さらに、負荷用MISFETQp₁,Qp₂のソース及びドレイン
領域はボロンが導入された不純物領域である。このボロ
ンの導入は、ゲート電極34をマスクとして行い、その後
アニールをすることによってゲート電極と不純物領域が
オーバーラップするように構成されている。ゲート電極
とソース及びドレイン領域とのオーバーラップによる容
量は、第17図のＣ₁〜Ｃ₄のように接続されたこととな
り、結果的に情報蓄積ノードに付加する容量を増加する
ことができるという効果がある。

第18,19図は、第15〜17図に示したメモリセルの製造
方法を示す図面である。第７〜12図に示したと同様にし
て第１層目及び第２層目の多結晶珪素膜が形成される。
但し、第２層目の多結晶珪素膜の平面パターンは、第12
図のそれとは異なる。

第18図に示すように、例えばCVDで堆積した多結晶珪
素膜37を650〜2000〔Å〕の膜厚で形成し、その後、第1
9図に示すようにゲート絶縁膜35を例えば200〜400
〔Å〕程度の膜厚で形成する。さらにゲート絶縁膜35上
にCVDにより多結晶珪素膜34を1000〜1500〔Å〕の膜厚
で形成する。この多結晶珪素膜34は第18図に示すように
パターンニングする。その後、負荷用MISFETQp₁,Qp₂の
ゲート電極及びソース・ドレイン領域に10¹⁵〔atoms/cm
²〕程度のBF₂を50〜70〔KeV〕程度のエネルギーでイオ
ン打込みし、850〜950℃のアニールを行うことにより多
結晶珪素膜37中に打込んだボロンを横方向に拡散させる
ことにより、ソース及びドレイン領域とゲート電極の間
にオーバーラップ容量を形成する。

このようにゲート電極をソース・ドレイン領域形成用
のイオン打込みのマスクに用いることによりゲート電極
に対して自己整合的にソース・ドレイン領域を形成する
ことができ、さらに製造工程を簡略化できる。

第20,21図に示したのは、第15〜17図に示した例とほ
ぼ同様であるが、相違点は、負荷用MISFETQp₁,Qp₂のゲ
ート電極34の平面パターンにある。第20図は第21図のXX
II-XXIIの切断線の断面図である。この例では、負荷用M
ISFETQp₁,Qp₂のゲート電極34は、そのソース・ドレイン
領域と広くオーバーラップする構成となっている。この
ようにソース・ドレイン領域とオーバーラップさせるこ
とにより第17図のＣ₁〜Ｃ₄の容量を増加させることがで
きる。

しかしながら、この場合には、第19図で説明したよう
に負荷用MISFETのゲート電極をソース・ドレイン領域形
成用のイオン打込みのマスクとすることはできないの
で、その分だけ製造工程数は増加してしまう。

第22,23図は、第２層目の多結晶珪素膜を基準電圧配
線として用いた場合の例である。第22図は第23図のXXIV
-XXIV切断線部の断面図である。

駆動用MISFETQd₁,Qd₂のゲート電極27上に、第２層目
の多結晶珪素膜で形成した基準電圧配線42を第23図に示
すように形成する。この基準電圧配線42は駆動用MISFET
Qd₁,Qd₂のゲート電極42と負荷用MISFETQp₁,Qp₂のチャン
ネル領域37A（ｉ）との間に配置され、ワード線と平行
な方向に延在している。

この構成によれば、負荷用MISFETに対する駆動用MISF
ETQd₁,Qd₂のゲート電極27からの電界効果をシールドす
ることができる。

従って駆動用MISFETQd₁,Qd₂のゲート電極の電界効果
により、負荷用MISFETの動作時及び待期時の電流量が変
化するのを防止できる。

さらに、基準電圧配線42を駆動用MISFETQd₁,Qd₂の形
成領域上に形成できるのでメモリセル領域を小さくでき
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

CMOSタイプのSRAMメモリセルのレイアウトをする場合
に、レイアウトの自由度を大にできるという効果があ
る。

また、高速動作を可能にしたCMOSタイプのSRAMを提供
できる。

さらに、α線等によるソフトエラーに対して強いメモ
リセルを有するSRAMを提供できる。

【図面の簡単な説明】

第１図は、本発明のSRAMメモリセルの要部断面図、第２図は、前記メモリセルの平面図、第３図は、前記メモリセルの等価回路図、第４図から第８図は、前記メモリセルの所定の製造工程
における平面図、第７図から第13図は、前記メモリセルの各製造工程毎の
要部断面図、第14図は、本発明の第１の変形例を示す断面図、第15図から第17図は、本発明の第２の変形例を示す図、第18図及び第19図は、本発明の第２の変形例の製造方法
を示す断面図、第20図及び第21図は、本発明の第３の変形例を示す平面
図及び断面図、第22図及び第23図は、本発明の第４の変形例を示す平面
図及び断面図、第24及び第25図は、従来のSRAMメモリセルのレイアウト
図及び要部断面図である。図中、25,35……ゲート絶縁膜、27,34……ゲート電極、
28,29,31……半導体領域、37A……チャネル領域、37B…
…ドレイン領域、37C……ソース領域、DL,40……データ
線、WL,27……ワード線、である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者元吉真東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者小池淳義東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内 (72)発明者山中俊明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者酒井芳男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者本城繁東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者湊修東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者加賀徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本直孝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭63−37650（ＪＰ，Ａ) 特開昭62−48069（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】一対の直列接続されたＰチャンネル負荷用
MISFETとＮチャンネル駆動用MISFETとからなるCMOSイン
バータ回路が交差接続されたフリップフロップ回路と、
そのフリップフロップ回路の一対のノードに、一方の半
導体領域がそれぞれ接続された一対のＮチャンネル転送
用MISFETとで構成されたメモリセルを有する半導体集積
回路装置において、（１）表面に第１導電型の第１の半導体領域を有する
半導体基板と、（２）前記第１の半導体領域の主面内に所定のパター
ン形状で位置する前記駆動用MISFETのソース・ドレイン
領域である第２導電型の第２の半導体領域と、（３）前記駆動用MISFETのソース・ドレイン領域の間
で、かつ前記第１の半導体領域主面上に第１の絶縁膜を
介して位置する前記駆動用MISFETのゲート電極と、（４）前記駆動用MISFETのゲート電極の上部に第２の
絶縁膜を介して設けられた負荷用MISFETのソース・ドレ
イン及びチャンネル領域と、（５）前記負荷用MISFETのチャンネル領域の上部に第
３絶縁膜を介して設けられた負荷用MISFETのゲート電極
と、（６）前記第１の半導体領域の主面内に所定のパター
ン形状で位置する前記転送用MISFETのソース・ドレイン
領域である第２導電型の第２の半導体領域と、（７）前記転送用MISFETのソース・ドレイン領域の間
で、かつ前記第１の半導体領域主面上に絶縁膜を介して
位置する前記駆動用MISFETのゲート電極を構成するワー
ド線と、を有することを特徴とする半導体集積回路装置。
【請求項２】前記駆動用MISFETおよび前記転送用MISFET
それぞれのゲート電極は、多結晶珪素膜、チタンナイト
ライド膜、高融点金属シリサイド膜を順次重ねた３層構
造であることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。