KR960000959B1 - 반도체 집적회로장치 - Google Patents

Abstract

내용 없음.

Description

반도체 집적회로장치

제1도 및 제2도는 종래의 SRAM 메모리셀의 배치도 및 주요부의 단면도.

제3도는 본 발명의 SRAM 메모리셀의 주요부 단면도.

제4도는 제3도의 메모리셀의 평면도.

제5도는 제3도의 메모리셀의 등가회로도.

제6도∼제8도는 제3도의 메모리셀의 소정의 제조공정에서의 평면도.

제9도∼제15도는 제3도의 메모리셀의 각 제조공정의 주요부 단면도.

제16도는 본 발명의 제1의 변형예를 도시한 단면도.

제17도∼제19도는 본 발명의 제2의 변형예를 도시한 도면.

제20도 및 제21도는 본 발명의 제2의 변형예의 제조방법을 도시한 단면도.

제22도 및 제23도는 본 발명의 제3의 변형예를 도시한 평면도 및 단면도.

제24도 및 제25도는 본 발명의 제4의 변형예를 도시한 평면도 및 단면도.

* 도면의 주요부분에 대한 부호의 설명

25,35 : 게이트절연막 27,34 : 게이트전극

28,29,31 : 반도체영역 37A : 채널영역

37B : 드레인영역 37C : 소오스영역

DL,40 : 데이타선 WL,27 : 워드선

Qt₁,Qt₂: 전송용 MISFET Qd₁,Qd₂: 구동용MISFET

Qp₁,Qp₂: 부하용 MISFET

본 발명은 반도체 집적회로장치에 관한 것으로써, 특히 CMOS형의 메모리셀로 구성한 SRAM을 갖는 반도체 집적회로장치에 적응해서 유효한 기술에 관한 것이다.

CMOS형의 SRAM의 메모리셀은 2개의 n채널 구동용 MISFET와 2개의 p채널 부하용 MISFET로 되는 인버터회로를 각각 교차접속하여 이루어진 플립플롭회로 및 이 플립플롭회로의 2개의 기억노드에 접속되어 있는 n채널의 전송용 MISFET로 구성되어 있고, 플립플롭회로에는 전원전압 Vcc와 접지전위가 공급되어 있고, 각각의 전송용 MISFET의 드레인에는 1쌍의 데이타선이 접속되어 있고, 공통게이트는 워드선으로 되어 있다. 이와같은 SRAM의 메모리셀의 동작은 주지인 바와같이 워드선을 위로하고, 전송용 MISFET를 거쳐서 데이타선에서 “High” 또는 “Low”의 정보를 기억노드에 기억시키거나, 반대로 기억노드의 상태를 리드하는 것에 의해 스테이틱 기억장치로써 작용하고 있다. 또 이와 같은 CMOS회로를 갖는 SRAM의 메모리셀은 대기시에 MISFET의 리크전류가 메모리셀로 흐르는 것만으로 소비전력을 매우 낮게 한다는 특징을 갖고 있다.

그러나, CMOS형의 SRAM의 메모리셀은 합계 6개의 MISFET로 1개의 메모리셀을 구성하므로, 칩크기가 크게 된다는 문제점이 있었다. 이와같은 문제점을 해결하기 위해서 “Stacked CMOS”라고 하는 메모리셀이 “IEEE Transactions on Electron Devices, Vol. ED-32, No.2, 1985년 2월, P273-277”에 기재되어 있다. 이 “Stacked CMOS”라고 하는 메모리셀은 플립플롭회로의 p채널의 부하용 MISFET를 n채널의 구동용 MISFET상의 폴리실리콘막으로 형성된 것이다. 또 이 메모리셀에 대해서 제1도 및 제2도에 따라 설명하면, 실리콘 기판내에 형성된 n채널의 구동용 MISFET의 게이트전극(3b)의 상부 및 측면은 적어도 얇은 절연막(14)로 피복되어 있고, 또 그 상부 및 측면에는 폴리실리콘막이 마련되어 있고, 상기 폴리실리콘막중에 p채널의 부하용 MISFET의 소오스(5e), 드레인(5b), 채널부(56)가 형성되어 있다.

또, 상기 p채널의 부하용 MISFET의 게이트전극은 채널부(56)의 바로밑에 있는 n채널의 구동용 MISFET의 게이트전극(3b)와 공통이고, 상기 p채널의 부하용 MISFET의 채널부(56)는 n채널의 구동용 MISFET의 게이트전극(3b) 위에 형성되어 있고, 얇은 절연막(14)는 p채널 MISFET의 게이트절연막으로 되어 있다. 그리고, 플립플롭회로의 구동용 MISFET는 공통소오스를 형성하고 있는 n형 불순물영역(1e)와 드레인을 형성하고 있는 n형 불순물영역(1c), (1d) 및 게이트전극(3b), (3c)에 의해 구성되어 있다. 또, 각각의 게이트전극(3b), (3c)는 접속구멍(2b), (2a)를 통해서 서로의 드레인측의 불순물영역에 교차접속되어 있다. 또한, 각각의 구동용 MISFET의 드레인을 형성하고 있는 n형 불순물영역(1c), (1d)는 플립플롭회로에 접속된 n채널의 전송용 MISFET의 소오스와 공통으로 플립플롭회로의 기억노드를 구성하고 있고, 상기 전송용 MISFET는 상기 소오스 불순물영역과 공통게이트전극(3a) 및 드레인을 형성하고 있는 n형 불순물영역 (1a), (1b)에 의해 구성되어 있다. 또, 상기 n형 불순물영역(1a), (1b)에는 접속구멍(8a), (8b)를 거쳐서 알루미늄전극(9a), (9b)에 접속되어 있다. 또 공통게이트전극(3a)는 메모리내의 워드선을 구성하고, 알루미늄전극(9a), (9b)는 데이타선을 각각 구성하고 있다. 또 p채널의 부하용 MISFET의 드레인을 형성하고 있는 P형 불순물이 고농도로 첨가된 저저항 폴리실리콘막(5a), (5b) 및 구동용 MISFET의 게이트전극(3b), (3c)상에는 각각의 영역이 공통으로 노출되는 접속구멍(8e), (8f)가 열려져 있고, 알루미늄전극(9c), (96)에 의해 폴리실리콘막(5a)와 게이트전극(3b) 및 폴리실리콘막(5b)와 게이트전극(3c)가 각각 접속되어 있다. 또 p채널의 부하용 MISFET의 소오스는 p형의 불순물이 고농도로 첨가된 공통의 저저항 폴리실리콘막 (5e)로되어 있고, 전원전압 Vcc가 2개의 p채널의 부하용 MISFET의 소오스에 공급되어 있다. 또 상기 p채널 MISFET의 채널부(5c), (5)는 구동용 MISFET의 게이트전극 (3c), (3d)상에 각각 배치되어 있다.

본 발명자의 검토에 의하면 상기 메모리셀에는 다음과 같은 문제점이 있는 것을 판명하였다.

먼저, 실리콘기판내에 형성되어 있는 n채널의 구동용 MISFET의 게이트전극과 적층화되어 있는 p채널의 부하용 MISFET의 게이트전극은 공유되어 있으므로, p채널의 부하용 MISFET의 채널부는 반드시 구동용 MISFET의 게이트전극상에 배치하지 않으면 안된다. 따라서 메모리셀을 배치하는 경우의 자유도가 작게되므로, 효율적으로 메모리셀 면적을 축소할 수 없다는 것이 문제였었다. 또 구동용 MISFET의 게이트전극상에 얇은 절연막을 형성하기 위해서는 게이트전극의 재료가 한정되는 경우가 있고, 메모리의 동작속도를 빨리하기 위해서 필요한 텅스텐이나 몰리브덴등의 고융점금속이나 그들 실리사이드등의 표면에 얇은 절연막을 형성하는 것은 곤란하여 현실적으로 이들 저저항 재료를 사용할 수 없다는 문제도 있었다. 또, 적층화된 p채널 MISFET의 구동능력은 실리콘기판내에 작성한 p채널 MISFET에 비해서 작은 것이 지금까지 알려져 있고, 예를들면 폴리실리콘을 사용한 p채널 MISFET내의, 홀의 이동도는 10㎠/VS 정도이다. 이와 같은 구동능력이 낮은 부하용 MISFET를 갖는 스테이틱메모리에서는 다음과 같은 문제점이 있었다. 즉, 메모리칩을 봉하여 막는데 사용하는 수지등의 재료나 알루미늄등의 배선재료중에 미소한 양으로 포함되어 있는 우라늄(U)이나 토륨(Th)이 붕괴할 때 발생하는 α선이 메모리셀내의 “High”상태에 있는 기억노드부에 입사되면 α선의 비산의 정도에 따라서 전자-정공쌍이 발생하고 공핍층의 전계에 의해 끌어당겨져 기억노드의 전위를 변동시키고, 이 결과 전위변동이 플립플롭의 반전에 충분한 값이면 메모리의 정보가 파괴된다.

이것이 소프트에러라고 불리우는 현상이고, 모든 MISFET가 실리콘기판내에 형성되어 있는 종래의 완전 CMOS형의 SRAM의 메모리셀에서 p채널 부하용 MISFET의 구동능력을 나타내는 홀의 이동도는 200㎠/VS 이상이고, 기억노드의 전위변동에 따라서 기억노드에 전류를 공급할 수가 있었다.

그러나, 적층화된 p채널 MISFET를 사용한 SRAM의 메모리셀에서는 상기한 바와같이 전류구동능력이 적어 기억노드의 전위변동에 대해서 정보가 파괴되기까지의 사이에 충분한 전류를 기억노드에 공급할 수 없다. 또, 기억노드부에는 구동용 MISFET의 드레인부에 형성되어 있는 p-n 접합부의 용량이나 게이트용량에 의해 어느 정도의 전하가 축적되어 있어 기억노드의 전위변동을 이 전하의 보급에 의해 회복할 수 있으면 문제가 없지만, 고집직화된 메모리셀에서는 셀면적이 작기 때문에 상술한 p-n 접합부의 용량이나 게이트용량도 작으므로 축적되어 있는 전하가 작고, 또 p채널 MIS FET의 전류구동능력도 작으므로 기억노드에 충분한 전하를 보급할 수 없기 때문에 메모리셀의 정보가 파괴되는 문제가 있다.

본 발명의 목적은 메모리셀을 배치하는 경우의 자유도가 큰 메모리셀 구조를 갖는 반도체 집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 고속동작을 가능하게 한 SRAM을 제공하는 것이다.

본 발명의 다른 목적은 소프트에러에 대해서 강한 메모리셀을 갖는 SRAM을 제공하는 것이다.

따라서 본원에서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다응과 같다.

CMOS형 SRAM의 메모리셀에 있어서, 구동용 MISFET의 상부에 구동용 MISFET의 게이트전극과는 다른 게이트전극을 갖는 부하용 MISFET를 마련한 구조로 한다.

CMOS형 SRAM의 메모리셀에 있어서, 구동용 MISFET의 게이트전극과 그것과 동시에 형성되는 전송용 MISPET의 게이트전극을 실리사이드층을 갖는 도전층으로 한 구조로 한다.

CMOS형 SRAM의 메모리셀에 있어서, 구동용 MISFET의 상부에 형성된 부하용 MISFET의 게이트전극과 소오스 및 드레인영역을 오버랩시키는 것에 의해서 등가적으로 유지노드의 용량을 크게한 구조로 한다.

CMOS형 SRAM의 메모리셀에 있어서, 구동용 MISFET의 게이트전극의 상부에 절연막을 거쳐서 부하용 MISFET를 형성한 구조에서 부하용 MISFET는 게이트전극을 아래로 해서 채널영역 및 소오스 및 드레인 영역을 게이트전극의 상부에 위치시켜 등가적으로 유지노드의 용량이 크게 되는 구조로 한다.

본 발명의 실시예 1인 SRAM의 메모리셀을 제5도(등가회로도)에 도시한다.

제5도에 도시한 바와같이, SRAM의 메모리셀은 상보성 데이타선 DL, DL와 워드선 WL의 교차부에 배치되어 있다. 상보성 데이타선 DL, DL는 행방향으로 연장하고 있다. 워드선 WL은 열방향으로 연장하고 있다.

상기 메모리셀은 플립플롭회로와 그 1쌍의 입출력단자에 한쪽의 반도체영역이 각각 접속된 2개의 전송용 MISFET Qt₁및 Qt₂로 구성되어 있다.

상기 전송용 MISFET Qt₁, Qt₂의 각각은 n채널형으로 구성되어 있다. 전송용 MISFET Qt₁, Qt₂의 각각의 다른쪽의 반도체영역은 상보성 데이타선 DL, DL에 접속되어 있다. 전송용 MISFET Qt₁, Qt₂의 각각의 게이트전극은 워드선 WL에 접속되어 있다.

플립플롭회로는 정보축적부(정보축적 노드부를 갖는다)로써 구성되어 있다. 플립플롭회로는 2개의 구동용 MISFET Qd₁및 Qd₂와 2개의 부하용 MISFET Qp₁및 Qp₂로 구성되어 있다. 구동용 MISFET Qd₁및 Qd₂는 n채널형으로 구성되고, 부하용 MISFET Qp₁및 Qp₂는 p채널형으로 구성되어 있다. 즉, 플립플롭회로는 완전 CMOS로 구성되어 있다.

구동용 MISFET Qd₁, Qd₂의 각각의 소오스영역은 기준전압 Vss에 접속되어 있다. 기준전압 Vss는, 예를들면 회로의 접지전위 0V이다. 구동용 MISFET Qd₁의 드레인영역은 부하용 MISFET Qp₁의 드레인영역, 전송용 MISFET Qt₁의 한쪽의 반도체영역, 구동용 MISFET Qd₂의 게이트전극 및 부하용 MISFET Qp₂의 게이트전극에 접속되어 있다.

구동용 MISFET Qd₂의 드레인영역은 부하용 MISFET Qp₂의 드레인영역, 전송용 MISFET Qt₂의 한쪽의 반도체영역, 구동용 MISFET Qd₁의 게이트전극 및 부하용 MISFET Qp₁의 게이트전극에 접속되어 있다. 부하용 MISFET Qp₁, Qp₂의 각각의 소오스영역은 전원전압 Vcc에 접속되어 있다. 전원전압 Vcc는, 예를들면 회로의 동작전압 5V이다.

다음에 이와같이 구성된 SRAM의 구체적인 메모리셀의 구조에 대해서 제4도(평면도) 및 제3도(제4도의 Ⅲ-Ⅲ선에서 본 단면도)에 따라 간단하게 설명한다.

상기 메모리셀은 제3도 및 제4도에 도시한 바와같이 단결정 실리콘으로 된 n^-형 반도체기판(21)의 주면부에 형성된 p^-형 웰영역(22)의 주면부에 마련되어 있다. 도시하지 않지만 p^-형 웰영역(22)와 다른 영역에 있어서, 반도체기판(21)의 주면부에는 n^-형 웰영역이 마련되어 있다. 메모리셀간 또는 메모리셀을 구성하는 각 소자간에 있어서, 웰영역(22)의 주면에는 필드절연막(23) 및 p형 채널스토퍼영역(24)가 마련되어 있다. 필드절연막(23), 채널스토퍼영역(24)의 각각은 메모리셀간 또는 메모리셀을 구성하는 소자간을 전기적으로 분리하도록 구성되어 있다.

메모리셀의 전송용 MISFET Qt₁, Qt₂의 각각은 제3도, 제4도 및 제6도(소정의 제조공정에서의 평면도)에서 도시한 바와 같이 필드절연막(23) 및 채널스토퍼영역 (24)로 둘러싸여진 영역내에서 웰영역(22)의 주면에 구성되어 있다. 즉 전송용 MISFET Qt₁, Qt₂의 각각은 주로 웰영역(22), 게이트절연막(25), 게이트전극(27), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(29) 및 1쌍의 n⁺형 반도체영역(31)로 구성되어 있다.

웰영역(22)는 채널영역으로써 사용된다.

게이트절연막(25)는 웰영역(22)의 주면을 산화해서 형성한 산화실리콘막으로 구성되어 있다.

전송용 MISFET Qt₁, Qt₂및 구동용 MISFET Qd₁, Qd₂의 게이트전극(27)은 동일층으로 게이트절연막(25)의 소정의 상부에 구성되어 있다. 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 고융점금속 실리사이드막(WSi₂)(27B)가 적층된 복합막으로 구성되어 있다. 다결정 실리콘막(27A)는 CVD로 퇴적되고, 저항값을 저감하는 n형 볼순물(P 또는 As)이 도입되어 있다. 고융점금속 실리사이드막(27B)는 스퍼터 또는 CVD로 퇴적시키고 있다. 이 복합막으로 구성된 게이트전극(27)은 다결정 실리콘막의 단층에 비해서 비저항값이 작아 동작속도의 고속화를 도모할 수 있다. 구동용 MISFET Qd₁, Qd₂의 게이트전극과 동시에 형성되는 전송용 Qt₁, Qt₂의 게이트전극, 즉 워드선을 저항값이 작은 고융점금속 실리사이드막을 사용해서 형성하고 있으므로 정보의 리드, 라이트동작의 고속화를 실현할 수 있다. 또, 게이트전극(27)은 상층이 고융점금속 실리사이드막(27B)로 구성되어 있으므로 게이트전극(27)의 상층의 다결정 실리콘막((34) 및 (37))에 도입되는 불순물의 도전형에 관계없이 상층의 다결정 실리콘막과의 접속시에는 옴접속을 행할 수 있다.

전송용 MISFET Qt₁, Qt₂의 각각의 게이트전극(27)은 열방향으로 연장하는 워드선(WL)(27)과 일체로 구성되어 있다. 워드선(27)은 필드절연막(23)상에 마련되어 있다.

또, 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 상기 이외의 고융점금속 실리사이드(MoSi₂, TaSi₂, TiSi₂)막 또는 고융점금속(Mo, Ta, Ti, W)막을 적층한 복합막으로 구성해도 된다. 또 게이트전극(27)은 다결정 실리콘막, 고융점금속막 또는 고융점금속 실리사이드막의 단층으로 구성해도 된다.

저불순물 농도의 반도체영역(29)는 고불순물 농도의 반도체영역(31)과 일체로 구성되고, 웰영역(22)의 주면부에서 채널영역측에 마련되어 있다. 저불순물 농도의 반도체영역(29)는 전송용 MIFET Qt₁, Qt₂의 각각을 소위 LDD(Lightly Doped Drain) 구조로 구성하도록 되어 있다. 저불순물 농도의 반도체영역(29)는 게이트전극(27)에 대해서 자기정합적으로 구성되어 있다.

고불순물 농도의 반도체영역(31)은 게이트전극(27)의 측벽에 형성된 사이드월스페이서(30)에 대해서 자기 정합적으로 구성되어 있다.

메모리셀의 구동용 MISFET Qd₁, Qd₂의 각각은 상기 전송용 MISFET Qt₁, Qt₂의 각각과 실질적으로 같은 구조로 구성되어 있다. 즉, 구동용 MISFET Qd₁, Qd₂의 각각은 웰영역(22), 게이트절연막(25), 게이트전극(27), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(29) 및 1쌍의 n⁺형 반도체영역(31)로 구성되어 있다. 구동용 MISFET Qd₁, Qd₂의 각각은 LDD 구조로 구성되어 있다.

구동용 MISFET Qd₂의 게이트전극(27)의 연장하는 한쪽끝은 접속구멍(26)을 통과하고, n⁺형 반도체영역(28)을 개재시쳐 전송용 MISFET Qt₁의 한쪽의 반도체영역 (31)에 접속되어 있다. 마찬가지로 구동용 MISFET Qd₁의 게이트전극 (27)의 연장하는 한쪽끝은 접속구멍(26)을 통과하고, n⁺형 반도체영역(28)을 개재시켜 전송용 MISFET Qt₂의 한쪽의 반도체영역(31)에 접속되어 있다. 접속구멍(26)은 게이트절연막(25)에 형성되어 있다. 반도체영역(28)은 게이트전극(27)의 하층의 다결정 실리콘막(27a)에서 접속구멍(26)을 통해서 웰영역(22)의 주면부에 확산된 n형 불순물로 구성되어 있다.

구동용 MISFET Qd₂의 게이트전극(27)의 연장하는 다른쪽끝은 접속구멍(26)을 통과하고, n⁺형 반도체영역(28)을 개재시켜 구동용 MISFET Qd₁의 드레인영역인 반도체영역(31)에 접속되어 있다. 구동용 MISFET Qd₂의 드레인영역인 반도체영역 (31)과 전송용 MISFET Qt₂의 한쪽의 반도체영역(31)은 일체로 구성되어 있다.

상기 전송용 MISFET Qt₁, Qt₂의 각각의 다른쪽의 반도체영역(31)에는 층간절연막(38)에 형성된 접속구멍(39)를 통하여 데이타선(DL)(40)이 접속되어 있다. 데이타선(40)은 층간절연막(38)의 상부를 행방향으로 연장하도록 구성되어 있다. 데이타선(40)은 예를들면 알루미늄막이던가 마이그레이션을 방지하는 Cu 또는 Si가 첨가된 알루미늄 합금막으로 구성한다.

구동용 MISFET Qd₁, Qd₂각각의 소오스영역인 반도체영역(31)은 기준전압 Vss가 인가되어 있다. 이 기준전압 Vss의 공급은 게이트전극(27) 및 워드선(27)과 동일도전층, 즉 다결정 실리콘막(27A) 및 고융점금속 실리사이드막(27B)로 되는 복합막으로 형성되고, 또한 동일 열방향으로 연장하는 기준전압 배선에 의해서 행해지고 있다. 이 기준전압 배선은 게이트절연막(25)에 형성된 접속구멍(26)을 통해서 구동용 MISFET Qd₁, Qd₂의 각각의 소오스영역인 반도체영역(31)에 접속되어 있다.

메모리셀의 부하용 MISFET Qp₁은 구동용 MISFET Qd₂의 상부에 구성되어 있다. 부하용 MISFET Qp₂는 구동용 MISFET Qd₁의 상부에 구성되어 있다. 즉 부하용 MISFET Qp₁, Qp₂의 각각은 주로 게이트전극(34), 게이트절연막(35), 채널영역 (37 A), 드레인영역(37B) 및 소오스영역(37C)로 구성되어 있다.

제7도(소정의 제조공정에서의 평면도)에 상세하게 도시한 바와같이 부하용 MISFET Qp₁의 게이트전극(34)는 구동용 MISFET Qd₂의 게이트전극(27)의 상부에 그것을 덮도록 구성되어 있다. 게이트전극(34)의 게이트전극(27) 사이에는 층간절연막(32)가 마련되어 있다. 부하용 MISFET Qp₁의 게이트전극(34)는 층간 절연막(32)에 형성된 접속구멍(33)을 통해서 구동용 MISFET Qd₁의 게이트전극(27)의 고융점금속 실리사이드막(27B)의 표면에 접속되어 있다. 따라서 부하용 MISFET Qp₁의 게이트전극(34)는 게이트전극(27)을 개재시켜서 구동용 MISFET Qd₁의 드레인영역인 반도체영역(31)에 접속되어 있다. 마찬가지로 부하용 MISFET Qp₂의 게이트전극(34)는 구동용 MISFET Qd₁의 게이트전극(27)의 상부에 그것을 덮도록 구성되어 있다. 부하용 MISFET Qp₂의 게이트전극(34)는 접속구멍(33)을 통해서 구동용 MISFET Qd₂의 게이트 전극(27)의 고융점금속 실리사이드막(27B)의 표면에 접속된다. 따라서 부하용 MISFET Qp₂의 게이트전극(34)는 전송용 MISFET Qt₁의 한쪽의 반도체영역(31)과 일체로 구성된 구동용 MISFET Qd₂의 드레인영역인 반도체영역(31)에 접속되어 있다.

이 게이트전극(34)는 저항값을 저감하는 불순물이 도입된 다결정 실리콘막으로 구성되어 있다. 이 다결정 실리콘막에는 P형 불순물(B)가 도입되어 있다. 게이트전극 (34)는 p형 불순물(B)가 도입된 다결정 실리콘막으로 게이트전극(34)를 구성하고 있고, 기생다이오드의 삽입을 피하기 위해서 고융점금속 실리사이드막(27B)를 개재시켜서 반도체영역(31) 또는 게이트전극(27)에 접속한다. p형 불순물이 도입된 다결정 실리콘으로 되는 게이트전극(34)는 n형 게이트전극인 경우에 비해서 부하용 MISFET Qp₁, Qp₂의 각각의 임계값 전압을 내릴 수 있다.

이 임계값 전압의 저하는 부하용 MISFET Qp₁, Qp₂의 각각의 채널영역(37A)에 도입되는 불순물의 도입량을 저하시킬 수 있으므로 불순물의 도입랑을 용이하게 제어할 수 있다.

또, 게이트전극(34)에 n형 불순물(As 또는 P)를 도입한 경우, 그 게이트전극 (34)와 구동용 MISFET Qd₁, Qd₂의 각각의 게이트전극(27) 또는 n형 반도체영역 (31)과의 접속시에 옴특성을 손상하는 일은 없다.

또, 본 발명자의 기초연구 결과 1000Å정도 또는 그 이상의 막두께로 게이트전극(34)를 형성한 경우 구동용 MISFET Qd₁또는 Qd₂의 게이트전극(27)에서의 전계효과에 의해서 게이트전극(34)(다결정 실리콘막)의 내부에 공핍층이 형성되어 게이트전극(27)에서의 전계효과를 게이트전극(34)로 차폐할 수 있는 효과가 확인되었다. 따라서 게이트전극(34)는 상기한 막두께로 구성되어 있다.

또, 게이트전극(34)는 다결정 실리콘막에 한정되지 않고, 고융점금속 실리사이드막 또는 고융점금속막의 단층으로 구성해도 좋다. 이 경우에서는 게이트전극(34)와 접속되는 도전층의 도전형은 관계없게 된다. 또 게이트전극(34)는 다결정 실리콘막상에 고융점금속 실리사이드막 또는 고융점금속막과의 복합막이라도 좋다.

또, 구동용 MISFET Qp₂, Qp₁의 게이트전극(27)과 부하용 MISFET Qp₁, Qp₂의 게이트전극간에는 층간절연막(32)를 유전체로 하는 용량 C₅가 형성되어 있다. 즉, 제7도에서 명확한 바와 같이, 게이트전극(27)과 게이트전극(34)는 평면패턴에 있어서 겹치는 부분과 겹치지 않는 부분이 있지만, 적어도 겹치는 부분에서 용량 C₅가 형성된다.

이 용량 C₅는 제5도에 도시한 바와같이 플립플롭회로의 축적노드부 n₁, n₂의 용량을 증가시키는 효과가 있다. 게이트절연막(35)는 CVD에 의해 퇴적시킨 산화실리콘막으로 구성되어 있다.

채널영역(37A)는 제8도(소정의 제조공정에서의 평면도)에 상세하게 도시한 바와같이 게이트절연막(35)의 소정의 상부에 형성되어 있다. 채널영역(37A)는 저항값을 저감하는 불순물이 도입되어 있지 않던가 또는 약간 p형 불순물이 도입된 i형의 다결정 실리콘막으로 구성되어 있다.

드레인영역(37B)는 상기 채널영역(37A)의 한쪽끝과 일체로 구성되어 있고, p형 불순물이 도입된 p형의 다결정 실리콘막으로 구성되어 있다. 드레인영역(37B)는 게이트절연막(35)(채널영역(37A) 부분이외는 층간절연막으로써 사용된다)에 형성된 접속구멍(36)을 통해서 게이트전극(27)에 접속되어 있다. 드레인영역(37B), 게이트전극 (27)은 고융점금속 실리사이드층을 거쳐서 접속되어 있으므로 드레인영역(37A)와 게이트전극(27)은 옴접속할 수 있다.

소오스영역(37C)는 채널영역(37A)의 다른쪽끝과 일체로 구성되어 있고, P형 불순물이 도입된 p형의 다결정 실리콘막으로 구성되어 있다. 소오스영역(37C)는 열방향으로 연장하는 전원전압배선 Vcc와 일체로 구성되어 있다.

또, 제3도에 도시한 바와같이 부하용 MISFET Qp₁의 게이트전극(34)와 소오스영역(37C) 및 드레인영역(37B)는 적극적으로 오버랩하도록 형성되어 있다. 이와같이 오버랩시키는 것에 의해 부하용 MISFET Qp₁의 게이트와 소오스사이에는 용량 C₃, 게이트와 드레인 사이에는 용량 C₁이 생기게 된다. 또, 마찬가지로 부하용 MISFET Qp₂의 게이트와 소오스사이에는 C₄, 게이트와 드레인 사이에는 C₂가 생긴다. 이것들의 용량 C₁∼C₄는 정보축적노드 n₁, n₂에 접속되면 등가로 되어 정보축적 노드에 생기는 용량을 증가시킬 수 있다. 그때문에 α선 등에 이한 소프트에러가 좀처럼 발생하지 않는다는 효과가 얻어진다.

이와 같이 CMOS형의 메모리셀을 갖는 SRAM에서 상기 부하용 MISFET Qp의 게이트전극(34)를 구동용 MISFET Qd의 게이트전극(27)의 상부에 마련하는 것에 의해 구동용 MISFET Qd의 게이트전극(27)에서의 전계효과를 차폐할 수 있으므로 부하용 MISFET Qd의 동작시 전류량, 대기시 전류량의 각각을 독립적으로 최적화할 수 있다.

또, 상기 부하용 MISFET와 구동용 MISFET의 게이트전극을 독립적으로 하는 것에 의해서 제8도에서 명확한 바와같이, 그 평면패턴에 있어서 구동용 MISFET의 소오스영역과 드레인영역을 연결하는 방향과 상기 부하용 MISFET의 소오스영역과 드레인영역을 연결하는 방향이 직교하도록 배치할 수 있으므로, 배치의 자유도를 크게할 수 있다.

또, 상기 전송용 MISFET의 게이트전극을 고융점 실리사이드층을 갖는 저저항의 재료로 구성할 수 있으므로 정보의 리드, 라이트 동작을 고속으로 행할 수 있다.

또, 메모리셀의 정보축적 노드에 생긴 용량을 크게할 수 있으므로, 정보축적부의 전하축적량을 증가할 수 있어 소프트에러를 방지할 수 있다.

다음에 상기 SRAM의 메모리셀의 제조방법에 대해서 제9도∼제15도(각 제조공정마다 도시한 주요부 단면도)에 따라 간단하게 설명한다.

먼저, 단결정 실리콘으로 되는 n^-형 반도체기판(21)을 마련한다.

다음에 메모리셀 형성영역, 도시하지 않은 주변회로의 n채널 MISFET 형성 영역의 각각에 있어서, 반도체기판(21)의 주면부에 p^-형 웰영역(22)를 형성한다.

다음에 메모리셀의 각 소자간에 있어서 웰영역(22)의 주면에 필드절연막(23) 및 p형 채널스토퍼영역(24)를 형성한다.

다음에 제9도에 도시한 바와같이 메모리셀의 각 소자형성영역에 있어서, 웰영역(22)의 주면상에 게이트절연막(25)를 형성한다. 게이트절연막(25)는 웰영역( 22)의 주면을 산화해서 형성한 산화실리콘막으로 형성한다. 게이트절연막(25)는 예를들면 250∼350Å 정도의 막두께로 형성한다.

다음에 제10도에 도시한 바와같이 접속구멍(26)을 형성한다. 접속구멍(26)은 게이트전극(27)을 직접 웰영역(22)의 주면에 접속하는 부분에서 게이트절연막(25)를 부분적으로 제거하는 것에 의해서 형성할 수 있다.

다음에 계11도에 도시한 바와같이, 게이트전극(27), 워드선(27) 및 기준전압배선을 형성한다. 게이트전극(27)은 다결정 실리콘막(27A)의 상부에 고융점금속 실리사이드막(27B)를 적층한 복합막으로 형성한다. 다결정 실리콘막(27A)는 CVD로 퇴적하여 저항값을 저감하는 n형 불순물인 P를 도입한다. 다결정 실리콘막(27A)는 예를들면 2000∼3000Å 정도의 막두께로 형성한다. 고융점금속 실리사이드막(27B)는 스퍼터로 퇴적한다. 고융점금속 실리사이드막(27B)는 예를들면 2500∼3500Å 정도의 막두께로 형성한다. 다결정 실리콘막(27A) 및 고융점금속 실리사이드막(27B)는 RIE등의 이방성 예정으로 패터닝한다.

다음에 제12도에 도시한 바와같이, 소오스영역 및 드레인영역의 일부로써 사용되는 n형 반도체영역(29)를 형성한다. 반도체영역(29)는 예를들면 10¹³atoms/㎠ 정도의 P를 40∼60KeV 정도의 에너지의 이온주입으로 도입하는 것에 의해서 형성할 수 있다. 이 불순물을 도입할 때에는 주로 게이트전극(27) 및 필드절연막(23)을 불순물 도입용 마스크로써 사용한다. 따라서, 반도체영역(29)는 게이트전극(27)에 대해서 자기 정합적으로 형성할 수 있다.

또, 상기 제12도에 도시한 바와같이, 접속구멍(26)을 통해서 게이트전극(27)이 접속된 웰영역(22)의 주면부에는 n⁺형 반도체영역(28)이 형성된다. 반도체영역(28)은 게이트전극(27)의 하층의 다결정 실리콘막(27A)에 도입된 n형 불순물이 웰영역(22)의 주면부로 열확산하는 것에 의해서 형성할 수 있다. 반도체영역(28)은 예를들면 게이트전극(27)의 상층의 고융점금속 실리사이드막(27B)를 활성화할 때의 열처리공정과 동일 공정에 의해서 형성된다.

다음에 게이트전극(27)의 측벽에 사이드월스페이서(30)을 형성한다. 사이드웰스페이서(30)은 게이트전극(27)을 덮도록 CVD로 산화실리콘막을 퇴적하고, 이 산화실리콘막에 RIE등의 이방성 에칭을 실시하는 것에 의해서 형성할 수 있다.

다음에 제13도에 도시한 바와 같이, 소오스영역 및 드레인영역으로써 사용되는 n⁺형 반도체영역(31)을 형성한다. 반도체영역(31)은 예를들면 10¹⁵∼10¹⁶atoms/㎠ 정도의 As를 40∼60KeV 정도의 에너지의 이온주입으로 도입하는 것에 의해서 형성할 수 있다. 이 불순물을 도입할 때에는 주로 게이트전극(27), 필드전연막(23) 및 사이드월스페이셔(30)을 불순물 도입용 마스크로써 사용한다. 따라서, 반도체영역(31)은 사이드월스페이서(30)에 대해서 자기정합적으로 형성할 수 있다. 이 반도체영역(31)을 형성하는 것에 의해서 전송용 MISFET Qt₁, Qt₂의 각각 및 구동용 MISFET Qd₁, Qd₂의 각각이 완성된다.

또, 도시하지 않지만 주변회로를 구성하는 p채널 MISFET의 소오스영역 및 드레인영역인 p⁺형 반도체영역은 반도체영역(31)을 형성하는 공정후에 형성된다.

다음에 게이트전극(27)의 상부를 포함하는 기관전면에 층간절연막(32)를 형성한다. 층간절연막(32)는 CVD로 퇴적시킨 치밀한 막질을 갖는 산화실리콘막으로 형성한다. 층간절연막(32)는 단차형성의 성장을 완화하여 상층의 도전층의 스텝 커버리지를 향상시킬 수 있도록 300∼1500Å 정도의 얇은 막두께로 형성한다.

다음에 게이트전극(27)과 게이트전극(34)의 접속부분에 있어서, 층간절연막 (32)를 부분적으로 제거하여 접속구멍(33)을 형성한다.

다음에, 제14도에 도시한 바와 같이, 상기 접속구멍(33)을 통해서 게이트전극 (27)에 접속하는 부하용 MISFET Qp₁, Qp₂의 각각의 게이트전극(34)를 형성한다. 게이트전극(34)는 CVD로 퇴적한 다결정 실리콘막으로 형성한다. 게이트전극(34)는 예를들면 1000∼15000Å 정도의 얇은 막두께로 형성한다. 게이트전극(34)는 10¹⁵∼10¹⁶atoms/㎠ 정도의 P을 20∼40KeV 정도의 에너지의 이온주입으로 도입하고 있다. 즉, 게이트전극(34)는 n형의 다결정 실리콘막으로 형성되어 있다.

다음에 게이트전극(34)를 덮도륵 기판전면에 게이트절연막(35)를 헝성한다. 게이트절연막(35)는 예를들면 치밀한 막질을 갖는 CVD로 퇴적한 산화실리콘막으로 형성한다. 게이트절연막(35)는 예를들면 200∼400Å 정도의 막두께로 형성한다.

다음에 제15도에 도시한 바와같이, 게이트절연막(35)의 상부에 부하용 MISFET Qp₁, Qp₂의 각각의 채널영역(37A), 드레인영역(37B), 소오스영역(37C)(전원전압배선을 포함)를 순차적으로 형성한다. 채널영역(37A), 드레인영역(37B) 및 소오스영역(37C)는 예를들면 CVD로 퇴적한 다결정 실리콘막으로 형성하고, 650 ∼2000Å 정도의 막두께로 형성한다. 드레인영역 및 소오스영역(37B), (37C)는 예를들면 다결정 실리콘막에 10¹⁵atoms/㎠ 정도의 BF₂를 50∼70KeV 정도의 에너지의 이온주입으로 도입하여 p형으로 형성한다.

이 채널영역(37A), 드레인영역(37B) 및 소오스영역(37C)를 형성하는 것에 의해서 부하용 MISFET Qp₁및 Qp₂가 완성된다.

다음에 기판전면에 층간절연막(38)을 형성한다. 층간절연막(38)은 예를들면 CVD로 퇴적한 산화실리콘막의 상부에 CVD로 퇴적한 PSG막을 형성한 복합막으로 형성한다. 이후 층간절연막(38)에 접속구멍(39)를 형성한다.

다음에 상기 제3도 및 제4도에 도시한 바와같이 접속구멍(39)를 통해서 전송용 MISFET Qt₁, Qt₂의 각각의 다른쪽의 반도체영역(31)에 접속하도록 층간절연막(38)의 상부에 데이타선(40)을 형성한다.

이들 일련의 제조공정을 실행하는 것에 의해서 본 실시예의 SRAM의 메모리셀은 완성된다.

제16도는 제3도에 도시한 본 발명의 실시예의 구조에 있어서, 구동용 MISFET Qd₁, Qd₂및 전송용 MISFET Qt₁, Qt₂의 게이트전극을 구성하는 도전층을 하층에서 순차적으로 다결정 실리콘막, TiN 및 고융점금속 실리사이드층의 3층 구조로한 예이다.

구동용 MISFET Qd₁, Qd₂의 게이트전극(37)은 n형이고, 부하용 MISFET Qp₁, Qp₂의 게이트전극(34) 및 소오스 및 드레인영역(37B), (37C)는 p형이므로 양자를 직접 접속하면 불순물이 상호 확산하는 문제가 있지만, 제16도에 도시한 바와 같이, p형 드레인영역과 n형 드레인영역사이에 티탄나이트라이드의 장벽층이 개재되어 있으므로, 양쪽의 불순물의 상호 확산을 방지할 수 있다.

또, 다결정 실리콘막과 고융점금속 실리사이드층 사이에 TiN의 장벽층을 개재시키는 것에 의해서 고융점금속이 다결정 실리콘막을 통과하고, 그 아래의 게이트절연막층으로 들어가서 게이트절연막의 내압이 저하되는 문제를 방지할 수 있다. 이 게이트전극의 구조는 본 발명의 다른예에 적용해도 좋은 것은 물론이다.

제17도는 부하용 MISFET Qp₁, Qp₂의 게이트전극을 그 소오스, 드레인 및 채널영역의 상부에 마련한 경우의 예로써, 제18도의 ⅩⅦ-ⅩⅦ에서 본 단면을 도시한 것이다. 또, 제19도는 제18도에 도시한 메모리셀의 등가회로도이다. 또한, 제17도∼제19도에 있어서 각 구분의 부호는 제3도∼제5도의 예와 동일하다. 이 실시예와 제3도∼제4도에 도시한 실시예의 상이점은 부하용 MISFET Qp₁, Qp₂의 게이트전극이 그 소오스, 드레인 및 채널영역의 상부에 마련되어 있는 점이다. 즉, 부하용 MISFET Qp₁, Qp₂의 소오스, 드레인 및 채널영역은 제2층째의 다결정 실리콘층으로 형성되고, 게이트전극은 제3층째의 다결정 실리콘층으로 형성되어 있다.

또, 부하용 MISFET Qp₁, Qp₂의 소오스 및 드레인영역은 붕소가 도입된 불순물영역이다. 이 붕소의 도입은 게이트전극(34)를 마스크로써 행하고, 그후 어닐을 하는 것에 의해서 게이트전극과 불순물영역이 오버랩하도륵 구성되어 있다. 게이트전극과 소오스 및 드레인영역의 오버랩에 의한 용량은 제19도의 C₁∼C₄와 같이 접속된 것으로 되어 결과적으로 정보축적 노드에 부가하는 용량을 증가할 수 있다는 효과가 있다.

제20도, 제21도는 제17도∼제19도에 도시한 메모리셀의 제조방법을 도시한 도면이다. 제9도∼제14도에 도시한 바와같이 마찬가지로 해서 제1층째 및 제2층째의 다결정 실리콘막이 형성된다. 단, 제2층째의 다결정 실리콘막의 평면 패턴은 제14도의 그것과 상이하다.

제20도에 도시한 바와같이, 예를들면 CVD로 퇴적한 다결정 실리콘(37)을 650∼2000Å의 막두께로 형성하고, 그후 제21도에 도시한 바와같이 게이트절연막(35)를 예를들면 200∼400Å 정도의 막두께로 형성한다.

또, 게이트절연막(35)상에 CVD에 의해 다결정 실리콘(34)를 1000∼1500Å의 막두께로 형성한다. 이 다결정 실리콘(34)는 제18도에 도시한 바와 같이 패터닝한다. 그후 부하용 MISFET Qp₁, Qp₂의 게이트전극 및 소오스 및 드레인영역에 10¹⁵atoms/㎠ 정도의 BF₂를 50∼70KeV 정도의 에너지로 이온주입하고, 850∼950℃의 어닐을 행하는 것에 의해 다결정 실리콘(37)중에 주입한 붕소를 가로방향으로 확산시키는 것에 의해 소오스 및 드레인영역과 게이트전극 사이에 오버랩 용량을 형성한다.

이와같이 게이트전극을 소오스 및 드레인영역 형성용의 이온주입 마스크로 사용하는 것에 의해 게이트전극에 대해서 자기정합적으로 소오스 및 드레인영역을 형성할 수 있고, 또 제조공정을 간략화 할 수 있다.

제22도, 제23도에 도시한 것은 제17도∼제19도에 도시한 예와 대략 마찬가지지만, 다른점은 부하용 MISFET Qp₁, Qp₂의 게이트전극(34)의 평면패턴에 있다. 제22도는 제23도의 XXⅡ-XXⅡ에서 본 단면도이다. 이 예에서 부하용 MISFET Qp₁, Qp₂의 게이트전극(34)는 그 소오스 및 드레인영역과 넓게 오버랩하는 구성으로 되어 있다. 이와 같이 소오스 및 드레인영역과 오버랩시키는 것에 의해서 제19도의 C₁∼C₄의 용량을 증가시킬 수 있다.

그러나, 이 경우에는 제21도에서 설명한 바와 같이 부하용 MISFET의 게이트전극을 소오스 및 드레인영역 형성용 이온주입 마스크로는 할 수 없으므로 그 만큼 제조공정수는 증가한다.

제24도, 제25도는 제2층째의 다결정 실리콘막을 기준전압배선으로써 사용한 경우의 예이다. 제24도는 제25도의 XXⅣ∼XXⅣ에서 본 단면도이다.

구동용 MISFET Qd₁, Qd₂의 게이트전극(27)상에 제2층째의 다결정 실리콘막으로 형성한 기준전압배선(42)를 제25도에 도시한 바와같이 형성한다. 이 기준전압배선(42)는 구동용 MISFET Qd₁, Qd₂의 게이트전극(27)과 부하용 MISFET Qp₁, Qp₂의 채널영역 37A(i)와의 사이에 배치되고, 워드선과 평행한 방향으로 연장하고 있다.

이 구성에 의하면 부하용 MISFET에 대한 구동용 MISFET Qp₁, Qp₂의 게이트전극(27)에서의 전계효과를 막을 수 있다.

따라서, 구동용 M15FET Qp₁, Qd₂의 게이트전극이 전계효과에 의해 부하용 MISFET의 동작시 및 대기시의 전류량이 변화되는 것을 방지할 수 있다.

또, 기준전압배선(42)를 구동용 MISFET Qd₁, Qd₂의 형성영역상에 형성할 수 있으므로, 메모리셀영역을 작게할 수 있다.

Claims (6)

1. 부하용 p채널 MISFET와 구동용 n채널 MISFET를 직렬접속해서 이루어지는 인버터회로를 2개 갖고, 한쪽의 인버터회로의 양쪽 게이트전극을 다른쪽의 인버터회로의 양쪽 드레인영역에 접속하고, 다른쪽의 인버터회로의 양쪽 게이트전극을 한쪽의 인버터회로의 양쪽 드레인영역에 접속하는 것에 의해 교차접속된 플립플롭회로를 갖는 메모리셀을 여러개 구비하는 반도체 집적회로장치에 있어서, (a) 표면에 p형의 제1의 반도체영역을 갖는 반도체기판, (b) 상기 구동용 MISFET의 소오스 및 드레인영역으로써 작용하도록 상기 제1의 반도체영역의 주면에 위치한 n형의 제2 및 제2의 반도체영역, (c) 상기 반도체기판상에 게이트절연막으로써 사용되는 제1의 절연막을 거쳐서 상기 소오스 및 드레인영역 사이에 위치한 상기 구동용MISFET의 게이트전극, (d) 상기 구동용 MISFET의 게이트전극의 상부에 있어서 마련된 제2의 절연막 및 (e) 상기 제2의 절연막의 상부에 아련된 상기 부하용 MISFET를 포함하고, 상기 부하용 MISFET는 채널 영역, 상기 채널영역의 양쪽끝에 마련된 소오스 및 드레인 영역, 상기 구동용 MISFET의 게이트전극과는 별도로 마련된 부하용 MISFET의 게이트전극 및 상기 채널영역과 상기 부하용 MISFET의 게이트전극 사이에 마련된 게이트절연막을 갖고, 상기 부하용 MISFET의 게이트전극과 상기 부하용 MISFET의 소오스영역 또는 드레인 영역은 평면 패턴에 있어서 겹치는 영역을 갖고 용량 소자를 형성해서 이루어지는 반도체 집적회로장치.
2. 특허청구의 범위 제1항에 있어서, 상기 부하용 MISFET의 채널영역 및 소오스, 드레인영역은 다결정 실리콘막으로 구성되고, 상기 부하용 MISFET의 소오스영역의 불순물 농도는 상기 부하용 MISFET의 채널영역의 불순물 농도보다 높은 반도체 집적회로장치.
3. 특허청구의 범위 제2항에 있어서, 상기 부하용 MISFET의 게이트전극은 상기 구동용 MISFET의 게이트전극의 상부에 상기 구동용 MISFET의 게이트전극과는 별도로 마련되고, 상기 부하용 MISFET의 채널영역과 소오스영역 또는 드레인영역은 상기 부하용 MISFET의 게이트전극의 상부에 상기 부하용 MISFET의 게이트절연막을 거쳐서 마련되는 반도체 집적회로장치.
4. 특허청구의 범위 제2항에 있어서, 상기 부하용 MISFET의 채널영역은 상기 구동용 MISFET의 게이트전극의 상부에 마련되고, 상기 부하용 MISFET의 게이트전극은 상기 부하용 MISFET의 채널영역의 상부에 상기 부하용 MISFET의 게이트절연막을 거쳐서 마련되는 반도체 집적회로장치.
5. 특허청구의 범위 제2항에 있어서, 한쪽의 인버터 회로에 있어서의 상기 부하용 MISFET의 게이트전극은 다른쪽의 인버터 회로에 있어서의 상기 구동용 MISFET의 게이트전극의 상부에 있고, 다른쪽의 인버터 회로에 있어서의 상기 부하용 MISFET의 게이트전극은 한쪽의 인버터 회로에 있어서의 상기 구동용 MISFET의 게이트전극 상부에 있는 반도체 집적회로장치.
6. 특허청구의 범위 제2항에 있어서, 상기 부하용 MISFET의 게이트전극은 상기 구동용 MISFET의 게이트전극의 상부에 있고, 상기 부하용 MISFET와 상기 구동용 MISFET의 각각의 게이트전극은 평면 패턴에 있어서 겹치는 영역과 겹치지 않는 영역을 갖는 반도체 집적회로장치.