KR960001340B1 - 반도체기억장치 및 그의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체기억장치 및 그의 제조방법
제1도는 본 발명을 설명하기 위한 SRAM의 메모리셀의 회로도.
제2도는 본 발명에 따른 1실시예의 SRAM의 메모리셀의 평면도.
제3도는 제2도의 SRAM의 메모리셀의 Ⅲ-Ⅲ선에 따른 단면도.
제4도∼제6도는 제2도의 SRAM의 메모리셀의 일부를 도시한 평면도.
제7도는 본 발명을 설명하기 위한 고저항 부하소자에 흐르는 전류량과 데이타선에 인가되는 전압의 관계를 도시한 도면.
제8도는 본 발명의 제2의 실시예를 설명하기 위한 고저항 부하소자에 흐르는 전류량과 데이타선에 인가되는 전압의 관계를 도시한 도면.
제9도 및 제10도는 본 발명의 다른 실시예를 설명하기 위한 메모리셀의 일부를 도시한 평면도 및 단면도.
제11도 및 제12도는 본 발명의 또 다른 실시예를 설명하기 위한 메모리셀의 일부를 도시한 평면도 및 단면도.
본 발명은 반도체기억장치 및 그의 제조방법에 관한 것으로, 특히 스테이틱형 랜덤 액세스 메모리를 구비한 반도체 집적회로장치(이하, SRAM이라 한다)에 적용해서 유효한 기술에 관한 것이다.
SRAM의 메모리셀은 고저항 부하소자 및 구동용 MISFET로 구성되는 1쌍의 인버터회로의 입력단자와 출력단자를 교차결합해서 이루어지는 플립플롭회로와 그의 1쌍의 입출력단자에 접속되는 전송용 MISFET로 구성되어 있다. 상기 고저항 부항소자는 메모리셀면적을 축소하기 위해서 전원전압용 배선과 일체로 형성된 다결정실리콘막으로 구성되어 있다.
고저항 부하소자로써 사용되는 다결정실리콘막은 고저항값을 갖도록 n형의 불순물(As,P)을 도입하지 않고 구성되어 있다. 전원전압용 배선으로써 사용하는 다결정실리콘막은 상기 n형 불순물을 도입해서 구성되어 있다. 이와같은 기술은 미국특허 No.4,554,279(일본국 특허공개공보 소화 57-130461)에 개시되어 있다.
메모리셀의 면적을 축소하기 위해 고저항 부하소자의 위층에 절연막을 거쳐서 데이타선이 연장한다. 이와같은 구조의 메모리셀에서는 고저항 부하소자를 채널형성영역으로 하는 기생 MISFET가 구성된다. 이 기생 MISFET는 데이타선을 게이트전극, 고저항 부하소자의 양 끝부에 접속되는 n형 다결정실리콘막 또는 n형 단결정실리콘을 소오스영역 또는 드레인영역으로 해서 구성되어 있다. 본 발명자의 검토에 의하면, 데이타선에서의 전계효과로 고저항 부하소자에 채널이 형성되어 고저항 부하소자에 흐르는 전류량이 증가하므로 소비전력이 증대해 버린다.
본 발명의 목적은 고저항 부하소자를 갖는 메모리셀로 구성된 SRAM에 있어서 상기 고저항 부하소자에 흐르는 전류량의 증가를 방지하여 SRAM의 소비전력을 저감하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 고저항 부하소자를 갖는 메모리셀로 구성되는 SRAM에서 상기 고저항 부하소자를 다결정실리콘막으로 구성한다. 이 다결정실리콘막의 적어도 일부에 고저항 부하소자를 채널형성영역으로 하는 기생 MISFET의 스레쉬흘드 전압을 크게 하는 불순물을 도입한다. 또는 다결정실리콘막의 퇴적시의 온도를 비교적 고온으로 한다.
이것에 의해 고저항 부하소자에 흐르는 전류량의 변동을 방지하고 SRAM의 소비전력을 저감할 수가 있다.
이하, 본 발명의 실시예를 도면에 따라서 설명한다.
SRAM의 메모리셀은 1쌍의 상보데이타선 DL,
Figure kpo00001
와 워드선 WL의 교차부에 마련되어 있다.
메모리셀은 플립플롭회로, 그의 1쌍의 입출력단자와 데이타선 DL 사이에 접속된 전송용 MISFET Qt1,Qt2로 구성되어 있다. MISFET Qt1,Qt2의 게이트에는 워드선 WL이 결합된다. 플립플롭회로는 고저항 부하소자 R1및 구동용 MISFET Qd1로 구성되어 있는 인버터회로와 고저항 부하소자 R2및 구동용MISFET Qd2로 구성되어 있는 인버터회로로 이루어진다. 한쪽의 인버터회로의 입력단자 및 출력단자는 서로 다른쪽의 인버터회로의 출력단자 및 입력단자에 결합되어 있다. 고저항 부하소자 R은 한쪽 끝부가 전원전압 Vcc에 접속되고, 다른쪽 끝부가 구동용 MISFET Qd의 드레인영역에 접속되어 있다. 구동용 MISFET Qd의 소오스영역은 기준전압 Vss에 접속되어 있다.
전원전압 Vcc는, 예를들면 회로의 동작전압 5V이고, 기준전압 Vss는, 예를들면 회로의 접지전압 0V이다.
본 발명의 SRAM의 메모리셀의 평면도를 제2도에 도시하고, 제2도의 절단선 Ⅲ-Ⅲ선에 따른 단면을 제3도에 도시한다. 또, 본 발명의 이해를 용이하게 하기 위해서 제4도∼제6도에 메모리셀을 구성하는 도전층 및 필드절연막의 형상을 도시한다. 제4도는 제2도에서 데이타선 DL,
Figure kpo00002
를 생략한 평면도이다. 제5도는 제4도에서 2층째의 다결정실리콘층 및 불순물 도입을 위한 2개의 마스크의 패턴(이들은 모두 제6도에 도시되어 있다)을 생략한 평면도이다. 또한, 제2도, 제4도 및 제5도에서, 본 실시예의 구성을 알기쉽게 하기 위해서 필드절연막 이외의 각 도전층 사이에 마련되는 절연막은 도시하지 않는다.
제2도∼제5도에서, (1)은 단결정실리콘으로 이루어지는 n-형의 반도체기판, (2)는 p-형의 웰영역이다. 메모리셀은 웰영역(2)내에 형성된다. 메모리셀 이외의 회로는 상보형 MISFET 회로로 된다. 이를 위한 N 채널 MISFET는 메모리셀이 그 내부에 마련된 p-형 웰영역(2)와는 다른 P-형 웰영역내에 형성되는 한편, P 채널 MISFET는 n-형 반도체기판(1) 또는 이것과는 다른 불순물농도를 갖는 n-형 웰영역내에 헝성된다. (3)은 필드절연막, (4)는 p형의 채널스토퍼영역이다. 필드절연막(3) 및 채널스토퍼영역(4)는 반도체기판(1)의 주면에 마련되어 있으며, MISFET 등의 반도체소자 사이를 분리한다. 메모리셀에 있어서의 필드절연막(3)의 형상은 제5도를 참조하면 명확하게 될 것이다.
메모리셀을 구성하는 MISFET Qd1,Qd2,Qt1,Qt2는 웰영역(2)내에 형성되고, 게이트절연막(5), 게이트전극(6A), 소오스 또는 드레인영역인 1쌍의 n-형 및 n+형 반도체영역(7) 및 (9)로 구성되어 있다.
상기 게이트전극(6A)는 다결정실리콘막과 그위에 마련된 고융점금속(Mo, Ta, Ti, W)의 실리사이드막으로 이루어지는 복합막, 즉 폴리사이드막으로 구성되어 있다. 다결정실리콘막에는 저항값을 저감하기 위한 불순물(As, p)이 도입되어 있다. 게이트전극(6A)는 단층의 고융점금속막 또는 고융점금속 실리사이드막 또는 다결정 실리콘막 위에 고융점금속막이 마련된 복합막으로 구성하여도 좋다. MISFET Qt1,Qt2의 게이트전극(6A)는 일체로 형성되고, 도면중 가로방향으로 연장되어 워드선 WL을 구성한다. MISFET Qd1,Qd2의 게이트전극(6A)는 게이트절연막(5)에 형성된 접속구멍(5A)를 통해서 다른 MISFET의 반도체영역(9) 및 (7)에 직접 접속되어 있다. 이것에 의해서 메모리셀의 플립플롭회로의 교차결합을 실현하고 있다. 게이트전극(6A)와 동일층이고 동일 도전성재료로 이루어지는 기준전압용 배선(6B)가 워드선 WL과 평행하게 연장되어 있다. 기준전압용 배선(6B)는 게이트절연막(5)에 마련된 접속구멍(5A)를 통해서 MISFET Qd1과 Qd2의 소오스인 반도체영역(9)와 직접 접촉되어 있다.
반도체영역(7)은 MISFET Qt,Qd의 채널형성영역과 반도체영역(9) 사이에 마련되어 소오스영역 또는 드레인영역의 일부를 구성한다. 반도체영역(7)은 게이트전극 (6A)를 마스크로써 사용한 이온주입에 의해서 형성되고, 게이트전극(6A)에 대해서 자기정합적이다. 반도체영역(9)는 게이트전극(6A)와 이것의 측벽에 형성된 절연막(사이드 월 스페이서)(8)을 마스크로써 사용한 이온주입에 의해서 형성되고, 이들에 자기정합적이다. 절연막(8)은, 예를들면 실리콘산화막으로 이루어지고, 반응성 이온에칭을 사용해서 형성된다. 반도체영역(7) 및 (9)는 LDD(Lightly Dopde Drain) 구조의 MIS FET를 구성한다. 메모리셀의 축적노드인 영역(7)과 (9) 아래에는 P+형 반도체영역 (20)이 형성되고, 접합용량을 크게 하는 것에 의해서 a선에 의한 소프트에러를 방지한다.
메모리셀의 접속구멍(5A), 제1층째의 도전층(6A),(6B), 반도체영역(9)이 형성, 즉 MISFET Qd1, Qd2,Qt1, Qt2의 형상과 접속은 제5도를 참조하면 명확하게 될 것이다. 제5도(제2도 및 제4도)에서, 절연막(8) 및 반도체영역(7)은 생략되어 있다.
(10)은, 예를들면 실리콘산화막으로 이루어지는 절연막이며, 반도체영역(9)의 상부 및 전극 또는 배선(6A),(6B)의 상부에 마련되어 있다. (11)은, 예를들면 인 실리케이트 글라스(PSG)막으로 이루어지는 절연막이며, MISFET Qt, Qd를 덮도록 반도체기판(1)상의 전면에 마련되어 있다. (12)는 접속구멍이며, 소정의 반도체영역(9)상의 절연막(10), (11)을 제거하고 마련되어 있다.
절연막(11)상에는 고저항 부하소자 R1과 R2및 전원전압용 배선이 형성된다. 부하소자 R1과 R2및 전원전압용 배선은 동일층의 동일재료로 이루어지는, 즉 메모리셀의 제2층째의 도전층(13)인 다결정실리콘층으로 이루어진다. 부하소자 R1과 R2는 한쪽끝이 접속구멍(12)를 통해서 MISFET Qt1, Qt2의 반도체영역(9) 및 MISFET Qd2, Qd1의 게이트전극(6A)와 접속하고, 다른쪽끝이 전원전압용 배선에 접속되며, 또한 이것과 일체로 힝성된다.
제2도∼제6도에 도시한 바와같이 상기 고저항 부하소자 R1, R2는 지항값을 저감하기 위한 불순물이 도입되어 있지 않는, 즉 진성(i)의 다결정실리콘막(13A)와 p형의 불순물이 도입된(p) 다결정실리콘막(13B)로 구성되어 있다. 다결정실리콘막(13A)는 전원전압용 배선(13C)에 접속되는 측에 마련되고, 다결정실리콘막(13B)는 전송용 MISFET Qt의 반도체영역(9)에 접속되는 측에 마련되어 있다. 전원전압용 배선(13C)는 저항값을 작게 하기 위한 n형 불순물, 예를들면 비소 또는 인을 높은 농도로 도입한 n+형 다결정실리콘층으로 이루어진다.
다결정실리콘막(13A)는 제2도, 제4도 및 제6도에서 부호(17)을 붙인 점선으로 둘러싸여진 영역내에 구성된다. 다결정실리콘막(13B)는 제2도, 제4도 및 제6도에서 부호(18)을 붙인 점선으로 둘러싸여진 영역내에 구성된다. 즉, 부하소자 R1, R2는 i형 다결정실리콘막(13A)내의 일부에 p형 다결정실리콘막(13B)를 마련해서 구성되어 있다(i-p 구조).
다결정실리콘막(13)중의 영역(13B)를 위한 불순물의 도입은 점선(18)로 둘러싸인 영역이외의 영역을 마스크로 덮은 상태에서 실행된다. 다결정실리콘막(13B)는, 예를들면 다결정실리콘막(13)에 60KeV, 2×1012atoms/cm2로 P형의 불순물, 예를들면 플루오르화 붕소(BF2)를 이온주입기술로 도입하는 것에 의해 형성한다. 그후, 다결정실리콘막(13)중의 영역(13C)를 위한 불순물의 도입이 점선(17)로 둘러싸인 영역을 마스크로 덮은 상태에서 실행된다.
전원전압용 배선(13C)는, 예를들면 다결정실리콘막(13)에 50KeV, 5×1015atoms/cm2로 n형 불순물, 예를들면 비소(As)를 이온주입기술로 도입하는 것에 의해 형성한다. n형 불순물로써, 인(P)를 사용하여도 좋다. 2개의 마스크(17), (18)로써는, 예를들면 레지스트막이 사용된다.
다결정실리콘막(13)의 형상 및 영역(13A), (13B) 및 (13C)의 구별은 제6도를 참조하면 명확하게 될 것이다.
(14)는 부하소자 R1, R2를 덮도록 반도체기판(1)상의 전면에 형성된 실리콘산화막으로 이루어지는 절연막, (15)는 MISFET Qt의 반도체영역(9)의 상부의 절연막 (10), (11), (14)를 제거하고 마련된 접속구멍이다. (16)은 데이타선 DL,
Figure kpo00003
이며, 접속구멍(15)를 통해서 MISFET Qt의 반도체영역(9)와 접속되고, 절연막(14)의 상부를 연장하도록 구성되어 있다. 데이타선(16)은 알루미늄막 또는 소정의 첨가물(Si 또는 Cu)이 함유된 알루미늄막으로 구성되어 있다.
부하소자 R1, R2의 적어도 일부를 B형의 불순물이 도입된 다결정실리콘막 (13B)로 구성하는 것에 의해 제7도에 도시한 바와같이 부하소자 R1, R2를 채널형성영역으로 하는 기생 MISFET의 스레쉬홀드 전압을 크게 할 수가 있다. 상기 기생 MISFET는 게이트절연막이 절연막(14), 게이트전극이 데이타선(16), 전원전압용 배선(13C)가 드레인영역, MISFET Qt의 반도체영역(9)가 소오스영역으로써 구성되어 있다고 간주할 수가 있다. 그 스레쉬흘드 전압은 기생 MISFET의 게이트전극인 데이타선(16)에 인가되는 전압(예를들면 0∼5V) 보다도 높은 값을 설정할 수가 있다. 따라서 부하소자 R1, R2에 흐르는 전류량이 전계효과에 의해서 증가하는 것을 방지할 수가 있으므로, SRAM의 소비전력을 저감할 수가 있다.
제7도는 부하소자 R1, R2에 흐르는 전류량과 데이타선(16)에 인가되는 전압과의 관계를 도시한 도면이다. 횡축은 기생 MISFET의 게이트전압, 즉 데이타선(16)에 인가되는 전압(V)을 나타내고, 종축은 기생 MISFET에 흐르는 전류량, 즉 부하소자 R1, R2에 흐르는 전류량(A)를 나타낸다. 곡선 I은 부하소자 R1, R2의 전체영역을 불순물이 도입되어 있지 않은 i형 다결정실리콘막(13A)로 구성하였을 때의 데이타이다. 곡선 Ⅱ는 부하소자 R1, R2의 전체영역을 p형의 불순물을 도입한 p형의 다결정실리콘막 (13B)로 구성한 데이타이다. 곡선 Ⅲ은 부하소자 R1, R2를 i형 및 p형 다결정신리콘막 (13A) 및 (13B)로 구성한 본 발명의 SRAM의 데이타이다.
제7도에 도시한 바와같이, 부하소자 R1, R2의 적어도 일부를 P형의 다결정실리콘막(13B)로 구성하는 것에 의해 상술한 바와같이 데이타선(16)에 인가되는 전압보다 높은 값으로 기생 MISFET의 스레쉬홀드 전압을 설정할 수가 있다.
또, n+형의 전원전압용 배선(13C)에 접속하는 측에 i형 다결정실리콘막(13A)를 마련하고, 반도체영역(9)에 접속하는 측에 p형 다결정실리콘막(13B)를 마련해서 고저항 부하소자 R1, R2를 구성하는 것에 의해 전원전압용 배선(13C)와 다결정실리콘막 (13A)의 접합부(n+-i 접합)에 있어서의 브레이크다운 전압을 향상함과 동시에 스레쉬흘드 전압을 향상할 수가 있다. 부하소자 R1, R2는 전체영역을 P형 다결정실리콘막 (13B)로 구성하여도 좋다. 그러나 브레이크다운 전압을 지배하는 측에 i형 다결정실리콘막(13A)를 마련하고, 스레쉬흘드 전압을 지배하는 측에 p형 다결정실리콘막(13B)를 마련해서 구성한 쪽이 바람직하다. 즉, 브레이크다운 전압을 고려하지 않고 다결정실리콘막(135)에 도입하는 p형의 불순물의 농도를 최적화할 수가 있다.
본 발명의 제2의 실시예는 SRAM의 메모리셀을 구성하는 고저항 부하소자의 형성조건을 최적으로 설정하는 것에 의해 고저항 부하소자를 채널형성영역으로 하는 기생 MISFET의 스레쉬흘드 전압을 향상한 예이다.
제2의 실시예를 설명하기 위한 고저항 부하소자에 흐르는 전류량과 데이타선에 인가되는 전압과의 관계를 제8도에 도시한다.
곡선 Ⅳ는 570℃의 온도의 CVD 기술로 퇴적시키고, 저항값을 저감하는 불순물을 도입하지 않은 i형 다결정실리콘막(13A)로 부하소자 R1, R2를 구성하였을 때의 데이타이다. 이 다결정실리콘막(13A)는 1000Å 정도의 막두께로 구성되어 있다. 이 온도로 형성되는 다결정실리콘막(13A)의 퇴적상태는 비정질이다.
곡선 V, Ⅵ 및 Ⅶ은 640℃ 정도의 고온도의 CVD 기술로 퇴적시키고, 저항값을 저감하는 불순물이 도입되지 않은 i형 다결정실리콘막(13A)로 부하소자 R1, R2를 구성하였을 때의 데이타이다.
곡선 V의 다결정실리콘막(13A)는 2000Å 정도의 막두께, 곡선 Ⅵ의 다결정실리콘막(13A)는 1000Å 정도의 막두께, 곡선 Ⅶ의 다결정실리콘막(13A)는 500Å 정도의 막두께로 구성되어 있다.
이 온도로 형성되는 다결정실리콘막(13A)의 퇴적상태는 다결정이다.
제8도의 곡선 Ⅵ 및 Ⅶ에 도시한 바와같이 640℃ 정도의 고온도와 1000Å 정도 또는 그 이하의 막두께로 형성된 다결정실리콘과(13A)로 부하소자 R1, R2를 구성하는 것에 의해 570℃ 정도의 온도로 형성된 것에 비해서 부하소자 R1, R2의 스레쉬홀드 전압을 향상할 수가 있다. 이 스레쉬흘드 전압은 데이타선(16)에 인가되는 전압(예를들면, 5V)보다 높은 값으로 되어 있다. 따라서, 부하소자 R1, R2를 채널형성영역으로 하는 기생 MISFET에 흐르는 전류량의 변동(증가)를 방지할 수가 있으므로, SRAM의 소비전력을 저감할 수가 있다.
부하소자 R1, R2은 600℃ 정도 또는 그 이상의 온도로 구성한다. 570∼600℃ 정도에서 실리콘의 결정의 배향성 및 퇴적상태가 변화한다. 따라서, 600℃ 또는 그 이상의 고온도로 형성하는 것에 의해 다결정으로 해서 스레쉬흘드 전압을 향상한다. 부하소자 R1, R2는 700℃ 정도 이하의 온도로 구성하는 것이 바람직하다. 다결정실리콘막 (13A)의 퇴적속도가 빠르게 되고, 막두께가 불균일하게 되는 등의 결점을 발생하기 때문이다.
또한, 기생 MISFET가 아니라 다결정실리콘막을 적극적으로 MISFET의 채널형성영역으로써 사용하는 경우에는 상기 다결정실리콘막을 570℃정도 이하의 온도로 구성한다. 다결정실리콘막의 상태를 낮게 할 수 있으므로, 스레쉬홀드 전압을 저감하여 양호한 MIS 특성을 얻을 수가 있기 때문이다.
제2의 실시예에 의하면, 고저항 부하소자(13A)를 채널형성영역으로 하는 기생 MISFET의 스레쉬흘드 전압을 크게 할 수가 있다.
상술한 SRAM은 기본적으로 이 명세서에 있어서의 기술에 대신하는 문헌으로써 이 명세서에 인용되는 1985년 8월 8일에 출원된 미국 특허출원 No.764,208호에 기재되어 있다.
제1의 실시예에 의하면, 부하소자 R1, R2의 구성이 본 발명에 따라서 상술한 바와같이 변경된다. 이 때문에 또 부하소자 R1, R2의 형성방법이 변경된다. 즉 CVD에 의해서 반도체기판(1)상의 전면에 형성한 다결정실리콘막(13)을 제6도에 도시한 형상으로 패터닝한 후, 제1의 레지스트 마스크(18)을 형성한다. 마스크(18)을 사용한 p형 불순물의 이온주입 후, 마스크(18)을 제거하고, 새롭게 제2의 레지스트 마스크(17)을 형성한다. 마스크(17)을 사용해서 n형 불순물의 이온주입이 실행된다.
제2의 실시예에 의하면, 부하소자 R1, R2를 위한 다결정실리콘막(13)을 형성하는 CVD가 상술한 온도에서 실행되어 그 막두께도 제한된다.
본원에 있어서 개시되는 새로운 기술에 의하면, 다음에 기술하는 효과를 얻을 수가 있다.
(1) SRAM의 메모리셀을 구성하는 고저항 부하소자를 다결정실리콘막으로 구성하고, 그의 일부에 소정의 도전형의 불순물을 도입하는 것에 의해 고저항 부하소자를 채널형성영역으로 하는 기생 MISFET의 스레쉬흘드 전압을 향상할 수가 있다.
(2) 600℃ 정도 또는 그 이상의 고온도와 1000Å 정도 또는 그 이하의 막두께로 형성된 다결정실리콘막으로 고저항 부하소자를 구성하는 것에 의해 고저항 부하소자를 채널형성영역으로 하는 기생 MISFET의 스레쉬흘드 전압을 향상할 수가 있다.
(3) 상기(1) 또는 (2)에 의해 고저항 부하소자에 흐르는 전류량의 변동(증가)를 방지할 수가 있으므로, SRAM의 소비전력을 저감할 수가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
p형 불순물이 도입되는 영역(13B)의 형성위치는 여러가지로 변경가능하다. 제9도∼제12도에 그 예를 도시한다. 제9도 및 제11도는 제6도에, 제10도 및 제12도는 제3도에 대응하는 도면이다.
제9도 및 제10도는 p형 다결정실리콘막(13B)가 n+형 반도체영역(9)와 접속되지 않도록 이것을 형성한 예이다. 즉, 다결정실리콘막(13)은 전원전압용 배선측에서 차례로 n+형-i형-p칭-n+형으로 된다. 이 때문에, 제9도에 도시한 바와같이 마스크(17) 및 (18)의 형상이 변경된다. 이 결과, 다결정실리콘막(13)의 단면구성은 제10도에 도시한 바와같이 된다.
반도체영역(9)와 n+형 다결정실리콘막(13C)가 접속한다. 다결정실리콘막 (13B)의 p형 불순물이 n형 반도체영역으로 확산하는 것을 방지할 수 있다. 또, 다결정실리콘막(13)과 반도체기판(1)의 계면에 pn 접합이 형성되지 않으므로, 누설전류가 적은 안정한 pn 접합으로 할 수가 있다.
제11도 및 제12도는 p형 및 n+형 다결정실리콘막(13B) 및 (13C)의 형성을 위한 마스크를 제11도에 도시한 바와같이 1매만으로한 예이다. 이것에 의해, 다결정실리콘막(13)은 전원전압용 배선측에서 차례로 n+형-p형-i형-p형-n+형으로 된다. 1매의 마스크에 의해 영역(13B) 및 (13C)를 형성하기 위해서 제조 프로세스가 다음과 같이 변경된다. 다결정실리콘막(13)의 패터닝 후, 제11도에 도시한, 예를들면 레지스트막으로 이루어지는 마스크(19)가 형성된다. 이 상태에서 플루오르화 붕소 및 비소가 각각 상술한 조건으로 이온주입된다. 그후의 열처리에 의해서 플루오르화 붕소 및 비소가 다결정실리콘막(13)내를 가로방향으로 확산한다. 이때의 확산속도의 차, 즉 붕소의 확산속도가 비소보다 큰 것을 이용해서 p형 영역(13B)가 형성된다.
이 결과, 다결정실리콘막(13)의 단면구성은 제12도에 도시한 바와같이 된다. 이 방법에 의해 제조공정을 줄일 수가 있다. 또, 마스크(17)과 (18) 사이의 맞춤여유가 불필요하게 되므로, 즉 영역(13A), (13B) 및 (13C)가 서로 자기정합적으로 형성되므로, 미세화에 유리하다.
p형 영역(13B)는 i형 영역(13A)의 중앙에 형성하여도 좋다. 즉, 다결정실리콘막(13)은 전원전압용 배선측에서 차례로 n+형-i형-p형-i형-n+형으로 된다. 이것은 마스크(17)과 (18)의 형상을 적당하게 변경할 수 있는 것에 의해 실현할 수 있다.
제1의 실시예 또는 상술한 제1의 실시예의 변형과 제2의 실시예를 조합하여도 좋다. 즉, 600∼700℃로 퇴적된 약 1000Å 이하의 다결정실리콘막을 사용해서 제1의 실시예 또는 그 변형과 같이 부하소자 R1, R2를 형성하여도 좋다.
본 발명은 높은 저항을 갖는 다결정실리콘을 포함하는 메모리셀을 갖는 IC 뿐만 아니라 상기 메모리셀을 동일기판상의 일부에 헝성한 논리 IC 등에 널리 적용할 수가 있다.

Claims (32)

  1. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하는 메모리셀을 갖고, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되어 다결정실리콘막으로 구성되는 부하소자로 구성되는 반도체기억장치의 제조방법에 있어서, 상기 다결정실리콘막을 퇴적하는 스텝, 상기 다결정실리콘막상에 마스크를 형성하는 스텝, 상기 마스크를 사용해서 제1 및 제2 도전형의 불순물을 상기 다결정실리콘막으로 도입하는 스텝을 포함하고, 상기 제1 도전형의 불순물은 상기 제2 도전형의 불순물보다 고농도로 도입되는 반도체기억장치의 제조방법.
  2. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하는 메모리셀을 갖고, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되어 다결정실리콘막으로 구성되는 부하소자로 구성되며, 상기 다결정실리콘막은 600℃ 이상의 온도에서의 CVD에 의해 형성되는 반도체기억장치의 제조방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 다결정실리콘막은 700℃ 이하의 온도에서의 CVD에 의해 형성되는 반도체기억장치의 제조방법.
  4. 특허청구의 범위 제3항에 있어서, 상기 다결정실리콘막은 1000Å 이하의 두께를 갖는 반도체기억장치의 제조방법.
  5. 특허청구의 범위 제2항에 있어서, 상기 다결정실리콘막은 제1 도전형의 제1의 영역, 제2 도전형의 제2의 영역, 상기 제1 및 제2 도전형의 불순물이 도입되지 않고 상기 부하소자를 구성하는 제3의 영역을 포함하고, 상기 제1의 영역은 상기 제2 및 제3의 영역보다 적어도 전원전압이 인가되는 그의 끝에 가까운 상기 다결정실리콘막의 측에 형성되고, 상기 제2의 영역은 상기 제3의 영역보다 적어도 상기 MISFET에 가까운 상기 다결정실리콘막의 측에 형성되는 반도체기억장치의 제조방법.
  6. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하는 메모리셀을 갖고, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되어 다결정실리콘막으로 구성되는 부하소자로 구성되며, 상기 다결정실리콘막은 MISFET의 채널영역으로써 이용되고, 상기 다결정실리콘막은 570℃ 이하의 온도에서의 CVD에 의해 형성되는 반도체기억장치의 제조방법.
  7. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하는 메모리셀을 갖고, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되어 다결정실리콘막로 구성되는 부하소자로 구성되며, 상기 다결정실리콘막은 제1 도전형의 제1의 영역, 제2 도전형의 제2의 영역, 상기 제1의 영역보다 고저항이고 상기 부하소자를 구성하는 제3의 영역을 포함하고, 상기 제1의 영역은 상기 제2 및 제3의 영역보다 적어도 전원전압이 인가되는 그의 끝에 가까운 상기 다결정실리콘막의 측에 형성되고, 상기 제2의 영역은 상기 제3의 영역보다 적어도 상기 MISFET에 가까운 상기 다결정실리콘막의 측에 형성되는 반도체기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제1 및 제2도전형은 각각 n형 및 p형이고, 상기 제1의 영역의 불순물농도는 상기 제2의 영역의 불순물농도보다 높게 되는 반도체기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 다결정실리콘막은 또, 제1도전형의 제4의 영역을 포함하고, 상기 제4의 영역은 상기 제2의 영역보다 상기 MISFET에 가까운 상기 다결정실리콘막의 측에 헝성되어 상기 제1의 영역의 불순물농도와 동일한 불순물농도를 갖는 반도체기억장치.
  10. 특허청구의 범위 제9항에 있어서, 상기 다결정실리콘막은 또, 제2 도전형의 제5의 영역을 포함하고, 상기 제5의 영역은 상기 제1 및 제3의 영역사이에 형성되어 상기 제2의 영역의 불순물농도와 동일한 불순물농도를 갖는 반도체기억장치.
  11. 특허청구의 범위 제7항에 있어서, 상기 제2 및 제3의 영역의 적어도 일부위에 데이타선이 적층되는 반도체 기억장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 MISFET의 게이트전극은 제2 및 제3의 영역의 적어도 일부의 아래에 형성되는 반도체기억장치.
  13. 특허청구의 범위 제8항에 있어서, 상기 제3의 영역에는 상기 제1 및 제2 도전형의 불순물이 도입되지 않는 반도체기억장치.
  14. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하고, 반도체기판상에 형성된 메모리셀구조에 있어서, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되는 다결정실리콘막으로 구성되고, 상기 다결정실리콘막은 제1 도전형의 제1의 영역, 제1의 영역보다 고저항인 제2의 영역, 제2 도전형의 제3의 영역을 포함하고, 또한 제1의 고정전위를 상기 메모리셀에 공급하는 제1의 배선에 접속되며, 상기 제2 및 제3의 영역은 상기 제1의 영역사이에 배치되는 메모리셀구조.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1의 배선은 전원전압배선이고, 상기 다결정실리콘막과 일체로 형성되는 메모리셀구조.
  16. 특허청구의 범위 제15항에 있어서, 상기 제1 및 제2의 도전형은 각각 n형 및 p형이고, 상기 제1의 영역에는 n형 불순물이 도프되고, 상기 제3의 영역에는 p형 불순물이 도프되는 메모리셀구조.
  17. 제1 및 제2의 인버터로 구성되어 상기 제1 및 제2의 인버터의 출력단자가 각각 상기 제2 및 제1의 인버터의 입력단자에 접속되는 플립플롭을 포함하고, 상기 제1 및 제2의 인버터의 각각이 MISFET와 상기 MISFET에 직렬로 접속되는 다결정실리콘막으로 구성되며, 상기 다결정실리콘막은 제1 도전형의 제1의 영역, 상기 제1의 영역보다 고저항인 제2의 영역 및 제2 도전형의 제3의 영역을 포함하고, 또한 전원전압을 메모리셀에 공급하도록 기능하는 제1의 배선에 접속되며, 반도체기판상에 형성된 메모리셀, 상기 메모리셀에 결합되어 상기 제1 및 제2의 인버터의 상기 제2 및 제3의 영역의 적어도 일부위에 각각 적층된 1쌍의 상보데이타선을 포함하는 반도체기억장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 상보데이타선은 상기 다결정실리콘막의 상기 제2 및 제3의 영역의 방향과 동일한 방향으로 연장하는 반도체기억장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 MISFET의 게이트전극은 상기 제2 및 제3의 영역의 적어도 일부의 아래에 배치되는 반도체기억장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 제1 및 제2 도전형은 각각 n형 및 p형이고, 상기 제1의 영역에는 n형 불순물이 도프되고, 상기 제3의 영역에는 p형 불순물이 도프되는 반도체기억장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 제2의 영역의 n형 불순물농도는 상기 제1의 영역의 불순물농도보다 낮고, 상기 제2의 영역의 p형 불순물농도는 상기 제3의 영역의 불순물농도보다 낮은 반도체기억장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제1의 영역의 n형 불순물농도는 상기 제3의 영역의 P형 불순물농도보다 높은 반도체기억장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 제1의 영역은 상기 제2 및 제3의 영역보다 적어도 상기 제1의 배선에 가깝게 배치되고, 상기 제3의 영역은 상기 제2의 영역보다 적어도 상기 MISFET에 가깝게 배치되는 반도체기억장치.
  24. 특허청구의 범위 제22항에 있어서, 상기 제1의 배선은 상기 다결정실리콘막과 일체로 형성되는 반도체기억장치.
  25. 특허청구의 범위 제24항에 있어서, 상기 제2의 영역은 진성영역인 반도체기억장치.
  26. 교차결합된 제1 및 제2의 구동 MISFET, 상기 제1 및 제2의 구동 MISFET와 상보데이타선 사이에 접속되어 워드선에 접속된 그들의 게이트전극을 갖는 제1 및 제2의 스위칭 MISFET, 상기 제1 및 제2의 구동 MISFET에 직렬로 접속된 다결정실리콘막을 각각 갖는 스테이틱 RAM 셀을 포함하고, 상기 다결정실리콘막의 각각은 제1도전형의 제1의 영역 및 부하소자영역을 포함하고, 또한 전원전압을 상기 셀에 공급하도록 기능하는 제 1의 배선에 접속되며, 상기 부하소자영역은 상기 제1의 영역보다 고저항인 제2의 영역을 갖고, 상기 부하소자영역은 또 제2 도전형의 제3의 영역을 적어도 포함하며, 상기 상보데이타선은 상기 제1 및 제2의 구동 MISFET에 접속된 다결정실리콘막의 상기 부하소자영역의 직어도 일부위에 각각 적층되는 반도체장치.
  27. 특허청구의 범위 제26항에 있어서, 상기 상보데이타선의 각각은 상기 반도체기판상에 형성되고, 상기 다결정실리콘막의 상기 부하소자영역상에 배열되도록 위치결정되어 상기 반도체기판의 방향으로 각각의 데이타선의 확대가 그것에 관련된 부하소자영역에 대해서 실행되는 반도체장치.
  28. 특허청구의 범위 제27항에 있어서, 상기 제1 및 제2 도전형은 각각 n형 및 p형이고, 상기 제1의 영역에는 n형 불순물이 도프되고, 상기 제3의 영역에는 p형 불순물이 도프되는 반도체장치.
  29. 특허청구의 범위 제28항에 있어서, 상기 상보데이타선은 상기 부하소자영역의 방향과 동일한 방향으로 연장하는 반도체장치.
  30. 특허청구의 범위 제29항에 있어서, 상기 제3의 영역은 상기 부하소자영역으로 구성된 채널영역을 갖는 기생 MISFET의 스레쉬홀드전압을 향상시키도록 소정의 p형의 불순물농도를 갖는 반도체장치.
  31. 특허청구의 범위 제30항에 있어서, 상기 제1 및 제2의 구동 MISFET의 게이트전극의 각각은 상기 제2 및 제3의 영역의 적어도 일부의 아래에 배치되는 반도체장치.
  32. 특허청구의 범위 제31항에 있어서, 상기 제1의 배선은 상기 다결정실리콘막과 일체로 형성되는 반도체기억장치.
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