KR870004496A - 반도체 기억 장치 - Google Patents

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사도시 메브로
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노브요시 다니무라
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는, 본 발명을 설명하기 위한 SRAM의 메모리 셀의 회로도.
제2도는, 본 발명에 따른 제1실시예의 SRAM의 메모리 셀의 평면도.
제7도는, 본 발명을 설명하기 위한 높은 저항 부하소자에 흐르는 전류량과 데이터선에 인가되는 전압과의 관계를 도시한 도면.

Claims (11)

  1. 제1 및 제2의 인버어터의 출력단자가, 각각 상기 제2 및 제1의 인버어터의 입력단자에 접속어있는 플립 플롭 회로를 포함하는 메모리 셀을 갖춘 반도체 기억장치와, 상기 제1 및 제2의 인버어터는 MSFET와, 이에 직렬로 접속된 다결정 실리콘막으로 되는 부하소자로 된다. 그리고, 상기 다결정 실리콘막은, 제1도전형의 제1영역, 제2도전형의 제2영역 및 상기 제1 및 제2도전형의 불순물이 도입되어 있지 않은 상태의 상기 부하소자를 구성하는 제3영역을 포함한다. 그리고, 상기 제1 및 제2영역은, 각각 상기 제2 및 제3영역 보다도 적어도 전원 전압이 인가되는 쪽 및 상기 제3영역보다도 적어도 상기 MISFET쪽에 형성된다.
  2. 특허 청구의 범위 제1항에 따른 반도체 기억 장치에 있어서, 상기 제1 및 제2도전형은, 각각 n형 및 p형이다. 그리고, 상기 제1영역의 불순물 농도는, 상기 제2영역의 그것보다 높게 된다.
  3. 특허청구의 범위 제2항에 따른 반도체 기억장치에 있어서, 상기 다결정 실리콘막은, 또 제1도전형의 제4영역을 포함한다. 이것은, 상기 제2영역에서 상기 MISFET쪽으로 형성되고, 상기 제1영역과 같은 불순물 농도를 갖는다.
  4. 특허청구의 범위 제3항에 따른 반도체 기억장치에 있어서, 상기 다결정 실리콘막은, 또 제2도전형의 제5영역을 포함한다. 이것은, 상기 제1영역과 상기 제3영역과의 사이에 형성되고, 상기 제2영역과 같은 불순물 농도를 갖는다.
  5. 특허청구의 범위 제2항에 따른 반도체 기억장치에 있어서, 상기 제2 및 제3영역의 적어도 일부위에 데이터선이 겹쳐진다.
  6. 특허청구의 범위 제5항에 따른, 반도체 기억장치에 있어서, 상기 제2 및 제3영역의 적어도 일부 아래에, 상기 MISFET의 게이트 전극이 형성된다.
  7. 제1 및 제2의 인버어터의 출력단자가, 각각 상기 제2 및 제1의 인버어터의 입력단자에 접속되어 있는 플립 플롭 회로를 포함하는 메모리 셀을 갖춘 반도체 기억장치의 제조방법으로 다음 사항을 포함한다. 상기 제1및 제2의 인버어터는, MISFET와, 이것에 직렬로 접속된 다결정 실리콘막으로 되는 부하소자로 된다. 그리고, 상기 다결정 실리콘막을 퇴적하는 공정과, 상기 다결정 실리콘막 위에 마스크를 형성하는 공정과, 그리고, 상기 마스크를 사용해서, 제1 및 제2도전형의 불순물을 상기 다결정 실리콘막에 도입하는 공정과, 상기 제1도전형의 불순물은, 상기 제2도전형의 불순물보다 높은 농도로 도입된다.
  8. 제1 및 제2의 인버어터의 출력단자가, 각각 상기 제2 및 제1의 인버어터의 입력단자에 접속되어 있는 플립 플롭회로를 포한하는 메모리 셀을 갖춘 반도체 기억장치의 제조 방법과, 상기 제1 및 제2의 인버어터는 MISFET와 이에 직렬로 접속된 다결정 실리콘막으로 되는 부하소자로 된다. 그리고, 상기 다결정 실리콘막은, 600도C 이상의 온도에서의 CVD에 의해서 형성된다.
  9. 특허청구의 범위 제8항에 따른 반도체 기억장치에 있어서 상기 다결정 실리콘막은, 700도C 이하의 온도에서의 CVD에 의해서 형성된다.
  10. 특히 청구의 범위 제9항에 따른 반도체 기억장치에 있엇, 상기 다결정 실리콘막의 막의 두께는, 약 1000Å이하이다.
  11. 특허 청구의 범위 제8항에 따른 반도체 기억장치에 있어서, 다결정 실리콘막은, 제1도전형의 제1영역, 제2도전형의 제2영역 및 상기 제1및 제2도전형의 불순물이 도입되어 있지 않은 상태의 상기 부하소자를 구성하는 제3영역을 포함한다. 그리고, 상기 제1및 제2영역은, 각각 상기 제2및 제3영역보다도 적어도 전원전압의 인가되는 쪽 및 상기 제3영역보다도 적어도 상기 MISFET 쪽에 형성된다.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860008715A 1985-10-25 1986-10-17 반도체기억장치 및 그의 제조방법 KR960001340B1 (ko)

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