JPS62169472A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

スタティンク型ランダムアクセスメモリを備えた゛ト導
体集積回路装［（以下、ＳＲ’ＡＭという）に適用して
有効な技術に関するものである。

〔従来の技術〕

Ｓ　ＲＡＭのメモリセルは１例えば、２つの高抵抗負荷
素子及び駆動用Ｍ　Ｉ　Ｓ　ＦＥＴで構成されるフリッ
プフロップ回路と、その一対の入出力端子に接続される
転送用Ｍ　Ｔ　Ｓ　ＦＥＴとで構成されている。前記高
抵抗負荷素子は、メモリセル面積を縮小して高集積化を
図るために、電源電圧配線と一体に形成された多結晶シ
リコン膜で構成されている。このようなＳＲＡＭは１例
えば、特開昭５７−１３０４６１号に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、上述の高抵抗負荷型に代表されるＳＲＡＭ
における低消費電力化、情報保持の信頼性の向上、高速
化並びに高集積化について検討した結果１次の点を見出
した。

第１に、消費電力の点から考えると、以下の問題がある
。高抵抗負荷素子として使用される多結晶シリコン膜は
、高抵抗値を有するように、抵抗値を低減するｎ型の不
純物（Ａｓ、Ｐ）を導入しないで構成されている。電源
電圧配線として使用する多結晶シリコン膜は、高抵抗負
荷素子形成領域の多結晶シリコン膜をマスクで覆った状
態で、前記不純物を導入して構成されている。

メモリセルは、多層配線構造を採用して面積を縮小して
おり、高抵抗負荷素子の上層に絶縁膜を介してデータ線
が延在するように構成されている。

このような構造のメモリセルでは、高抵抗負荷素子をチ
ャネル形成領域とする寄生ＭＴＳＦＥＴが構成される。

この寄生ＭＴＳＦＥＴは、データ線をゲート電極、高抵
抗負荷素子の両端部に接続される多結晶シリコン膜又は
単結晶シリコンをソース領域又はドレイン領域として構
成されている。

このため、データ線からの電界効果で高抵抗負荷素子に
チャネルが形成され、高抵抗負荷素子を流れる電流量が
大きく変動（増加）するので、消費電力が増大してしま
う。あるいは、メモリセルに薔猜された情報が反転して
しまう場合が考えられる。

また、第２に、信頼性の面から考えると次の問題がある
。前記寄生Ｍ　Ｉ　Ｓ　ＦＥＴは、データ線からの電界
効果だけでなく、ＳＲＡＭの外部装置からの電界効果の
影響を受は易い。このため、本発明者は、前述と同様に
消費電力が増大しさらには回路の誤動作をおこすという
問題点を見出した。

第３に、高速化の簡略化の点から考えると次の点が問題
となることを見出した６高速化のためには、ワード線と
してさらに抵抗の小さい配線、例えば、アルミニウム層
を用いることが好ましい。

また、メモリセルの書込み／読出しのマージンを大きく
し、α線等による情報の反転（ソフトエラー）を防止す
るためには、メモリセルへの接地を位供給のための配線
として、さらに抵抗の小さい配線、例えばアルミニウム
層を用いることが好ましい。しかし、これらの要求を満
たすために配線本数を増したり、製造プロセスを複雑に
することは好ましくない。

本発明の目的は、半導体集積回路装置の消費電力を低減
することにある。

本発明の他の目的は、半導体集積回路装置の高速化を計
ることにある。

本発明の他の目的は、半導体集積回路装置の信頼性を向
上することにある。

本発明の他の目的は、高抵抗負荷素子を有するメモリセ
ルを備えたＳＲＡＭにおいて、前記高抵抗負荷素子に流
れる電流量の増加を抑制することが可能な技術を提供す
ることにある。

本発明の他の目的は、ＳＲＡＭの消費電力を低減するこ
とが可能な技術を提供することにある７本発明の他の目
的は、ＳＲＡＭにおいて、情報の書込動作又は読出動作
の高速化を図ることが可能な技術を提供することにある
。

本発明の他の目的は、ＳＲＡＭにおいて、情報の読出動
作における誤動作を防止し、電気的信頼性を向上するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、木
切ａｔの記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＳＲＡＭにおいて、データ線等の電界効果の
影響をなくすための導電店を、メモリセルを構成する高
抵抗負荷素子を覆うように設ける。

また、ＳＲＡＭのデータ線、ワード線、接地電位線等を
アルミニウム層のような低抵抗の層で形成する。

〔作用〕

上記した手段によれば、高抵抗負荷素子はシールドされ
、電界効果をうけなくなるため、高抵抗負荷素子に流れ
る電流量の変動（増加）を低減できるので、ＳＲＡＭの
消費電力を安定かつ低減することができ、その信頼性を
増すことができる。

〔実施例■〕

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

本発明の実施例ＩであるＳＲＡＭのメモリセルを第１図
（回路図）で示す。

ＳＲＡＭのメモリセルは、第１図で示すように５一対の
相補データ線ＤＬ、ＤＬとワード線ＷＬどの交差部に設
けられている。

前記メモリセルは、フリップフロップ回路と。

その一対の入出力端子と相補データ！ＤＬ、Ｄ工との１
川に接続され、そのゲートにワード線ＷＬ力で接続され
た転送用ＭＩＳＦＥＴＱｔｌ　、Ｑｔ２とで構成されて
いる。フリップフロップ回路は、高抵抗負荷素子Ｒ１及
びＲ２、駆動用ＭＩＳＦＥＴＱ　ｄ　＋及びＱ　ｄ　２
からなる２つのインバータ回路を交差結合（互いに一方
の入力を他方の出力に供給してなる）してなる。フリッ
プフロップ回路の入力及び出力は共通とされる。高抵抗
負荷素子Ｒは、一端部が電源電圧配線Ｖｃｃに接続され
、他端部が駆動用ＭＩ　５ＦＥＴＱｄのドレイン領域に
さ 接続されている。駆動用ＭＴＳＦＥＴＱｄの’／−ス領
域は、接地電位（基準電圧）配線Ｖｓｓに接続されてい
る。

電源電圧配線Ｖｃｃには１例えば１回路の電源電圧（動
作電圧）Ｖ　ｃ　ｃ　＝　５　［Ｖ］が印加され、基準
電圧配線Ｖｓｓには、例えば、回路の接地電圧Ｖｓｓ＝
０［Ｖ］が印加されるように構成されている。

次に１本実施例の具体的な構成について説明する。

本発明の実施例■であるＳＲＡＭのメモリセルを第２Ａ
図（平面図）で示し、第２Ａ図の■−■線で切った断面
を第３図（断面図）で示す。第２８図は本発明の概略を
示す模式図であり、第２Ａ図に対応する図である。なお
、第２Ａ図及び後述するそれ以外の平面図において１本
実施例の構成をわかり易くするために、各導電層間に設
けられるフィールド絶縁膜以外の絶縁膜は図示しない。

第２Ａ図、第２Ｂ図及び第３図において、１は単結晶シ
リコンからなるＰ−型の半導体基板（又はウェル領域）
である。２はフィールド絶縁膜、３はｐ型のチャネルス
トッパ領域である。

フィールド絶縁膜２は、第２図、第３図及び第４図（平
面図）で示すように、ＭＩＳＦＥＴＱｔ。

Ｑｄ形成領域を取り囲みその形状を規定するように、半
導体基板１の主面上部に設けられている。

フィールド絶８膜２は、略方形状で構成されるメモリセ
ル形成領域の対角線上に互いに分離して配置できるよう
に、　Ｍ　Ｉ　Ｓ　ＦＥＴＱ　ｔ　＋及びＱｄ。

形成領域を規定している。また、フィールド絶縁膜２は
、前記対角線と交差する対角線上に一体に構成して配置
できるように、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　２
及びＱ　ｄ　２形成領域を規定している。また、隣接す
る他のメモリセルは、第２図に示すように、Ｘ−Ｘ線又
はＹ−Ｙ線に線対称形状になるように、フィールド絶縁
膜２でその形状を規定している。

前記チャネルストッパ領域３は、フィールド絶縁膜２の
下部の半導体基板ｌの主面部に設けられている。

前記フィールド絶縁膜２及びチャネルストッパ領域３は
、半導体素子間を電気的に分離するようになっている。

このようにフィールド絶縁膜２で囲まれた領域の半導体
基板１の主面に、メモリセルを構成するＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　ｄ　ｌｒ　Ｑ　ｄ　２　＋　Ｑ　ｔ　ｌ
ｒ　Ｑ　ｔ　２が設けられている。すなわち、ＭＩＳＦ
ＥＴＱｄ、。

Ｑ　ｄ　２　＋　Ｑ　ｔ　ｌ、　Ｑ　ｔ　２は、半導体
基板１、ゲート絶縁膜４、ゲート電極５．ソース又はド
レイン領域である一対のｎ型の半導体領域６及び一対の
０１型の半導体領域８で構成されている。

前記ゲート絶縁膜４は、半導体基板１の主面に熱酸化を
施して形成した酸化シリコン膜で構成する。

ゲートｆｌｔ１５は、多結晶シリコン膜とその上部に設
けられた高融点金属シリサイド（ＭｏＳｉｚ、Ｔａ５ｉ
２．Ｔｉ５ｉｚ　、ＷＳｉ２）膜とからなるポリサイド
膜で構成されている。多結晶シリコン膜には、抵抗値を
低減する不純物（Ａｓ、Ｐ）が導入されている。ゲート
電極５は、単層の高融点金ａ　（Ｍ　ｏ　。

Ｔａ、Ｔｉ、Ｗ）膜又は高融点金属シリサイド膜、或は
多結晶シリコン膜の上に高融点金属膜が設けられた複合
膜で構成してもよい。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　Ｉのゲート電極５は
、一端部がゲート絶縁膜４に設けられた接続孔４Ａを通
してＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　２の一方の半導
体領域８と電気的に接続されている。Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｄ　２のゲート電極５は、一端部又は他端
部が接続孔４Ａを通してＭｔＳＦＥＴＱｚ又はＭＩＳＦ
ＥＴＱｄ１の一方の半導体領域８と電気的に接続されて
いる。すなわち、２つのインバータの交差結合のための
配線としてゲート電極５が用いられ、他の配線層は用い
られない。

また、ゲート電極５と同一導電性材料でかつ同一導電層
で、ワード線（ＷＬ）５が構成されている。

コノワードｓ５は、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ
　Ｉ＋　Ｑ　ｔ　２のゲート電極５と一体に構成され、
フィールド絶縁膜２の上部を列方向に延在して設けられ
ている。

半導体領域８は、高い不純物濃度のソース領域又はドレ
イン領域を構成するようになっている。

この半導体領域８は、ゲート電極５の側部に自己整合で
構成された不純物導入用マスク（サイドウオールスペー
サ）７を用い、イオン打込み技術で不純物を導入するこ
とで構成する。

半導体領域６は、低い不純物濃度のソース領域又はドレ
イン領域を構成するようになっている。

半導体領域６は、ＭＩＳＦＥＴＱｔ、Ｑｄのチャネル形
成領域と半導体領域８との間に設けられ、所謂、ＬＤＤ
（旦ｉｇｈｔ、ｌｙ旦ａｐｅｄ旦ｒａｉｎ）構造のＭＩ
ＳＦＥＴを構成するようになっている。

７Ａは絶縁膜であり、ゲート電極５、ワード線５及び半
導体領域８の上部に設置−＋られている。９は絶縁膜で
あり、ＭＩＳＦＥＴＱｔ、Ｑｄを覆うように絶縁膜７Ａ
の上部に設けられている。９Ａは接続孔であり、所定の
半導体領域８の上部の絶縁膜７Ａ及び９を除去して設け
られている。

高抵抗負荷素子（Ｒ＋　、Ｒ２）１０Ａは、第２図。

第３図及び第５図（平面図）で示すように、符号１０Ａ
を符し一点鎖線で囲まれた領域内の絶縁膜９上に設けら
れている。高抵抗負荷素子１０Ａは、一端部が導電層１
０Ｂ及び接続孔９Δを通して半導体領域８と電気的に接
続し、他端部が絶縁膜９上に延在する電源電圧配ａ（Ｖ
ｃｃ）ＩＯＢと電気的に接続さＪしている。電源電圧配
線１０Ｂは、高抵抗負荷素子１０Ａと同一導電性材料で
かつ同一導電層で一体に構成されている。

高抵抗負荷素子１０Ａ及びｆｌ！源電圧電圧配線１０Ｂ
多結晶シリコン膜（半導体）で構成されて□いろ、１す
なわち、高抵抗負荷素子１０Ａは、抵抗値を低減する不
純物が導入されていない多結晶シリコン膜で構成されて
いる。ｆｆｌ源電圧電圧配線１０Ｂ抵抗値を低減するｎ
型の不純物（Ａ、ｓ、　Ｐ又はＢＦ２）が導入された多
結晶シリコン膜で構成されている。

電源電圧配線膜 入されていない多結晶シリコン膜に、５Ｘ１０”　［ａ
ｔ、ｏ■１１／Ｃａ１２］程度の不純物濃度でヒ素（Ａ
ｓ）をイオン打込み技術で導入することで構成する。

第２Ａ図、第３図及び第５図から明らかなように、メモ
リセルを小さくするため、抵抗素子ＲａｔＲ２は実質的
にゲート電極５上に形成される。これにより、第２Ｂ図
に２点鎖線で示すように、ゲート電極５．ゲート絶縁ａ
９．ソース又はドレイン領域１０Ｂ、チャネル領域１０
Ａからなる寄生Ｍ　Ｉ　Ｓ　ＦＥＴが存在することにな
る。この第１の寄生Ｍ　Ｉ　Ｓ　ＦＥＴは、メモリセル
を構成するフリップフロップ回路の状態を安定にし、ま
た書込動作を高速に行うのに有効である。

なお、高抵抗負荷素子１０Ａ及び電源電圧配線１０Ｂは
、単結晶シリコン膜又は非晶質シリコン膜で構成しても
よい。

１１は高抵抗負荷素子１０Ａ及び電源電圧配線１０Ｂｔ
ｉ−覆う絶縁膜である。この絶縁膜１１には、ＭＩ　５
ＦＥＴＱｄ及びＱｔの他方の半導体領域８の上部の絶縁
膜７Ａ、９．１１を除去して接続孔１１Ａが設けられて
いる６ 基′ｉｓ電圧配ｇ（Ｖｓｓ）１２Ａは、接続孔１１Ａを
通して、ＭＩ　５ＦＥＴＱｄの半導体領域８と電気的に
接続し、絶縁膜１１上部をワード線５と同一方向に延在
して設けられている。基準電圧配線１２Ａは、第２Ａ図
、第２Ｂ図（点線で示す）、第３図及び第６図（平面図
）で示すように、少なくとも電源電圧配ａｌＯＢに接続
された側の高抵抗負荷素子（Ｒ１、Ｒ２）１０Ａ＆ｉう
ように構成されている。すなわち、後述するように、配
線１２Ａは、メモリセルの基準電圧（例えば１回路の接
地電位Ｖｓ　ｓ＝ｏ　［Ｖ］　）を供給するための配線
としての働きと、抵抗素子１０Ａへの他の配線層（例え
ば、データ線）からの電界を遮断（低減）するためのシ
ールド層としての働きを持つ。

基準電圧配線１２人は、前記ワード線５よりも比抵抗値
の小さい、例えば、アルミニウム膜又は所定の添加物（
Ｓｉ、Ｃｕ等）が含有されたアルミニウム膜で構成する
。

このように、高抵抗負荷素子１０Ａを覆うように固定電
位が印加された配線１２Ａを設けることにより、基準電
圧配線１２Ａよりも上層のデータ線（後述する）からの
電界効果の影響を低減する（シールド効果）ことができ
るので、データ線をゲート電極とし高抵抗負荷素子１０
Ａをチャネル形成領域とする第２の寄生Ｍ　Ｉ　Ｓ　Ｆ
Ｅ　ＴがＯＮすることがなく高抵抗の抵抗値を高く安定
に保つことができる。前記寄生Ｍ　Ｉ　Ｓ　ＦＥＴは、
ゲート絶縁膜を絶縁膜１１（及び１３）、ゲート電極を
データ線（１４）、電源電圧配線１０Ｂをドレイン領域
及び導電層１０Ｂをソース領域として構成されている。

また、しきい値電圧は、寄生Ｍ　Ｉ　Ｓ　ＦＥＴのゲー
ト電極であるデータ線１６に印加される電圧（例えば、
０〜５［Ｖ］）よりも高い値で設定することができる。

したがって、データ線の電界効果で高抵抗負荷素子１０
Ａにチャネルが形成されることを防止し、この高抵抗負
荷素子１０Ａに流れる電流量の変動（増加）を低減する
ことができるので、ＳＲＡＭの消費電力を低減すること
ができる。

また、基準電圧配線１２Ａは、データ線だけでなく、Ｓ
　Ｒ，Ａ　Ｍの装置外部からの高電界効果の影響をも低
減することができる。

また、基準電圧配線１２Ａは、基準電圧Ｖｓｓが印加さ
れており、データ線の電位が変動してもその電位が安定
に保持できるので、より寄生ＭＩＳＦＥＴのしきい値電
圧の変動を低減することができる。

また、基準電圧配線１２Ａをアルミニウム膜等の比抵抗
値が小さな導電性材料で構成することにより、メモリセ
ルに蓄積された情報の引抜き速度（情報のクリア速度）
を速くすることができるので、情報の書込動作の高速化
を図ることができる。

また、同様に基準電圧配線１２Ａをアルミニウム膜等の
比抵抗値が小さな導電層で構成することにより、メモリ
セルに蓄積された情報の引抜き速度を速くすることがで
きるので、情報ｒｔ　１　ｕ　（ハイレベル：約５［Ｖ
］）と情報”Ｏ，：’（ロウレベル：０ＣＶＩ　’）と
の差すなわち情報ＩＩ　Ｉ　Ｉ＋又は０″の判定マージ
ンを大きくすることができる。したがって。

情報の読出動作における誤動作を防止することができる
ので、ＳＲＡＭの電気的信頼性を向上することができる
。

なお、配Ｍｃ層１２Ａに２つの働きをさせるようにした
ことにより、その線幅を極めて広く形成できる。このた
め、配線店１２Ａの抵抗は殆んど無視でき、メモリセル
の基４！電圧供給線として見た時に上記した効果がさら
に大きくなる。

なお、前記第２の寄生ＭＩＳＦＥＴのしきい値電圧は、
ドレイン領域近傍のピンチオフ点部分で決定される。し
たがって、前述のように、基準電圧配！Ａ　Ｉ　２　Ａ
は、少なくとも電源電圧配！　１０　Ｂ側の高抵抗負荷
素子１０Ａを覆うように設置プればよい。

前記基準電圧配線１２Ａと同一導電性材料でかつ同一導
電バでワード線（ＷＬ）１２Ｂ及びペデスタル用導電層
１２Ｇが設けられている。

ツー１〜線１２Ｂは、基準電圧配線１２Ａ及びワード線
５と同一方向に延在して絶縁膜１１上部に設けられてい
る。ワード線１２Ｂは、ペデスタル用導電層１２Ｃとの
短絡を防止するために離隔して設けられており、ワード
線５とは重ならない位置に設けられている。このワード
線１２Ｂは１図示していないが、列方向に配置されたメ
モリセル間又は所定数毎のメモリセル間において、絶縁
膜１１に設けられた接続孔を通してワード線５と短絡さ
れている。

このように、ワード！＠５をそれよりも比抵抗値が小さ
なワード線１２Ｂに接続（シャント）することにより、
ワードａ５の抵抗値を小さくすることができるので、情
報の書込動作及び読出動作の高速化を図ることができる
。

前記ペデスタル用導電層１２Ｇは、一端部が接続孔１１
Ａを通してＭＩＳＦＥＴＱｔの他方の半導体領域８と電
気的に接続され、他端部が絶縁膜１１上部に延在して設
けられている。このペデスタル、用導電層１２ｃは、Ｍ
ＩＳＦＥ’ｒＱｔの他方の半導体領域８と後述するデー
タ線とをｊｕ電気的接続するように構成されている。す
なわち、ペデスタル用導電層１２Ｇは１両者を接続する
接続孔の段差を小さくし、データ線のステップカバレッ
ジを向上するように構成されている。

１３は絶ｇ膜であり、基準電圧配線１２Ａ、ワード線１
２Ｂ及びペデスタル用導電ＷＪ１２ｃを覆うように設け
られている。１３Ａは接続孔であり、ペデスタル用導？
１！ＪＩＩＪ１２Ｃ上部の絶縁膜１３を除去して設けら
れている。

１４はデータ１（ＤＬ、ＤＬ）であり、接続孔１３Ａを
通してペデスタル用導電層１２Ｃと電気的に接続し、絶
縁膜１３の上部を行方向に延在して設けられている。デ
ータ線１４は１例えば、異なる導電層に設けられた前記
基準電圧配線１２Ａと同一導電性材料（アルミニウム膜
等）で構成されている。

このヨウに、本実施例１のＳＲＡＭは、アルミニウム膜
等の２層の低抵抗配線で構成されている。

そして、第１層目の低抵抗配線は、基準電圧配線１２Ａ
、ワード線１２Ｂ及びペデスタル用導電層１２ｃを構成
し、第２層目の低抵抗配線は、データ線１４を構成して
いる。

［実施例■］ 本実施例■は、ＳＲＡＭのメモリセルにおいて。

データ線等からの電界効果の影響をより低減した本発明
の他の実施例である。

本発明の実施例■であるＳＲＡＭのメモリセルを第７図
（平面図）で示す。

本実施例■のＳＲＡＭのメモリセルは、第７図で示すよ
うに構成されている。すなわち、メモリセルば、前記実
施例Ｉのワード線１２Ｂを設けずに、その分の領域まで
基準電圧配置（Ｖ　ｓ　ｓ　）　１２Ａを延在して構成
されている。この基準電圧配線１２Ａは、高抵抗負荷素
子（Ｒ１、Ｐ、！　）１０Ａの略全域を覆うように設け
ら九でいる。

このように、高抵抗負荷素子１０Ａの略全域を覆うよう
に基準電圧配線１２Ａを設けることにより、データ線１
４又は装置外部からの電界効果の影響をより低減するこ
とができるので、内部回路の誤動作を防止するとともに
、ＳＲＡＭの消費電力を低減することができる。

［実施例■］ 本実施例■は、ＳＲＡＭのメモリセルにおいて。

データ線等からの電界効果の影響をより低減するととも
に、ワード線抵抗を低減した本発明の他の実施例である
。

本発明の実施例■であるＳＲＡＭのメモリセルを第８図
（平面図）で示す。

本実施例■のＳＲＡＭのメモリセルは、第８図で示すよ
うに構成されている。すなわち、メモリセルは、前記実
施例Ｉのワード線１２Ｂをワード線５と略重なる位置に
設け、このワード線１２［３と短絡しない領域まで基準
電圧配線（Ｖｓｓ）１２Ａを延在して構成されている。

この基準電圧配線１２Ａは、高抵抗負荷素子（Ｒ＋　、
Ｒ２）１０Ａの略全域を覆うように設けられている。

このように、高抵抗負荷素子１０Ａの略全域を覆うよう
に基準電圧配線１２Ａを設けることにより、データ線１
４又は装置外部からの電界効果の影響をより低減するこ
とができるので、内部回路の誤動作を防止するとともに
ＳＲＡＭの消費電力を低減することができる。

さらに、ワード線５をそれよりも比抵抗値が小さなワー
ド線１２Ｂに短絡することにより、ワード線５の抵抗値
を小さくすることができるので。

情報の書込動作及び読出動作の高速化を図ることができ
る。

以上説明したように１本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）半導体抵抗素子を有するメモリセルを備えたＳＲ
ＡＭにおいて、データ線等の電界効果の影響を低減する
導電層を、半導体抵抗素子を覆うように設けたので、半
導体抵抗素子に流れる電流量の変動を低減することがで
きる。

（２）前記（１）により、半導体抵抗素子に流れる電流
量の変動（増加）を低減することができるので、消費電
力を低減することができる。

（３）前記（１）の゛構成に、前記導電層をメモリセル
に接続される１＆１ヤ電位に接続する構成を加えること
により、よりデータ線等からの電界効果の影響を低減す
ることができるので、消＊？！！力を低滅することがで
きる。

（４）前記（１）の構成に、前記導電層でメモリセルに
接続される基準電圧配線を構成し、しかも心電層を比抵
抗値の小さな導電性材料で構成する構成を加えることに
より、特に、基準電圧配線で情報の引抜きを速くするこ
とができるので、情報の押込動作の高速化を図ることが
できる。

（５）前記（４）により、情報の判定マージンを太き（
することができるので、情報の読出動作における誤動作
を防止し、電気的信頼性を向上することができる。

（６）データ線、ワード線及び基準電圧配線をデータ線
と略同様に比抵抗値の小さな導電性材料で構成したので
、情報の書込動作及び読出動作の高速化を図ることがで
きる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、本発明は、相補型のＭ　Ｔ　Ｓ　ＦＥＴでフリ
ップフロップ回路が構成されたメモリセルを備えたＳＲ
ＡＭに適用してもよい。この場合には、高抵抗負荷用ｐ
チャネルＭＩＳＦＥＴ（半導体抵抗素子）を覆うように
、データ線等からの電界効果の影響を低減する基準電圧
配線を構成すればよい。

また１本発明は、高抵抗負荷素子を半導体基板に設けた
細孔に埋込むように構成してもよい、この場合には、電
源電圧は半導体基板側からメモリセルに供給し、メモリ
セルに接続されるデータ線、ワード線及び基準電圧配線
を比抵抗値が小さな導ｆｆ１Ｎ３（アルミニウム膜等）
で構成すればよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

メモリセルの抵抗素子への他の導電層からの電界効果を
防止することによって、抵抗素子に流れる電流量を小さ
くすることができ、又その変動を小さくできる。

【図面の簡単な説明】

第１図は、本発明の実施例■であるＳＲＡＭのメモリセ
ルの等価回路図、 第２Ａ図及び第２Ｂ図は、本発明の実施例ＩであるＳ　
ＲＡ　Ｍのメモリセルの平面図。 第３図は、第２図の■−■線で切った断面図、第４図乃
至第６図は１本発明の実施例ｉであるＳＲＡＭのメモリ
セルを各製造工程毎に示す平面図。 第７図は、本発明の実施例■であるＳ　ＲＡＭのメモリ
セルの東面図。 第８図は１本発明の実施例■であるＳＲＡＭのメモリセ
ルの平面図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、５
・・・ゲート１１！極又はワード線、６，８・・・半導
体領域。 １０Ａ、Ｒ・・・高抵抗負荷素子（半導体抵抗素子）。 １０Ｂ、Ｖｃｃ＝・電源電圧配線、１２Ａ、Ｖｓｓ・・
・基準電圧配線、１２Ｂ、ＷＬ・・・ワード線、１２Ｃ
・・・ペデスタル用導電層、１４．ＤＬ・・・データ線
、Ｑｄ・・・駆動用ＭｌｓＦＥＴ、Ｑｔ・・・転送用Ｍ
ＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、抵抗素子を有するメモリセルを備えた半導体集積回
   路装置であって、前記メモリセルに接続されるデータ線
   又は装置の外部からの電界効果の影響を低減する導電層
   を、前記抵抗素子を覆うように設けたことを特徴とする
   半導体集積回路装置。 ２、前記導電層は、前記メモリセルに接続される基準電
   圧配線に接続されたことを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ３、前記導電層は、前記抵抗素子とデータ線との間に設
   けられたことを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ４、前記導電層は、少なくともメモリセルに接続される
   電源電圧配線に接続された側の前記抵抗素子を覆うよう
   に設けたことを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ５、前記導電層は、前記データ線と略同一の導電性材料
   で構成したことを特徴とする特許請求の範囲第１項に記
   載の半導体集積回路装置。 ６、前記導電層は、前記メモリセルに接続されるワード
   線よりも比抵抗値が小さな導電性材料で構成したことを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ７、前記メモリセルに接続されるワード線の一部は、前
   記導電層と同一導電層で構成したことを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路装置。 ８、前記抵抗素子は、多結晶シリコン膜、単結晶シリコ
   ン膜、非晶質シリコン膜又は半導体領域で構成したこと
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ９、前記メモリセルは、スタティック型ランダムアクセ
   スメモリを構成するメモリセルであり、抵抗素子と駆動
   用ＭＩＳＦＥＴとからなる一対のインバータ回路の入出
   力を互いに結合してなるメモリセルであって、前記入出
   力の結合のための配線及びワード線は第１層の配線層か
   らなり、前記抵抗素子は第２層の配線層と同一層からな
   ることを特徴とする特許請求の範囲第１項乃至第８項の
   いずれかに記載の半導体集積回路装置。 １０、前記導電層は、前記第２層の配線上に形成された
   第１層のアルミニウム層からなり、前記データ線は第２
   層のアルミニウム層からなることを特徴とする特許請求
   の範囲第９項に記載の半導体集積回路装置。 １１、前記ワード線の一部は、第１層のアルミニウム層
   からなることを特徴とする特許請求の範囲第１０項に記
   載の半導体集積回路装置。 １２、ワード線、データ線及び基準電圧配線が接続され
   たメモリセルを有する半導体集積回路装置であって、前
   記ワード線及び基板電圧配線を、前記データ線と略同一
   導電性材料で、かつ異なる導電層で構成したことを特徴
   とする半導体集積回路装置。 １３、前記ワード線、データ線及び基準電圧配線は、ア
   ルミニウム膜又は所定の添加物を含有したアルミニウム
   膜で構成したことを特徴とする特許請求の範囲第１０項
   に記載の半導体集積回路装置。 １４、前記ワード線は、その下層に同 一方向に延在するワード線と短絡されてなることを特徴
   とする特許請求の範囲第１０項に記載の半導体集積回路
   装置。 １５、前記ワード線及び基準電圧配線は、前記データ線
   よりも下層に設けられたことを特徴とする特許請求の範
   囲第１０項に記載の半導体集積回路装置。 １６、前記メモリセルは、スタティック型ランダムアク
   セスメモリを構成するメモリセルであることを特徴とす
   る特許請求の範囲第１０項に記載の半導体集積回路装置
   。 １７、抵抗素子と駆動用ＭＩＳＦＥＴとからなる一対の
   インバータ回路の入出力を互いに結合してなるメモリセ
   ルを備え、前記メモリセルに接続されるデータ線又は装
   置の外部からの電界効果の影響を低減する導電層を、前
   記抵抗素子を覆うように設け、前記入出力の相互の結合
   のための配線上に抵抗素子を形成し、これらの上に前記
   導電層を介してデータ線を形成したことを特徴とする半
   導体集積回路装置。