JPH02155266A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02155266A JPH02155266A JP63309128A JP30912888A JPH02155266A JP H02155266 A JPH02155266 A JP H02155266A JP 63309128 A JP63309128 A JP 63309128A JP 30912888 A JP30912888 A JP 30912888A JP H02155266 A JPH02155266 A JP H02155266A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置であるスタチックＲＡＭ （
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関
し、特に高抵抗多結晶シリコン抵抗に適用して有効な技
術に関する。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関
し、特に高抵抗多結晶シリコン抵抗に適用して有効な技
術に関する。
〔従来の技術１
従来のスタチックＲＡＭのメモリセルとしては高抵抗多
結晶シリコン負荷型メモリセルが主として用いられてい
る（例えば、特開昭５７−１３０４６１号公報等）、第
４図に示すように、この高抵抗多結晶シリコン負荷型メ
モリセルは、ＭＯ５Ｆ Ｅ Ｔ Ｑ ＋及び高抵抗多結
晶シリコン抵抗Ｒ，からなるインバータと、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｚ及び高抵抗多結晶シリコン抵抗Ｒ２
からなるインバータとの２個のインバータの一方の出力
を他方の入力に接続した構成の情報記憶用のフリップフ
ロップを有し、このフリップフロップと、セル外との情
報のやりとりのためのスイッチ用ＭＯ３ＦＥＴＱ。
結晶シリコン負荷型メモリセルが主として用いられてい
る（例えば、特開昭５７−１３０４６１号公報等）、第
４図に示すように、この高抵抗多結晶シリコン負荷型メ
モリセルは、ＭＯ５Ｆ Ｅ Ｔ Ｑ ＋及び高抵抗多結
晶シリコン抵抗Ｒ，からなるインバータと、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｚ及び高抵抗多結晶シリコン抵抗Ｒ２
からなるインバータとの２個のインバータの一方の出力
を他方の入力に接続した構成の情報記憶用のフリップフ
ロップを有し、このフリップフロップと、セル外との情
報のやりとりのためのスイッチ用ＭＯ３ＦＥＴＱ。
及びＱ４とが組み合わされた構成となっている。
前記高抵抗多結晶シリコン抵抗Ｒ３，Ｒｔのそれぞれの
一端は電源Ｖ０゜に接続され、また前記ＭＯ３ＦＥＴＱ
、、Ｑ、のそれぞれのソースは接地されている。さらに
前記スイッチ用ＭＯＳ Ｆ ＥＴＱ、及びＱ４のゲート
にはワード線ＷＬが、ドレインにはデータ線ＤＬ及びＤ
Ｌがそれぞれ接続されている。
一端は電源Ｖ０゜に接続され、また前記ＭＯ３ＦＥＴＱ
、、Ｑ、のそれぞれのソースは接地されている。さらに
前記スイッチ用ＭＯＳ Ｆ ＥＴＱ、及びＱ４のゲート
にはワード線ＷＬが、ドレインにはデータ線ＤＬ及びＤ
Ｌがそれぞれ接続されている。
本発明は上述の様な高抵抗多結晶シリコン負荷型メモリ
セルを有するスタチックＲＡＭにおけるいわゆる待機時
（スタンバイ電流）消費電流■。。、（待機時にＲ１ま
たはＲ１を通って電源Ｖ ｏｎから接地線に流れる電流
）の低減について検討した。
セルを有するスタチックＲＡＭにおけるいわゆる待機時
（スタンバイ電流）消費電流■。。、（待機時にＲ１ま
たはＲ１を通って電源Ｖ ｏｎから接地線に流れる電流
）の低減について検討した。
以下は、公知とされた技術ではないが、本発明によって
検討された技術であり、その概要は次のとおりである。
検討された技術であり、その概要は次のとおりである。
上述の前記高抵抗多結晶シリコン抵抗Ｒ３及びＲ２は、
例＾ば次のようにして形成されていた。
例＾ば次のようにして形成されていた。
すなわち、−層目のポリサイド膜をゲートとする前記Ｍ
ＯＳＦＥＴＱ、及びＱ２及びＱ、及びＱ４を半導体基板
上に形成し、次いで層間絶縁膜を形成した後、この眉間
絶縁膜の全面にノンドープすなわち真性、（ｉ ｎｔｒ
ｉ ｎｓ ｉ ｃ）の多結晶シリコン膜を形成する０
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて多結晶シリコン膜にリン
の拡散、イオン打ち込み等を行なうことにより低抵抗化
する６次に上記マスク層を除去した後、多結晶シリコン
膜を所定形状にパターニングすることにより、リンの導
入により低抵抗化されたＮＩ型多結晶シリコン膜から成
る配線と、真性多結晶シリコン膜から成る高抵抗多結晶
シリコン抵抗Ｒ１、Ｒ２を形成する０次いで層間絶縁膜
を形成した後、コンタクトホールを形成し、アルミニウ
ム膜によるデータ線ＤＬ及びＤＬを形成することにより
、高抵抗多結晶シリコン負荷型メモリセルが完成する。
ＯＳＦＥＴＱ、及びＱ２及びＱ、及びＱ４を半導体基板
上に形成し、次いで層間絶縁膜を形成した後、この眉間
絶縁膜の全面にノンドープすなわち真性、（ｉ ｎｔｒ
ｉ ｎｓ ｉ ｃ）の多結晶シリコン膜を形成する０
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて多結晶シリコン膜にリン
の拡散、イオン打ち込み等を行なうことにより低抵抗化
する６次に上記マスク層を除去した後、多結晶シリコン
膜を所定形状にパターニングすることにより、リンの導
入により低抵抗化されたＮＩ型多結晶シリコン膜から成
る配線と、真性多結晶シリコン膜から成る高抵抗多結晶
シリコン抵抗Ｒ１、Ｒ２を形成する０次いで層間絶縁膜
を形成した後、コンタクトホールを形成し、アルミニウ
ム膜によるデータ線ＤＬ及びＤＬを形成することにより
、高抵抗多結晶シリコン負荷型メモリセルが完成する。
［発明が解決しようとする課題］
しかし、前述の従来技術では以下の様な問題点を有する
。
。
■。。、を低減するには、前記高抵抗多結晶シリコン抵
抗Ｒ８及びＲ２の膜厚を薄くすれば良い。
抗Ｒ８及びＲ２の膜厚を薄くすれば良い。
それは前記高抵抗多結晶シリコン抵抗Ｒ，及びＲ２の抵
抗値が増加するからである。しかし、薄膜化すると、す
ればするほど上の素子（データ線ＤＬ及びＤＬ）の電界
の影響を受けやすくなる。
抗値が増加するからである。しかし、薄膜化すると、す
ればするほど上の素子（データ線ＤＬ及びＤＬ）の電界
の影響を受けやすくなる。
前記配線層をソース及びドレイン、前記高抵抗多結晶シ
リコン抵抗Ｒ１及びＲ２を基板、データ線ＤＬもしくは
ＤＬをゲート電極とした、いわゆる多結晶シリコン薄膜
トランジスター構造となり、データ線ＤＬもしくはＤＬ
の電界の状態により前記高抵抗多結晶シリコン抵抗Ｒ１
及びＲ２の抵抗値が変化してしまう（ＴＥＴ効果）、こ
のことは、林、野口、太陽、Ｊｐｎ、Ｊ、Ａｐｐｌ、Ｐ
ｈｙｓ、２３ （１９８４）Ｌ８１９＆２４ （１９８
５）Ｌ４３４５により開示された技術である。
リコン抵抗Ｒ１及びＲ２を基板、データ線ＤＬもしくは
ＤＬをゲート電極とした、いわゆる多結晶シリコン薄膜
トランジスター構造となり、データ線ＤＬもしくはＤＬ
の電界の状態により前記高抵抗多結晶シリコン抵抗Ｒ１
及びＲ２の抵抗値が変化してしまう（ＴＥＴ効果）、こ
のことは、林、野口、太陽、Ｊｐｎ、Ｊ、Ａｐｐｌ、Ｐ
ｈｙｓ、２３ （１９８４）Ｌ８１９＆２４ （１９８
５）Ｌ４３４５により開示された技術である。
したがって従来の技術では、抵抗値が安定した高い抵抗
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低いＩ ＤＤ＊特性を有す
る高抵抗多結晶シリコン負荷スタチックＲＡＭを作るこ
とは困難であるという問題点を有する。
値を有する高抵抗多結晶シリコン抵抗を作ることは困難
であり、しいては、安定した低いＩ ＤＤ＊特性を有す
る高抵抗多結晶シリコン負荷スタチックＲＡＭを作るこ
とは困難であるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、Ｉｏ。３の低い安定したスタチ
ックＲＡＭの技術を提供することにある。
の目的とするところは、Ｉｏ。３の低い安定したスタチ
ックＲＡＭの技術を提供することにある。
〔課題を解決するための手段１
本発明の半導体記憶装置は、（１）真性多結晶シリコン
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルを有す
るスタチックＲＡＭにおいて、前記高抵抗多結晶シリコ
ン抵抗上には、絶縁膜を介してすくなくとも１層の接地
された導体層を有することを特徴とする。
膜から成る高抵抗多結晶シリコン抵抗が配線層に接続さ
れている高抵抗多結晶シリコン負荷型メモリセルを有す
るスタチックＲＡＭにおいて、前記高抵抗多結晶シリコ
ン抵抗上には、絶縁膜を介してすくなくとも１層の接地
された導体層を有することを特徴とする。
（２）前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする。
シリコン膜から成ることを特徴とする。
（３）前記導体層は、ポリサイド膜から成ることを特徴
とする。
とする。
（４）前記導体層は前記高抵抗多結晶シリコン負荷型メ
モリセルの接地線もかねていることを特徴とする。
モリセルの接地線もかねていることを特徴とする。
［実 施 例］
第１図（ａ）は、本発明の実施例における平面図であっ
て、第１図（ｂ）は、本発明の実施例における断面図で
ある。
て、第１図（ｂ）は、本発明の実施例における断面図で
ある。
なお、実施例の全図において、同一の機能を有するもの
には同一の付号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第４図に示すと同様な回路構成を有する。
には同一の付号を付け、その繰り返しの説明は省略する
。また本実施例によるスタチックＲＡＭのメモリセルは
、第４図に示すと同様な回路構成を有する。
本実施例によるスタチックＲＡＭにおいては、例えばＰ
型シリコン基板のような半導体基板ｌの表面に例＾ばＳ
ｉｎ、膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁１１！２により素子分離が行なわれ
る。この前記フィールド絶縁膜の下方には、Ｐ型のチャ
ネルストッパ領域３が設けられ、寄生チャネルの発生が
防止されている。
型シリコン基板のような半導体基板ｌの表面に例＾ばＳ
ｉｎ、膜のようなフィールド絶縁膜２が設けられ、この
前記フィールド絶縁１１！２により素子分離が行なわれ
る。この前記フィールド絶縁膜の下方には、Ｐ型のチャ
ネルストッパ領域３が設けられ、寄生チャネルの発生が
防止されている。
前記フィールド絶縁膜２で囲まれた各活性領域表面には
、例えば５ｉｎｓ膜のようなゲート絶縁［４が設けられ
ている。この前記ゲート絶縁膜４及び前記フィールド絶
縁膜２の上には、例えば多結晶シリコン膜５と高融点金
属シリサイド１ｌＩ６との二層膜、すなわちポリサイド
膜から成る所定形状のワード線ＷＬ、ゲート電極７．８
及び接地線（ソース線）ＳＬがそれぞれ設けられている
。また前記フィールド絶縁膜２で囲まれた前記各活性領
域には、前記ワード線ＷＬ、前記ゲート電極７．８、前
記接地線ＳＬに対して自己整合的に、Ｎ型のソース領域
９及びドレイン領域ｌＯが形成されている。そして前記
ワード線ＷＬ、前記ソース領域９及び前記ドレイン領域
ｌＯによりスイッチ用ＭＯＳＦＥＴＱ、、Ｑ、が、前記
ゲート電極７、前記ドレイン領域ｌＯ及びソース領域９
によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋が、前記ゲート電
極８．前記ソース領域９及び前記ドレイン領域１０によ
りＭＯＳＦＥＴＱ、がそれぞれ構成されている。なお前
記ＭＯＳＦＥＴＱＩの前記ドレイン領域１０と前記ＭＯ
５ＦＥＴＱ４の前記ソース領域９とは共通になっている
。またこれらの前記ＭＯＳＦＥＴＱ、−Ｑ４はいずれも
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を有し。
、例えば５ｉｎｓ膜のようなゲート絶縁［４が設けられ
ている。この前記ゲート絶縁膜４及び前記フィールド絶
縁膜２の上には、例えば多結晶シリコン膜５と高融点金
属シリサイド１ｌＩ６との二層膜、すなわちポリサイド
膜から成る所定形状のワード線ＷＬ、ゲート電極７．８
及び接地線（ソース線）ＳＬがそれぞれ設けられている
。また前記フィールド絶縁膜２で囲まれた前記各活性領
域には、前記ワード線ＷＬ、前記ゲート電極７．８、前
記接地線ＳＬに対して自己整合的に、Ｎ型のソース領域
９及びドレイン領域ｌＯが形成されている。そして前記
ワード線ＷＬ、前記ソース領域９及び前記ドレイン領域
ｌＯによりスイッチ用ＭＯＳＦＥＴＱ、、Ｑ、が、前記
ゲート電極７、前記ドレイン領域ｌＯ及びソース領域９
によりＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋が、前記ゲート電
極８．前記ソース領域９及び前記ドレイン領域１０によ
りＭＯＳＦＥＴＱ、がそれぞれ構成されている。なお前
記ＭＯＳＦＥＴＱＩの前記ドレイン領域１０と前記ＭＯ
５ＦＥＴＱ４の前記ソース領域９とは共通になっている
。またこれらの前記ＭＯＳＦＥＴＱ、−Ｑ４はいずれも
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造を有し。
前記ソース領域９及びドレイン領域１０は、前記ワード
線ＷＬ及び前記ゲート電極７．８０側面に例＾ば５ｉｎ
２から成る側壁１１を形成する前後の２段階にわけて前
記半導体基板ｌ中に不純物を導入することにより形成さ
れる。
線ＷＬ及び前記ゲート電極７．８０側面に例＾ば５ｉｎ
２から成る側壁１１を形成する前後の２段階にわけて前
記半導体基板ｌ中に不純物を導入することにより形成さ
れる。
またこれらのＭＯ５ＦＥＴＱＩ〜Ｑ４の上には例えばＳ
ｔｏｗ膜のような層間絶縁膜１２が設けられている。さ
らにこの前記層間絶縁膜１２の上には、所定形状のＮ゛
型多結晶シリコン膜からなる配線層１５と、この配線層
１５に接続された真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗Ｒ，，Ｒ，とが設けられている。前
記配線層１５は、前記層間絶縁膜１２及び前記ゲート絶
縁膜４に設けられたコンタクトホール１６を通じてそれ
ぞれ、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ及びＱ４のソース
領域９に接続している。
ｔｏｗ膜のような層間絶縁膜１２が設けられている。さ
らにこの前記層間絶縁膜１２の上には、所定形状のＮ゛
型多結晶シリコン膜からなる配線層１５と、この配線層
１５に接続された真性多結晶シリコン膜から成る高抵抗
多結晶シリコン抵抗Ｒ，，Ｒ，とが設けられている。前
記配線層１５は、前記層間絶縁膜１２及び前記ゲート絶
縁膜４に設けられたコンタクトホール１６を通じてそれ
ぞれ、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ及びＱ４のソース
領域９に接続している。
またこれらの前記配線層１５及び前記高抵抗多結晶シリ
コン抵抗Ｒ１及びＲ２上には例えばＳｉＯ２膜のような
第２層間絶縁膜１２が設けられている。さらにこの上に
は、データ線ＤＬ及びＤＬの電界をシールドするために
接地された高濃度に不純物を注入した多結晶シリコン膿
１３が設けられている。
コン抵抗Ｒ１及びＲ２上には例えばＳｉＯ２膜のような
第２層間絶縁膜１２が設けられている。さらにこの上に
は、データ線ＤＬ及びＤＬの電界をシールドするために
接地された高濃度に不純物を注入した多結晶シリコン膿
１３が設けられている。
さらにこの上には例えばＳｉＯ□などの第３層間絶縁膜
１７が形成されている。さらにこの上にはアルミニウム
膜からなるデータ線ＤＬ及びＤＬが設けられている。前
記データ！！ＤＬ及びＤＬは、前記層間絶縁膜１２及び
前記第２層間絶縁膜１４及び前記第３層間絶縁膜１７及
び前記ゲート絶縁膜４に設けられた第２コンタクトホー
ル２１を通じて、それぞれ前記Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ及びＱ４のドレイン領域ｌＯに接続している。
１７が形成されている。さらにこの上にはアルミニウム
膜からなるデータ線ＤＬ及びＤＬが設けられている。前
記データ！！ＤＬ及びＤＬは、前記層間絶縁膜１２及び
前記第２層間絶縁膜１４及び前記第３層間絶縁膜１７及
び前記ゲート絶縁膜４に設けられた第２コンタクトホー
ル２１を通じて、それぞれ前記Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ及びＱ４のドレイン領域ｌＯに接続している。
この様に前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の
上に前記第２層間絶縁１ＩＬ４を介して、前記高濃度に
不純物を注入した多結晶シリコン膜ｌ３を形成すること
により、前記データ！ｉＤＬ及びＤＬからの電界の影響
を受けなくなる。したがって前記多結晶シリコン抵抗Ｒ
１及びＲ２の膜厚を薄くしてもＴＰＴ効果が発生しない
ので、安定した高い抵抗値が得られ、しいてはＩ ｏｏ
ｓの低減につながる。
上に前記第２層間絶縁１ＩＬ４を介して、前記高濃度に
不純物を注入した多結晶シリコン膜ｌ３を形成すること
により、前記データ！ｉＤＬ及びＤＬからの電界の影響
を受けなくなる。したがって前記多結晶シリコン抵抗Ｒ
１及びＲ２の膜厚を薄くしてもＴＰＴ効果が発生しない
ので、安定した高い抵抗値が得られ、しいてはＩ ｏｏ
ｓの低減につながる。
さらにこれまでは十分な抵抗値を得るために前記高抵抗
多結晶シリコン抵抗Ｒ１及びＲ２の長さを４〜５μｍに
する必要があったが１本実施例によれば、前記高抵抗多
結晶シリコン抵抗Ｒ，及びＲ８の薄膜化による抵抗値の
増大により、これらの前記高抵抗多結晶シリコン抵抗Ｒ
１及びＲ２の長さを例久ば２〜４μｍに短かくすること
ができる。従って、メモリセルの面積を小さくすること
ができるので、集積密度の増大を図ることができる。
多結晶シリコン抵抗Ｒ１及びＲ２の長さを４〜５μｍに
する必要があったが１本実施例によれば、前記高抵抗多
結晶シリコン抵抗Ｒ，及びＲ８の薄膜化による抵抗値の
増大により、これらの前記高抵抗多結晶シリコン抵抗Ｒ
１及びＲ２の長さを例久ば２〜４μｍに短かくすること
ができる。従って、メモリセルの面積を小さくすること
ができるので、集積密度の増大を図ることができる。
次に上述の実施例によるスタチックＲＡＭの製造方法に
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋〜Ｑ４、前記
ワード線ＷＬ、接地！ｊｉｓＬ（本実施例では基板の拡
散層）等を形成し、これらの上に層間絶縁膜１２を形成
した後、コンタクトホール１９を形成する。そして前記
層間絶縁膜１２上に例えば５００人程程度比較的薄い真
性多結晶シリコン膜２０を形成する（第２図（ａ））。
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ＋〜Ｑ４、前記
ワード線ＷＬ、接地！ｊｉｓＬ（本実施例では基板の拡
散層）等を形成し、これらの上に層間絶縁膜１２を形成
した後、コンタクトホール１９を形成する。そして前記
層間絶縁膜１２上に例えば５００人程程度比較的薄い真
性多結晶シリコン膜２０を形成する（第２図（ａ））。
次に第２図（ｂ）の如く、この前記真性多結晶シリコン
膜２０のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打ち込み等を行なうことによりこ
の前記レジストマスク層で覆われていない部分の多結晶
シリコン膜を低抵抗化する６次にこの前記レジストマス
ク層を除去した後、これらの前記多結晶シリコン層２０
を所定形状にパターニングすることにより前記配線層１
５及び前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ，（第
２図（ｂ）ではＲ２のみ表示）を形成する。
膜２０のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態で
、リンの拡散、イオン打ち込み等を行なうことによりこ
の前記レジストマスク層で覆われていない部分の多結晶
シリコン膜を低抵抗化する６次にこの前記レジストマス
ク層を除去した後、これらの前記多結晶シリコン層２０
を所定形状にパターニングすることにより前記配線層１
５及び前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ，（第
２図（ｂ）ではＲ２のみ表示）を形成する。
次に第２図（Ｃ）の如く、これらの上に第２層間絶縁膜
１４を全面に形成した後、多結晶シリコンｌｌ１１３を
形成し、例えばボロンなどの不純物を拡散、高濃度イオ
ン打ち込み等を行ない、この前記多結晶シリコン膜１３
を導体化し、所定形状にパターニングする。なおこの前
記多結晶シリコン膿１３は接地される様にメモリセル以
外で配線されているものとする。この後第１図（ａ）及
び第１図（ｂ）に示すように第３層間絶縁膜１７、コン
タクトホール２１及びデータ線ＤＬ、ＤＬを形成して、
目的とするスタチックＲＡＭを完成させる。
１４を全面に形成した後、多結晶シリコンｌｌ１１３を
形成し、例えばボロンなどの不純物を拡散、高濃度イオ
ン打ち込み等を行ない、この前記多結晶シリコン膜１３
を導体化し、所定形状にパターニングする。なおこの前
記多結晶シリコン膿１３は接地される様にメモリセル以
外で配線されているものとする。この後第１図（ａ）及
び第１図（ｂ）に示すように第３層間絶縁膜１７、コン
タクトホール２１及びデータ線ＤＬ、ＤＬを形成して、
目的とするスタチックＲＡＭを完成させる。
上述のような製造方法によれば、■。。３が小さくしか
も安定したスタチックＲＡＭを簡単なプロセスにより製
造することができる。
も安定したスタチックＲＡＭを簡単なプロセスにより製
造することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
基づき、具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。
例えば、前記多結晶シリコン１１１１３を、多結晶シリ
コンの代わりに高融点金属シリサイド膜を設け、低抵抗
化し、導体化することも可能である。
コンの代わりに高融点金属シリサイド膜を設け、低抵抗
化し、導体化することも可能である。
また、第３図に示すようにＭＯ５ＦＥＴＱ＋及びＱ２の
ソースと高濃度に不純物を注入した前記多結晶シリコン
１５をコンタクト２２を介して接続して、メモリーセル
の接地線としても良い、この場合、基板に作ったメモリ
ーセル用接地線が不要になるため、メモリーセルサイズ
が小さくなり微細化が可能である。
ソースと高濃度に不純物を注入した前記多結晶シリコン
１５をコンタクト２２を介して接続して、メモリーセル
の接地線としても良い、この場合、基板に作ったメモリ
ーセル用接地線が不要になるため、メモリーセルサイズ
が小さくなり微細化が可能である。
なお前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２の上に
前記第２層間絶縁膜１４を介して前記導体層が形成され
ているが、前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２
の上すべてにある必要はない。
前記第２層間絶縁膜１４を介して前記導体層が形成され
ているが、前記高抵抗多結晶シリコン抵抗Ｒ１及びＲ２
の上すべてにある必要はない。
〔発明の効果）
本発明によって開示される発見のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、Ｉｏ。、を安定して低減することができ、微
細化することができる。
細化することができる。
第１図（ａ）及び第１図（ｂ）は、それぞれ本発明の一
実施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す要部平面図。 第４図は高抵抗多結晶シリコン負荷型メモリセルの回路
構成を示す回路図。 Ｑｌ 〜Ｑ４ Ｒ１、Ｒ＊ ｖＩ、。・ ・ ＷＬ ・ ・ ＤＬ ・ ・ ＤＬ ・ ・ １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ・ ＭＯＳＦＥＴ ・高抵抗 ・電源 ・ワード線 ・データ線 ・データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ ｌ ２ ・ ｌ ３ ・ ｌ ４ ・ ｌ ５ ・ １６ ・ １７ ・ ｌ ８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 ・ンース領域 ・ドレイン領域 ・側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第２層間絶縁膜 ・配線層 ・コンタクトホール ・第３層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・ゲート電極とドレイン領域と をつなぐコンタクトホール 第２図（α） 第２図（ｂ） 第２図（Ｃ） 第３図
実施例を示す主要平面図及びそのＢ−Ｂ断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す要部平面図。 第４図は高抵抗多結晶シリコン負荷型メモリセルの回路
構成を示す回路図。 Ｑｌ 〜Ｑ４ Ｒ１、Ｒ＊ ｖＩ、。・ ・ ＷＬ ・ ・ ＤＬ ・ ・ ＤＬ ・ ・ １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ４ ・ ・ ・ ・ ＭＯＳＦＥＴ ・高抵抗 ・電源 ・ワード線 ・データ線 ・データ線 ・半導体基板 ・フィールド絶縁膜 ・チャネルストッパ ・ゲート絶縁膜 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ １１ ・ ｌ ２ ・ ｌ ３ ・ ｌ ４ ・ ｌ ５ ・ １６ ・ １７ ・ ｌ ８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ・多結晶シリコン膜 ・高融点シリサイド膜 ・ゲート電極 ・ゲート電極 ・ンース領域 ・ドレイン領域 ・側壁 ・層間絶縁膜 ・多結晶シリコン膜 ・第２層間絶縁膜 ・配線層 ・コンタクトホール ・第３層間絶縁膜 ・多結晶シリコン膜 ・コンタクトホール ・真性多結晶シリコン膜 ・コンタクトホール ・コンタクトホール ・ゲート電極とドレイン領域と をつなぐコンタクトホール 第２図（α） 第２図（ｂ） 第２図（Ｃ） 第３図
Claims (4)
- （１）真性多結晶シリコン膜から成る高抵抗多結晶シリ
コン抵抗が配線層に接続されている高抵抗多結晶シリコ
ン負荷型メモリセルを有する半導体記憶装置において、
前記高抵抗多結晶シリコン抵抗上には、絶縁膜を介して
すくなくとも１層の接地された導体層を有することを特
徴とする半導体記憶装置。 - （２）前記導体層は、高濃度に不純物を注入した多結晶
シリコン膜から成ることを特徴とする請求項１記載の半
導体記憶装置。 - （３）前記導体層は、ポリサイド膜から成ることを特徴
とする請求項１記載の半導体記憶装置。 - （４）前記導体層は、前記高抵抗多結晶シリコン負荷型
メモリセルの接地線もかねていることを特徴とする請求
項１記載の半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309128A JPH02155266A (ja) | 1988-12-07 | 1988-12-07 | 半導体記憶装置 |
| KR1019900700018A KR940001252B1 (ko) | 1988-05-07 | 1989-04-25 | 반도체 기억장치 |
| EP89905206A EP0365690B1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| PCT/JP1989/000433 WO1989011162A1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| DE68929121T DE68929121T2 (de) | 1988-05-07 | 1989-04-25 | Halbleiteranordnung und halbleiter-speicheranordnung |
| US07/821,250 US5254870A (en) | 1988-05-07 | 1992-01-10 | Static random access memory having memory cells with electric field shielding for cell load resistances |
| US08/523,370 US5523968A (en) | 1988-05-07 | 1995-08-31 | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
| HK98115932A HK1014613A1 (en) | 1988-05-07 | 1998-12-28 | Semiconductor device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309128A JPH02155266A (ja) | 1988-12-07 | 1988-12-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155266A true JPH02155266A (ja) | 1990-06-14 |
Family
ID=17989233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309128A Pending JPH02155266A (ja) | 1988-05-07 | 1988-12-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155266A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-12-07 JP JP63309128A patent/JPH02155266A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
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