JPH01281761A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01281761A JPH01281761A JP63111032A JP11103288A JPH01281761A JP H01281761 A JPH01281761 A JP H01281761A JP 63111032 A JP63111032 A JP 63111032A JP 11103288 A JP11103288 A JP 11103288A JP H01281761 A JPH01281761 A JP H01281761A
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- resistive
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は半導体装置の抵抗素子構造に関する。
〔従来の技術１
集積度の向上につれて、高抵抗多結晶シリコン負荷型ス
タチックＲＡＭの場合消費電力が増加する。この消費電
力を下げるために高い抵抗を有する多結晶シリコン抵抗
技術の重要性がますます窩くなってきている。 従来の半導体装置の抵抗素子構造は、第２図にある様に
配線となるリンやボロンなどの不純物を注入した低抵抗
領域２０１と、不純物を含まない、もしくは微量の不純
物を含む高抵抗領域２０２が下の素子（例えば配線）２
０３などと、絶縁膜のみを介して形成されていた。 〔発明が解決しようとする課Ｉｌｌ この従来技術では、高い抵抗を有する多結晶シリコン抵
抗素子を得るためには、前記高抵抗領域２０２の膜厚を
、薄くする方法がある。しかし、この前記高抵抗領域２
０２を薄くすると、下の素子の影響を受けやすくなる。 前記低抵抗領域２０１をソース及びドレイン、前記高抵
抗領域２０２を半導体基板、下の素子をゲートとした、
いわゆる多結晶シリコントランジスター構造となり、前
記高抵抗領域のシート抵抗が、下の素子による電界の状
態により変化してしまう、このことは、林、野口、大嶋
Ｊｐｎ、Ｊ、Ａｐｐ１．Ｐｈｙｓ、 ２３ （１９
８４）Ｌ８１９８２４ （１９８５）Ｌ４３４５によ
り開示された技術である。 したがって従来の技術では、抵抗値が安定した高い抵抗
値を有する多結晶シリコン抵抗素子を作ることは困難で
あり、高い抵抗値を得るには抵抗素子長を長くとらなけ
ればならないので、高集積化が不可能であるという問題
点を有する。
タチックＲＡＭの場合消費電力が増加する。この消費電
力を下げるために高い抵抗を有する多結晶シリコン抵抗
技術の重要性がますます窩くなってきている。 従来の半導体装置の抵抗素子構造は、第２図にある様に
配線となるリンやボロンなどの不純物を注入した低抵抗
領域２０１と、不純物を含まない、もしくは微量の不純
物を含む高抵抗領域２０２が下の素子（例えば配線）２
０３などと、絶縁膜のみを介して形成されていた。 〔発明が解決しようとする課Ｉｌｌ この従来技術では、高い抵抗を有する多結晶シリコン抵
抗素子を得るためには、前記高抵抗領域２０２の膜厚を
、薄くする方法がある。しかし、この前記高抵抗領域２
０２を薄くすると、下の素子の影響を受けやすくなる。 前記低抵抗領域２０１をソース及びドレイン、前記高抵
抗領域２０２を半導体基板、下の素子をゲートとした、
いわゆる多結晶シリコントランジスター構造となり、前
記高抵抗領域のシート抵抗が、下の素子による電界の状
態により変化してしまう、このことは、林、野口、大嶋
Ｊｐｎ、Ｊ、Ａｐｐ１．Ｐｈｙｓ、 ２３ （１９
８４）Ｌ８１９８２４ （１９８５）Ｌ４３４５によ
り開示された技術である。 したがって従来の技術では、抵抗値が安定した高い抵抗
値を有する多結晶シリコン抵抗素子を作ることは困難で
あり、高い抵抗値を得るには抵抗素子長を長くとらなけ
ればならないので、高集積化が不可能であるという問題
点を有する。
本発明の半導体装置は、半導体基板上に絶ｕＭを介して
形成されている、配線となる低抵抗領域と、抵抗体とな
る高抵抗領域とからなる、多結晶もしくは単結晶シリコ
ン抵抗素子において、前記高抵抗領域下には前記絶縁膜
を介して少なくとも１層の接地された導体層を有するこ
とを特徴とする。 〔実 施 例］ 第１図は本発明の一実施例における半導体装置の断面図
である。１０１は基板、１０２は基板の不純物拡散層、
１０３は下の素子と基板とを分離する第１絶縁膜、１０
４は下の素子１本実施例では配線、１０５は第２絶縁膜
、１０６は導体層、１０７は第３絶縁膜、１０８は抵抗
素子の低抵抗領域（配線）、１０９は抵抗素子の抵抗体
である高抵抗領域、１１０は第４絶縁膜、１１１は他の
素子と抵抗素子とを接続するアルミ配線である。 なお、前記不純物拡散層は、接地されているとする。 以下、詳細は工程をおいながら説明していく（第３図）
。 まず第３図（ａ）の如く、基板３０１上に第１絶ａｌ１
３０２を介して配線３０３が形成されていて、前記第１
絶縁膜３０２及び前記配線３０３上に第２絶縁膜３０４
が形成されているとする。なお前記基板３０１は接地さ
れている。 次に第３図（ｂ）の如く、基板と接続するために、コン
タクトホールをあける。あけたい部分以外にレジストを
形成し、希釈フッ酸液にっけ、前記第１絶縁１ｍ ３０
２及び前記第２絶縁膜３０４をエツチングする。そして
前記レジストを除去し、接触抵抗を下げるために、不純
物イオン打ち込みをする。前記基板３０１と同じ導電型
の不純物。 たとえば前記基板３０１がＮ型ならばリンやヒ素、Ｐ型
ならばボロンなどを打ち込む、加速エネルギー６０Ｋｅ
Ｖ、ドーズ量６ＸＩＯ”ｃｍ−”などが適当であろう、
そして次に導体層３０６を形成するために、第１多結晶
シリコン層を４０００（オングストローム）形成する０
通常モノシランガスを６２０℃で熱分解させ、前記第２
絶縁膜上に前記第１多結晶シリコン層を堆積する。そし
て導体化するために、第１不純物イオン打ち込みをする
。この不純物も、先はどと同様に、前記基板３０１と同
じ導電型にする。ドーズ量は、十分抵抗値が下がる様に
、５Ｘ １０”ｃｍ−”以上打ち込むのが望ましい、そ
して前記導体層３０６の不要な部分を、フォト・エツチ
ング法により除去する。 次に第３図（ｃ）の如く、前記導体層３０６上に化学気
相成長法により２０００ （オングストローム）のシリ
コン酸化膜（第３絶縁膜３０７）を形成する。そして抵
抗素子を形成するために、第２多結晶シリコン層を前記
と同様な方法で形成する。膜厚は必要な抵抗値に合わせ
て形成する０通常なにも不純物を注入していない前記第
２多結晶シリコン層を高抵抗領域３０８として用いる。 そしてその前記高抵抗領域３０８上にレジストを形
゛成し、それをマスクとして低抵抗領域３０９を形成す
るために第２不純物イオン打ち込みをする。 リンをドーズ量４Ｘ１０”ｃｍ−”、エネルギー３０Ｋ
ｅＶなとの不純物イオン打ち込みが適当であろう、そし
てレジストを除去し、抵抗素子として不要な部分をフォ
ト・エツチング工程により除去する。 そして第３図（ｄ）の如く、第４絶縁膜３１０を、前記
第３絶縁膜と同様な方法で３０００ （オングストロー
ム）形成する。そして不純物を活性化するために、９５
０℃２０分はどチッ素雰囲気中でアニールする。Ｒ後に
他の素子と接続をとるためにアルミニウム配線３１１を
形成する。フォト・エツチングの工程により前記低抵抗
領域３０９土の前記第４絶縁膜３１０の一部にコンタク
トホールを形成し、アルミニウム層をスパッタ法により
ｌ （ミクロン）形成する。そして前記アルミニウム層
の不要な部分をフォト・エツチングの工程により除去し
、第３図（ｄ）の如く１本発明の抵抗素子が完成する。 なお１本実施例では、前記導体層３０６を形成するため
に、不純物を注入した多結晶シリコン層を使用したが、
モリブデンやチタンなどの高融点金属を使用しても良い
、また本実施例では前記基板３０１が接地されている場
合であるが、前記基板３０１に接地されている基板と異
なる導電型の不純物拡散層が形成されており、それと接
続した場合でも良い、また前記導体３０６が直接外部接
地端子と接続しても良い、なお本実施例では多結晶シリ
コン抵抗素子の場合について述べたが、多結晶シリコン
をレーザーアニールして単結晶化した単結晶シリコン抵
抗素子でも良い。 なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。 〔発明の効果１ 以上述べたように本発明によれば、シリコン抵抗素子の
高抵抗領域の下に、絶縁膜を介して接地された導体層を
形成することにより下記に列挙する効果が得られる。 （１）下の他の素子の電界の影響をまったく受けない安
定した抵抗値を有する抵抗素子を作ることが可能である
。 （２）シリコン抵抗素子の膜厚を変化さしても下の他の
素子の電界の影響を受けないので、種々の抵抗値を有す
る抵抗素子を作ることが可能である。
形成されている、配線となる低抵抗領域と、抵抗体とな
る高抵抗領域とからなる、多結晶もしくは単結晶シリコ
ン抵抗素子において、前記高抵抗領域下には前記絶縁膜
を介して少なくとも１層の接地された導体層を有するこ
とを特徴とする。 〔実 施 例］ 第１図は本発明の一実施例における半導体装置の断面図
である。１０１は基板、１０２は基板の不純物拡散層、
１０３は下の素子と基板とを分離する第１絶縁膜、１０
４は下の素子１本実施例では配線、１０５は第２絶縁膜
、１０６は導体層、１０７は第３絶縁膜、１０８は抵抗
素子の低抵抗領域（配線）、１０９は抵抗素子の抵抗体
である高抵抗領域、１１０は第４絶縁膜、１１１は他の
素子と抵抗素子とを接続するアルミ配線である。 なお、前記不純物拡散層は、接地されているとする。 以下、詳細は工程をおいながら説明していく（第３図）
。 まず第３図（ａ）の如く、基板３０１上に第１絶ａｌ１
３０２を介して配線３０３が形成されていて、前記第１
絶縁膜３０２及び前記配線３０３上に第２絶縁膜３０４
が形成されているとする。なお前記基板３０１は接地さ
れている。 次に第３図（ｂ）の如く、基板と接続するために、コン
タクトホールをあける。あけたい部分以外にレジストを
形成し、希釈フッ酸液にっけ、前記第１絶縁１ｍ ３０
２及び前記第２絶縁膜３０４をエツチングする。そして
前記レジストを除去し、接触抵抗を下げるために、不純
物イオン打ち込みをする。前記基板３０１と同じ導電型
の不純物。 たとえば前記基板３０１がＮ型ならばリンやヒ素、Ｐ型
ならばボロンなどを打ち込む、加速エネルギー６０Ｋｅ
Ｖ、ドーズ量６ＸＩＯ”ｃｍ−”などが適当であろう、
そして次に導体層３０６を形成するために、第１多結晶
シリコン層を４０００（オングストローム）形成する０
通常モノシランガスを６２０℃で熱分解させ、前記第２
絶縁膜上に前記第１多結晶シリコン層を堆積する。そし
て導体化するために、第１不純物イオン打ち込みをする
。この不純物も、先はどと同様に、前記基板３０１と同
じ導電型にする。ドーズ量は、十分抵抗値が下がる様に
、５Ｘ １０”ｃｍ−”以上打ち込むのが望ましい、そ
して前記導体層３０６の不要な部分を、フォト・エツチ
ング法により除去する。 次に第３図（ｃ）の如く、前記導体層３０６上に化学気
相成長法により２０００ （オングストローム）のシリ
コン酸化膜（第３絶縁膜３０７）を形成する。そして抵
抗素子を形成するために、第２多結晶シリコン層を前記
と同様な方法で形成する。膜厚は必要な抵抗値に合わせ
て形成する０通常なにも不純物を注入していない前記第
２多結晶シリコン層を高抵抗領域３０８として用いる。 そしてその前記高抵抗領域３０８上にレジストを形
゛成し、それをマスクとして低抵抗領域３０９を形成す
るために第２不純物イオン打ち込みをする。 リンをドーズ量４Ｘ１０”ｃｍ−”、エネルギー３０Ｋ
ｅＶなとの不純物イオン打ち込みが適当であろう、そし
てレジストを除去し、抵抗素子として不要な部分をフォ
ト・エツチング工程により除去する。 そして第３図（ｄ）の如く、第４絶縁膜３１０を、前記
第３絶縁膜と同様な方法で３０００ （オングストロー
ム）形成する。そして不純物を活性化するために、９５
０℃２０分はどチッ素雰囲気中でアニールする。Ｒ後に
他の素子と接続をとるためにアルミニウム配線３１１を
形成する。フォト・エツチングの工程により前記低抵抗
領域３０９土の前記第４絶縁膜３１０の一部にコンタク
トホールを形成し、アルミニウム層をスパッタ法により
ｌ （ミクロン）形成する。そして前記アルミニウム層
の不要な部分をフォト・エツチングの工程により除去し
、第３図（ｄ）の如く１本発明の抵抗素子が完成する。 なお１本実施例では、前記導体層３０６を形成するため
に、不純物を注入した多結晶シリコン層を使用したが、
モリブデンやチタンなどの高融点金属を使用しても良い
、また本実施例では前記基板３０１が接地されている場
合であるが、前記基板３０１に接地されている基板と異
なる導電型の不純物拡散層が形成されており、それと接
続した場合でも良い、また前記導体３０６が直接外部接
地端子と接続しても良い、なお本実施例では多結晶シリ
コン抵抗素子の場合について述べたが、多結晶シリコン
をレーザーアニールして単結晶化した単結晶シリコン抵
抗素子でも良い。 なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。 〔発明の効果１ 以上述べたように本発明によれば、シリコン抵抗素子の
高抵抗領域の下に、絶縁膜を介して接地された導体層を
形成することにより下記に列挙する効果が得られる。 （１）下の他の素子の電界の影響をまったく受けない安
定した抵抗値を有する抵抗素子を作ることが可能である
。 （２）シリコン抵抗素子の膜厚を変化さしても下の他の
素子の電界の影響を受けないので、種々の抵抗値を有す
る抵抗素子を作ることが可能である。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｄ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・基板 １０２・・・不純物拡散層 １０３・・・第１絶縁膜 １０４・・・下の素子（配線） １０５・・・第２絶縁膜 １０６・・・導体層 １０７・・・第３絶縁膜 １０８・・・低抵抗領域 １０９・・・高抵抗領域 １１０・・・第４絶縁膜 １１１・・・アルミ配線 ２０１・・・低抵抗領域 ２０２・・・高抵抗領域 ２０３・・・下の素子（配線） ２０４・・・基板 ２０５・・・第１絶縁膜 ２０６・・・第２絶縁膜 ２０７・・・第３絶縁膜 ２０８・・・アルミ配線 ３０１・・・基板 ３０２・・・第１絶縁膜 ３０３・・・配線 ３０４・・・第２絶縁膜 ３０５・・・不純物拡散層 ３０６・・・導体層 ３０７・・・第３絶縁膜 ３０８・・・高抵抗領域 ３０９・・・低抵抗領域 ３１０・・・第４絶！ｉ膜 ３１１・・・アルミニウム配線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）鵠 ３図
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｄ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・基板 １０２・・・不純物拡散層 １０３・・・第１絶縁膜 １０４・・・下の素子（配線） １０５・・・第２絶縁膜 １０６・・・導体層 １０７・・・第３絶縁膜 １０８・・・低抵抗領域 １０９・・・高抵抗領域 １１０・・・第４絶縁膜 １１１・・・アルミ配線 ２０１・・・低抵抗領域 ２０２・・・高抵抗領域 ２０３・・・下の素子（配線） ２０４・・・基板 ２０５・・・第１絶縁膜 ２０６・・・第２絶縁膜 ２０７・・・第３絶縁膜 ２０８・・・アルミ配線 ３０１・・・基板 ３０２・・・第１絶縁膜 ３０３・・・配線 ３０４・・・第２絶縁膜 ３０５・・・不純物拡散層 ３０６・・・導体層 ３０７・・・第３絶縁膜 ３０８・・・高抵抗領域 ３０９・・・低抵抗領域 ３１０・・・第４絶！ｉ膜 ３１１・・・アルミニウム配線 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）鵠 ３図
Claims (1)
- （１）半導体基板上に絶縁膜を介して形成されている、
配線となる低抵抗領域と、抵抗体となる高抵抗領域とか
らなる、多結晶もしくは単結晶シリコン抵抗素子におい
て、前記高抵抗領域下には前記絶縁膜を介して少なくと
も１層の接地された導体層を有することを特徴とする半
導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111032A JPH01281761A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
| EP89905206A EP0365690B1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| PCT/JP1989/000433 WO1989011162A1 (en) | 1988-05-07 | 1989-04-25 | Semiconductor device and semiconductor memory device |
| DE68929121T DE68929121T2 (de) | 1988-05-07 | 1989-04-25 | Halbleiteranordnung und halbleiter-speicheranordnung |
| KR1019900700018A KR940001252B1 (ko) | 1988-05-07 | 1989-04-25 | 반도체 기억장치 |
| US07/821,250 US5254870A (en) | 1988-05-07 | 1992-01-10 | Static random access memory having memory cells with electric field shielding for cell load resistances |
| US08/523,370 US5523968A (en) | 1988-05-07 | 1995-08-31 | IC semiconductor memory devices with maintained stable operation and lower operating current characteristics |
| HK98115932A HK1014613A1 (en) | 1988-05-07 | 1998-12-28 | Semiconductor device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111032A JPH01281761A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281761A true JPH01281761A (ja) | 1989-11-13 |
Family
ID=14550674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111032A Pending JPH01281761A (ja) | 1988-05-07 | 1988-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281761A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
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1988
- 1988-05-07 JP JP63111032A patent/JPH01281761A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143358A (ja) * | 1983-02-03 | 1984-08-16 | Seiko Instr & Electronics Ltd | 半導体薄膜抵抗素子 |
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
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