JP3304422B2

JP3304422B2 - 半導体装置及びその製造方法

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Publication number: JP3304422B2
Application number: JP26627292A
Authority: JP
Inventors: 正一木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-10-05
Filing date: 1992-10-05
Publication date: 2002-07-22
Anticipated expiration: 2017-07-22
Also published as: JPH06140511A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮遊ゲートを用いたヒ
ューズ素子を適用した、半導体装置に関する。

【０００２】

【従来の技術】従来のヒューズ素子の構造は、図２及び
図３の様であった。図２は断面図、図３は平面図であ
る。すなわち、図２において半導体基板２０１上に第１
絶縁膜２０２が形成されており、その上に燐または硼素
または砒素など３族または５族の原子を高濃度にドーピ
ングしたシリコン薄膜２０３が形成されており、その上
に第２絶縁膜２０４が形成されており、コンタクトホー
ル２０５を介してアルミニウムなどの配線２０６が形成
されていた。このヒューズ素子（前記燐または硼素また
は砒素など３族または５族の原子を高濃度にドーピング
したシリコン薄膜２０３）を熔断するには、レーザー光
線を照射していた。このとき前記シリコン薄膜によるヒ
ューズ素子はこのレーザー光線を吸収し、発熱すること
により熔断する。

【０００３】また図５（ａ）から図５（ｃ）は、従来の
製造工程ごとの主要断面図である。なお、全図におい
て、同一の機能を有するものには、同一の符号を付け、
その繰り返しの説明は省略する。以下、図５（ａ）から
図５（ｃ）に従い、順に説明していく。

【０００４】まず図５（ａ）の如く、半導体基板２０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜２
０２を形成する．ＳｉＯ₂膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜２０２上にＣＶＤ法に
より多結晶シリコン膜２０７を１００ｎｍ程度形成す
る。通常モノシランガスの熱分解により前記多結晶シリ
コン膜２０７を堆積させる。

【０００５】次に図５（ｂ）の如く、前記多結晶シリコ
ン膜２０７に燐または硼素または砒素など３族または５
族の原子をイオン打ち込み法を用いて、２×１０¹⁵ａｔ
ｏｍｓ・ｃｍ^-2以上注入する。そして前記多結晶シリコ
ン膜２０７をフォト及びエッチング法により、不要な部
分を排除する。

【０００６】次に図５（ｃ）の如く、活性化するため
に、熱する。ハロゲンランプを用いて、窒素雰囲気中で
１０００度６０秒ほど熱する。前記多結晶シリコン膜２
０７上にＣＶＤ法（化学気相成長法）に第２絶縁膜２０
４を形成する。５００ｎｍぐらいが適当であろう。そし
て他の素子と接続するために前記第２絶縁膜２０４にコ
ンタクトホール２０５をフォト及びエッチング法により
形成する。

【０００７】最後に図２の如く、他の素子と接続するた
めにアルミニウムをスパッタ法などにより前記第２絶縁
膜２０４上に形成し、フォト及びエッチング法により不
要な部分を排除する。

【０００８】以上の工程を経て、従来の技術の半導体装
置を得る。

【０００９】

【発明が解決しようとする課題】しかし、従来の技術で
は、レーザー光線による熔断のためレーザー光線発生装
置が必要という問題点を有する。またレーザー光線によ
る熔断のためヒューズ素子の下も発熱する。したがって
ヒューズ素子の下にはたとえばトランジスターなどの素
子を作ることができず微細化が困難である。またレーザ
ー光線による熔断のためＩＣの場合、実装後の熔断は不
可能という問題点を有する。

【００１０】そこで本発明は、この様な問題点を解決す
るもので、その目的とするところは、レーザー光線発生
装置が不要で電気的にスイッチング可能で、実装後もス
イッチング可能で、素子の下にたとえばトランジスター
などの素子を作ることができ微細化が可能であるという
ヒューズ素子を提供するところにある。またレーザー光
線発生装置が不要で電気的にスイッチング可能で、実装
後もスイッチング可能で、素子の下にはたとえばトラン
ジスターなどの素子を作ることができ微細化が可能であ
るというヒューズ素子の製造方法を提供するところにあ
る。

【００１１】

【課題を解決するための手段】（１）本発明の半導体
装置は、基板の上方に形成された第１の絶縁膜と、前記
第１の絶縁膜の上に形成された浮遊導体層と、前記浮遊
導体層の上に形成された第２の絶縁膜と、前記第２の絶
縁膜の上に形成された半導体薄膜層と、前記半導体薄膜
層の上に形成された第３の絶縁膜と、前記半導体薄膜層
に接続された電極と、を有する半導体装置であって、前
記半導体薄膜層は、不純物を含む第１の領域と、前記第
１の領域の不純物濃度と等濃度の不純物を含む第３の領
域と、前記第１の領域と前記第３の領域とに挟まれた領
域であって前記第１の領域と前記第３の領域との不純物
濃度よりも低濃度の不純物を含む第２の領域と、を有
し、前記浮遊導体層は、前記第２の領域の下方に形成さ
れ、前記電極は、前記第１の領域と前記第３の領域とに
接続されたものであることを特徴とする。

【００１２】（２）本発明の半導体装置は、基板の上
方に形成された第１の絶縁膜と、前記第１の絶縁膜の上
に形成された第１の浮遊導体層と、前記第１の浮遊導体
層の上に形成された第２の絶縁膜と、前記第２の絶縁膜
の上に形成された半導体薄膜層と、前記半導体薄膜層の
上に形成された第３の絶縁膜と、前記第３の絶縁膜の上
に形成された第２の浮遊導体層と、前記第２の浮遊導体
層の上に形成された第４の絶縁膜と、前記半導体薄膜層
に接続された電極と、を有する半導体装置であって、前
記半導体薄膜層は、不純物を含む第１の領域と、前記第
１の領域の不純物濃度と等濃度の不純物を含む第３の領
域と、前記第１の領域と前記第３の領域とに挟まれた領
域であって前記第１の領域と前記第３の領域との不純物
濃度よりも低濃度の不純物を含む第２の領域と、を有
し、前記第１の浮遊導体層は、前記第２の領域の下方に
形成され、前記第２の浮遊導体層は、前記第２の領域の
上方に形成され、前記電極は、前記第１の領域と前記第
３の領域とに接続されたものであることを特徴とする。

【００１３】（３）本発明の半導体装置は、基板の上
方に形成された第１の絶縁膜と、前記第１の絶縁膜の上
に形成された浮遊導体層と、前記浮遊導体層の上に形成
された第２の絶縁膜と、前記第２の絶縁膜の上に形成さ
れた半導体薄膜層と、前記半導体薄膜層の上に形成され
た第３の絶縁膜と、前記半導体薄膜層に接続された電極
と、を有する半導体装置であって、前記半導体薄膜層
は、第１の領域と、第３の領域と、前記第１の領域と前
記第３の領域とに挟まれた領域であって前記第１の領域
と前記第３の領域との抵抗よりも高抵抗な第２の領域
と、を有し、前記浮遊導体層は、前記第２の領域の下方
に形成され、前記電極は、前記第１の領域と前記第３の
領域とに接続されたものであることを特徴とする。

【００１４】（４）本発明の半導体装置は、基板の上方に形成され
た第１の絶縁膜と、前記第１の絶縁膜の上に形成された
第１の浮遊導体層と、前記第１の浮遊導体層の上に形成
された第２の絶縁膜と、前記第２の絶縁膜の上に形成さ
れた半導体薄膜層と、前記半導体薄膜層の上に形成され
た第３の絶縁膜と、前記第３の絶縁膜の上に形成された
第２の浮遊導体層と、前記第２の浮遊導体層の上に形成
された第４の絶縁膜と、前記半導体薄膜層に接続された
電極と、を有する半導体装置であって、前記半導体薄膜
層は、第１の領域と、第３の領域と、前記第１の領域と
前記第３の領域とに挟まれた領域であって前記第１の領
域と前記第３の領域との抵抗よりも高抵抗な第２の領域
と、を有し、前記第１の浮遊導体層は、前記第２の領域
の下方に形成され、前記第２の浮遊導体層は、前記第２
の領域の上方に形成され、前記電極は、前記第１の領域
と前記第３の領域とに接続されたものであることを特徴
とする。（５）本発明の半導体装置は、上記（１）乃至（４）
のいずれかに記載の半導体装置において、前記浮遊導体
層は、前記第１の領域と前記第３の領域とに所定の大き
さの電圧を印加することにより帯電させられるものであ
ることを特徴とする。

【００１５】（６）本発明の半導体装置の製造方法は、（ａ）基板の上方に第１の絶縁膜を形成する工程と、（ｂ）前記第１の絶縁膜の上に浮遊導体層を形成する工
程と、（ｃ）前記浮遊導体層を覆うように第２の絶縁膜を形成
する工程と、（ｄ）前記第２の絶縁膜の上に半導体薄膜層を形成する
工程と、（ｅ）前記半導体薄膜層と前記浮遊導体層との上方にマ
スクを形成する工程と、（ｆ）前記半導体薄膜層に不純物を拡散する工程と、（ｇ）前記半導体薄膜層を覆うように第３の絶縁膜を形
成する工程と、（ｈ）前記半導体薄膜層に接続する電極を形成する工程
と、を有することを特徴とする。（７）本発明の半導体装置の製造方法は、上記（６）
記載の半導体装置の製造方法において、前記（ｆ）工程
と前記（ｇ）工程との間に、さらに、（ｆ−１）前記マスクを除去する工程と、（ｆ−２）前記半導体薄膜層に、前記（ｆ）工程におい
て拡散した不純物の濃度よりも低濃度の不純物を拡散す
る工程と、を有することを特徴とする。

【００１６】

【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。１０１は半導体基板、１０２は第１
絶縁膜、１０５は燐または硼素または砒素など３族また
は５族の原子をドーピングした領域、１０６は３族また
は５族の原子をドーピングしない領域、１０７は第２絶
縁膜、１０９は浮遊導体層、１１０は第３絶縁膜、１１
１はアルミニウムである。

【００１７】また図４（ａ）から図４（ｄ）は、その製
造工程ごとの主要断面図である。なお、実施例の全図に
おいて、同一の機能を有するものには、同一の符号を付
け、その繰り返しの説明は省略する。以下、図４（ａ）
から図４（ｄ）に従い、順に説明していく。

【００１８】まず図４（ａ）の如く、半導体基板１０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ₂膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上にＣＶＤ法に
より第１多結晶シリコン膜１０３を１００ｎｍ程度形成
する。通常モノシランガスの熱分解により前記多結晶シ
リコン１０３を堆積させる。

【００１９】次に図４（ｂ）の如く、前記第１多結晶シ
リコン膜１０３に燐または硼素または砒素など３族また
は５族の原子をドーピングした領域１０５を形成するた
めに、レジストマスク１０４を前記第１多結晶シリコン
膜１０３上に形成する。そして低抵抗化するために、た
とえば５族叉は３族の元素（たとえば燐や砒素や硼素）
をイオン打ち込み法を用いて、２×１０¹⁵ａｔｏｍｓ・
ｃｍ^-2以上注入する。そして前記レジストマスク１０４
を除去する。前記レジストマスク１０４の下の前記第１
多結晶シリコン膜１０３が３族または５族の原子をドー
ピングしない領域１０６になる。

【００２０】次に図４（ｃ）の如く、前記第１多結晶シ
リコン膜１０３をフォト及びエッチング法により、不要
な部分を排除する。また最終工程後のヒューズ素子の特
性を最適化するために、前記第１多結晶シリコン膜１０
３にイオン打ち込み法を用いてたとえば５族叉は３族の
元素（たとえば燐や砒素や硼素）を注入してもいい。こ
うすることにより３族または５族の原子の濃度の低い領
域になる。そしてＣＶＤ法により第２絶縁膜１０７を形
成する。この膜はトンネル電流が流れる膜厚である３０
ｎｍ以下にする。

【００２１】次に図４（ｄ）の如く、前記第２絶縁膜１
０７上に浮遊導体層を形成するためにＣＶＤ法により第
２多結晶シリコン膜１０８を２００ｎｍ程度形成する。
通常モノシランガスの熱分解により第２多結晶シリコン
膜１０８を堆積させる。そして低抵抗化するために、た
とえば５族叉は３族の元素（たとえば燐元素や砒素や硼
素）をイオン打ち込み法を用いて、２×１０¹⁵ａｔｏｍ
ｓ・ｃｍ^-2以上注入する。そして、活性化するために、
熱する。ハロゲンランプを用いて、窒素雰囲気中で１０
００度６０秒ほど熱する。

【００２２】最後に図１の如く、前記第２多結晶シリコ
ン膜１０８をフォト及びエッチング法により、不要な部
分を排除し浮遊導体層１０９を形成する。そして、前記
浮遊導体層１０９上にＣＶＤ法（化学気相成長法）によ
り第３絶縁膜１１０を形成する。５００ｎｍぐらいが適
当であろう。最後に他の素子と接続するために前記第３
絶縁膜１１０にコンタクトホールをフォト及びエッチン
グ法により形成し、他の素子と接続するためにアルミニ
ウム１１１をスパッタ法などにより前記第３絶縁膜上１
１０に形成し、フォト及びエッチング法により不要な部
分を排除する。

【００２３】以上の工程を経て、本発明の一実施例を得
る。

【００２４】この様に、燐または硼素または砒素など３
族または５族の原子をドーピングしたシリコン薄膜から
なる配線の一部に、前記３族または５族の原子をドーピ
ングしない領域１０６を作り、その上に前記第２絶縁膜
１０７を形成し、その上に前記浮遊導体層１０９を形成
することにより、この状態で配線に５ボルト印加すると
前記３族または５族の原子をドーピングしない領域１０
６の抵抗値が高いため微小な電流しか流れない。またた
とえば燐または硼素または砒素など３族または５族の原
子をドーピングしたシリコン薄膜からなる配線の片側に
１０ボルト以上印加すると、電圧の高い側の配線から電
子が前記浮遊導体層に、供給され帯電する。すると、例
えば薄膜トランジスタがＯＮ状態になるのと同様に前記
３族または５族の原子をドーピングしない領域１０６に
反転層が形成され、見かけ上抵抗値がさがる。この後、
同様に配線に５ボルト印加すると前記３族または５族の
原子をドーピングしない領域１０６の抵抗値が低いため
高い電流が流れる。この電流の大きさをヒューズ素子の
スイッチングにする。レーザー光線による熔断ではなく
電気的にスイッチング可能なので、レーザー光線発生装
置も必要としない。またレーザー光線による熔断ではな
いのでヒューズ素子の下も発熱しない。したがってヒュ
ーズ素子の下にたとえばトランジスターなどの素子を作
ることが可能となり微細化できる。またレーザー光線に
よる熔断ではないためＩＣの場合、回路によっては実装
後のスイッチングも可能である。

【００２５】また電子を前記第２絶縁膜１０７を通り抜
けさせるために前記第２絶縁膜１０７の膜厚は３０ｎｍ
以下であることが望ましい。

【００２６】図１０は、本発明の第２の実施例における
半導体装置の断面図である。１０１は半導体基板、１０
２は第１絶縁膜、１０５は燐または硼素または砒素など
３族または５族の原子をドーピングした領域、１０６は
３族または５族の原子をドーピングしない領域、１０７
は第２絶縁膜、１０９は浮遊導体層、１１０は第３絶縁
膜、１１１はアルミニウムである。

【００２７】本発明の第２の実施例における半導体装置
の製造方法を工程順に説明していく。

【００２８】まず前述の第１の実施例の図４（ｄ）の工
程までは同様の工程で製造していく。つぎに、図１０の
如く、前記第２多結晶シリコン膜１０８をフォト及びエ
ッチング法により、不要な部分を排除し浮遊導体層１０
９を形成する。この時、前記燐または硼素または砒素な
ど３族または５族の原子をドーピングした領域１０５に
電位を印加した場合、電位の低い側の領域上の前記浮遊
導体層１０９の重なり面積が、電位の高い側の領域上の
重なり面積よりも広く形成する。そして、前記浮遊導体
層１０９上にＣＶＤ法（化学気相成長法）により第３絶
縁膜１１０を形成する。５００ｎｍぐらいが適当であろ
う。最後に他の素子と接続するために前記第３絶縁膜１
１０にコンタクトホールをフォト及びエッチング法によ
り形成し、他の素子と接続するためにアルミニウム１１
１をスパッタ法などにより前記第３絶縁膜上１１０に形
成し、フォト及びエッチング法により不要な部分を排除
する。

【００２９】以上の工程を経て、本発明の第２の実施例
を得る。

【００３０】この様に、前記燐または硼素または砒素な
ど３族または５族の原子をドーピングしたシリコン薄膜
からなる配線の一部に、前記３族または５族の原子をド
ーピングしない領域１０６を作り、その上に前記第２絶
縁膜１０７を形成し、その上に前記浮遊導体層１０９を
形成しかつ、前記燐または硼素または砒素など３族また
は５族の原子をドーピングした領域１０５に電位を印加
した場合、電位の低い側の領域上の前記浮遊導体層１０
９の重なり面積が、電位の高い側の領域上の重なり面積
よりも広く形成することにより、たとえば前記燐または
硼素または砒素など前記３族または５族の原子をドーピ
ングしたシリコン薄膜からなる配線の片側に１０ボルト
以上印加すると、電圧の高い側の配線から電子が前記浮
遊導体層１０９に、供給され帯電する。この際電圧の高
い側の配線と前記浮遊導体層１０９との容量よりも電圧
の低い側の配線と前記浮遊導体層１０９との容量の方が
大きいので、前記浮遊導体層１０９と電圧の高い側の配
線との電界が大きくなり電子が前記浮遊導体層１０９
に、供給されやすくなりより帯電する。すると、前記３
族または５族の原子をドーピングしない領域１０６によ
り反転層が形成され、より抵抗値がさがる。したがって
スイッチングが明確になる。

【００３１】また電子を前記第２絶縁膜１０７を通り抜
けさせるために前記第２絶縁膜１０７の膜厚は３０ｎｍ
以下であることが望ましい。

【００３２】図６は、本発明の第３の実施例における半
導体装置の主要断面図である。８０１は半導体基板、８
０２は第１絶縁膜、８０４は浮遊導体層、８０５は第２
絶縁膜、８０７は燐または硼素または砒素など３族また
は５族の原子をドーピングした領域、８０９は３族また
は５族の原子をドーピングしない領域、８１０は第３絶
縁膜、８１１はアルミニウムである。

【００３３】また図８（ａ）から図８（ｄ）は、その製
造工程ごとの主要断面図である。なお、実施例の全図に
おいて、同一の機能を有するものには、同一の符号を付
け、その繰り返しの説明は省略する。以下、図８（ａ）
から図８（ｄ）に従い、順に説明していく。

【００３４】まず図８（ａ）の如く、半導体基板８０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜８
０２を形成する．ＳｉＯ₂膜で５００ｎｍぐらいが適当
であろう。そして浮遊導体層を形成するために前記第１
絶縁膜８０２上にＣＶＤ法により第１多結晶シリコン膜
８０３を２００ｎｍ程度形成する。通常モノシランガス
の熱分解により前記第１多結晶シリコン膜８０３を堆積
させる。そして低抵抗化するために、たとえば５族叉は
３族の元素（たとえば燐元素や砒素や硼素）をイオン打
ち込み法を用いて、２×１０¹⁵ａｔｏｍｓ・ｃｍ^-2以上
注入する。

【００３５】次に図８（ｂ）の如く、前記第１多結晶シ
リコン膜８０３をフォト及びエッチング法により、不要
な部分を排除し浮遊導体層８０４を形成する。

【００３６】次に図８（ｃ）の如く、そしてＣＶＤ法に
より第２絶縁膜８０５を形成する。この膜はトンネル電
流が流れる膜厚である３０ｎｍ以下にする。そして前記
第２絶縁膜８０５上にＣＶＤ法により第２多結晶シリコ
ン膜８０６を１００ｎｍ程度形成する。通常モノシラン
ガスの熱分解により前記第２多結晶シリコン膜８０６を
堆積させる。

【００３７】次に図８（ｄ）の如く、前記第２多結晶シ
リコン膜８０６に燐または硼素または砒素など３族また
は５族の原子をドーピングした領域８０７を形成するた
めに、レジストマスク８０８を前記第２多結晶シリコン
膜８０６上に形成する。そして低抵抗化するために、た
とえば５族叉は３族の元素（たとえば燐や砒素や硼素）
をイオン打ち込み法を用いて、２×１０¹⁵ａｔｏｍｓ・
ｃｍ^-2以上注入する。前記レジストマスク８０８の下の
前記第１多結晶シリコン膜８０６が３族または５族の原
子をドーピングしない領域８０９になる。

【００３８】最後に図６の如く、前記レジストマスク８
０８を除去する。そして前記第２多結晶シリコン膜８０
６をフォト及びエッチング法により、不要な部分を排除
する。また最終工程後のヒューズ素子の特性を最適化す
るために、前記第２多結晶シリコン膜８０６にイオン打
ち込み法を用いてたとえば５族叉は３族の元素（たとえ
ば燐や砒素や硼素）を注入してもいい。こうすることに
より３族または５族の原子の濃度の低い領域になる。そ
してＣＶＤ法により前記第３絶縁膜８１０を形成する。
この膜は２００ｎｍぐらいが適当であろう。

【００３９】そして、活性化するために、熱する。ハロ
ゲンランプを用いて、窒素雰囲気中で１０００度６０秒
ほど熱する。前記第２多結晶シリコン膜８０６をフォト
及びエッチング法により、不要な部分を排除する。そし
て、ＣＶＤ法（化学気相成長法）により第３絶縁膜８１
０を形成する。５００ｎｍぐらいが適当であろう。最後
に他の素子と接続するために前記第３絶縁膜８１０にコ
ンタクトホールをフォト及びエッチング法により形成
し、他の素子と接続するためにアルミニウム８１１をス
パッタ法などにより前記第３絶縁膜上８１０に形成し、
フォト及びエッチング法により不要な部分を排除する。

【００４０】以上の工程を経て、本発明の第３の実施例
を得る。

【００４１】この様に、前記燐または硼素または砒素な
ど３族または５族の原子をドーピングしたシリコン薄膜
からなる配線の一部に、前記３族または５族の原子をド
ーピングしない領域８０９を作り、その下に前記第２絶
縁膜８０５を形成し、その下に前記浮遊導体層８０４を
形成することにより、この状態で配線に５ボルト印加す
ると前記３族または５族の原子をドーピングしない領域
８０９の抵抗値が高いため微小な電流しか流れない。ま
たたとえば前記燐または硼素または砒素など３族または
５族の原子をドーピングしたシリコン薄膜からなる配線
の片側に１０ボルト以上印加すると、電圧の高い側の配
線から電子が前記浮遊導体層に、供給され帯電する。す
ると、例えば薄膜トランジスタがＯＮ状態になるのと同
様に前記３族または５族の原子をドーピングしない領域
８０９に反転層が形成され、見かけ抵抗値がさがる。こ
の後、同様に配線に５ボルト印加すると前記３族または
５族の原子をドーピングしない領域８０９の抵抗値が低
いため高い電流が流れる。この電流の大きさをヒューズ
素子のスイッチングにする。レーザー光線による熔断で
はなく電気的にスイッチング可能なので、レーザー光線
発生装置も必要としない。またレーザー光線による熔断
ではないのでヒューズ素子の下も発熱しない。したがっ
てヒューズ素子の下にたとえばトランジスターなどの素
子を作ることが可能となり微細化できる。またレーザー
光線による熔断ではないためＩＣの場合、回路によって
は実装後のスイッチングも可能である。

【００４２】また電子を前記第２絶縁膜８０５を通り抜
けさせるために前記第２絶縁膜８０５の膜厚は３０ｎｍ
以下であることが望ましい。

【００４３】図７は、本発明の第４の実施例における半
導体装置の主要断面図である。８０１は半導体基板、８
０２は第１絶縁膜、８０４は浮遊導体層、８０５は第２
絶縁膜、８０７は燐または硼素または砒素など３族また
は５族の原子をドーピングした領域、８０９は３族また
は５族の原子をドーピングしない領域、８１０は第３絶
縁膜、８１１はアルミニウムである。

【００４４】また図９（ａ）から図９（ｄ）は、その製
造工程ごとの主要断面図である。なお、実施例の全図に
おいて、同一の機能を有するものには、同一の符号を付
け、その繰り返しの説明は省略する。以下、図９（ａ）
から図９（ｄ）に従い、順に説明していく。

【００４５】まず図９（ａ）の如く、半導体基板８０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜８
０２を形成する．ＳｉＯ₂膜で５００ｎｍぐらいが適当
であろう。そして浮遊導体層を形成するために前記第１
絶縁膜８０２上にＣＶＤ法により第１多結晶シリコン膜
８０３を２００ｎｍ程度形成する。通常モノシランガス
の熱分解により前記第１多結晶シリコン膜８０３を堆積
させる。そして低抵抗化するために、たとえば５族叉は
３族の元素（たとえば燐元素や砒素や硼素）をイオン打
ち込み法を用いて、２×１０¹⁵ａｔｏｍｓ・ｃｍ^-2以上
注入する。

【００４６】次に図９（ｂ）の如く、前記第１多結晶シ
リコン膜８０３をフォト及びエッチング法により、不要
な部分を排除し浮遊導体層８０４を形成する。

【００４７】次に図９（ｃ）の如く、そしてＣＶＤ法に
より第２絶縁膜８０５を形成する。この膜はトンネル電
流が流れる膜厚である３０ｎｍ以下にする。そして前記
第２絶縁膜８０５上にＣＶＤ法により第２多結晶シリコ
ン膜８０６を１００ｎｍ程度形成する。通常モノシラン
ガスの熱分解により前記第２多結晶シリコン膜８０６を
堆積させる。

【００４８】次に図９（ｄ）の如く、前記第２多結晶シ
リコン膜８０６に燐または硼素または砒素など３族また
は５族の原子をドーピングした領域８０７を形成するた
めに、レジストマスク８０８を前記第２多結晶シリコン
膜８０６上に形成する。そして低抵抗化するために、た
とえば５族叉は３族の元素（たとえば燐や砒素や硼素）
をイオン打ち込み法を用いて、２×１０¹⁵ａｔｏｍｓ・
ｃｍ^-2以上注入する。この時、前記燐または硼素または
砒素など３族または５族の原子をドーピングした領域８
０７に電位を印加した場合、電位の低い側の領域上の前
記浮遊導体層８０４の重なり面積が、電位の高い側の領
域上の重なり面積よりも広く形成する。前記レジストマ
スク８０８の下の前記第１多結晶シリコン膜８０６が３
族または５族の原子をドーピングしない領域８０９にな
る。

【００４９】最後に図７の如く、前記レジストマスク８
０８を除去する。そして前記第２多結晶シリコン膜８０
６をフォト及びエッチング法により、不要な部分を排除
する。また最終工程後のヒューズ素子の特性を最適化す
るために、前記第２多結晶シリコン膜８０６にイオン打
ち込み法を用いてたとえば５族叉は３族の元素（たとえ
ば燐や砒素や硼素）を注入してもいい。こうすることに
より３族または５族の原子の濃度の低い領域になる。そ
してＣＶＤ法により前記第３絶縁膜８１０を形成する。
この膜は２００ｎｍぐらいが適当であろう。

【００５０】そして、活性化するために、熱する。ハロ
ゲンランプを用いて、窒素雰囲気中で１０００度６０秒
ほど熱する。前記第２多結晶シリコン膜８０６をフォト
及びエッチング法により、不要な部分を排除する。そし
て、ＣＶＤ法（化学気相成長法）により第３絶縁膜８１
０を形成する。５００ｎｍぐらいが適当であろう。最後
に他の素子と接続するために前記第３絶縁膜８１０にコ
ンタクトホールをフォト及びエッチング法により形成
し、他の素子と接続するためにアルミニウム８１１をス
パッタ法などにより前記第３絶縁膜上８１０に形成し、
フォト及びエッチング法により不要な部分を排除する。

【００５１】以上の工程を経て、本発明の第３の実施例
を得る。

【００５２】この様に、前記燐または硼素または砒素な
ど３族または５族の原子をドーピングしたシリコン薄膜
からなる配線の一部に、前記３族または５族の原子をド
ーピングしない領域８０９を作り、その下に前記第２絶
縁膜８０５を形成し、その下に前記浮遊導体層８０４を
形成しかつ、前記燐または硼素または砒素など３族また
は５族の原子をドーピングした領域８０７に電位を印加
した場合、電位の低い側の領域上の前記浮遊導体層８０
４の重なり面積が、電位の高い側の領域上の重なり面積
よりも広く形成することにより、たとえば前記燐または
硼素または砒素など３族または５族の原子をドーピング
したシリコン薄膜からなる配線の片側に１０ボルト以上
印加すると、電圧の高い側の配線から電子が前記浮遊導
体層に、供給され帯電する。この際電圧の高い側の配線
と前記浮遊導体層８０４との容量よりも電圧の低い側の
配線と前記浮遊導体層８０４との容量の方が大きいの
で、前記浮遊導体層８０４と電圧の高い側の配線との電
界が大きくなり電子が前記浮遊導体層８０４に、供給さ
れやすくなりより帯電する。すると、前記３族または５
族の原子をドーピングしない領域１０６により反転層が
形成され、より抵抗値がさがる。したがってスイッチン
グが明確になる。

【００５３】図１１は、本発明の第５の実施例における
半導体装置の主要断面図である。４０１は半導体基板、
４０２は第１絶縁膜、４０３は第２絶縁膜、４０４は第
１浮遊導体層、４０５は第３絶縁膜、４０６は燐または
硼素または砒素など３族または５族の原子をドーピング
した領域、４０７は３族または５族の原子をドーピング
しない領域、４０８は第４絶縁膜、４０９は第２浮遊導
体層、４１０はアルミニウムである。

【００５４】また製造方法は、前述の本発明の第１また
は第２の実施例における半導体装置の製造方法と、前述
の本発明の第３または第４の実施例における半導体装置
の製造方法との組合せにより製造する事ができる。

【００５５】この様に、前記燐または硼素または砒素な
ど３族または５族の原子をドーピングしたシリコン薄膜
からなる配線の一部に、前記３族または５族の原子をド
ーピングしない領域４０７を作り、その下に前記第２絶
縁膜４０３を形成し、その下に前記第１浮遊導体層４０
４を形成し、かつその上に前記第３絶縁膜４０５を形成
し、その上に前記第２浮遊導体層４０９を形成すること
により、上下の浮遊導体層を帯電することができ、より
強い反転層が形成され、見かけ抵抗値もよりがさがるこ
とができる。

【００５６】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。

【００５７】たとえば、前記の全ての実施例では浮遊導
体層は、５族叉は３族の元素（たとえば燐元素や砒素や
硼素）をイオン打ち込み法を用いて、２×１０¹⁵ａｔｏ
ｍｓ・ｃｍ^-2以上注入した多結晶シリコン膜により形成
されているが金属やシリコンと金属の化合物でも同様の
効果を有する。

【００５８】

【発明の効果】以上述べた様に、本発明によれば、燐ま
たは硼素または砒素など３族または５族の原子をドーピ
ングしたシリコン薄膜からなる配線の一部に、３族また
は５族の原子をドーピングしない領域を作り、その上に
絶縁膜を形成し、その上に浮遊導体層を形成する、また
はその下に絶縁膜を形成し、その下に浮遊導体層を形成
することにより、以下に示す効果がえられる。

【００５９】１、配線に５ボルト印加すると３族または
５族の原子をドーピングしない領域の抵抗値が高いため
微小な電流しか流れない。またたとえば燐または硼素ま
たは砒素など３族または５族の原子をドーピングしたシ
リコン薄膜からなる配線の片側に１０ボルト以上印加す
ると、電圧の高い側の配線から電子が浮遊導体層に、供
給され帯電する。すると、３族または５族の原子をドー
ピングしない領域に反転層が形成され、見かけ上抵抗値
がさがる。この後、同様に配線に５ボルト印加すると３
族または５族の原子をドーピングしない領域の抵抗値が
低いため高い電流が流れる。この電流の大きさをヒュー
ズ素子のスイッチングにすることが可能となる。

【００６０】２、このヒューズ素子は、レーザー光線に
よる熔断ではなく電気的にスイッチングするので、レー
ザー光線発生装置も必要としない。

【００６１】３、このヒューズ素子は、レーザー光線に
よる熔断ではないのでヒューズ素子の下も発熱しない。
したがってヒューズ素子の下にたとえばトランジスター
などの素子を作ることが可能となり微細化できる。

【００６２】４、このヒューズ素子は、レーザー光線に
よる熔断ではないためＩＣの場合、回路によっては実装
後のスイッチングも可能である。

【００６３】また、燐または硼素または砒素など３族ま
たは５族の原子をドーピングした領域に電位を印加した
場合、電位の低い側の領域上の浮遊導体層の重なり面積
が、電位の高い側の領域上の重なり面積よりも広く形成
することにより以下に示すより一層の効果がえられる。

【００６４】１、配線に１０ボルト以上印加すると、電
圧の高い側の配線から電子が浮遊導体層に、供給され帯
電する。この際電圧の高い側の配線と浮遊導体層との容
量よりも電圧の低い側の配線と浮遊導体層との容量の方
が大きいので、浮遊導体層と電圧の高い側の配線との電
界が大きくなり電子が浮遊導体層に、供給されやすくな
りより帯電する。すると２、３族または５族の原子をド
ーピングしない領域により反転層が形成され、より抵抗
値がさがる。したがってスイッチングが明確になる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１の実施例を示す主要
断面図である。

【図２】従来の半導体装置を示す主要断面図である。

【図３】従来の半導体装置を示す主要平面図である。

【図４】（ａ）から（ｄ）は、本発明の半導体装置の製
造方法の第１の実施例を工程順に説明するための主要断
面図である。

【図５】（ａ）から（ｃ）は、従来の半導体装置の製造
方法の一例を工程順に説明するための主要断面図であ
る。

【図６】本発明の半導体装置の第３の実施例を示す主要
断面図である。

【図７】本発明の半導体装置の第４の実施例を示す主要
断面図である。

【図８】（ａ）から（ｄ）は、本発明の半導体装置の製
造方法の第３の実施例を工程順に説明するための主要断
面図である。

【図９】（ａ）から（ｄ）は、本発明の半導体装置の製
造方法の第４の実施例を工程順に説明するための主要断
面図である。

【図１０】本発明の半導体装置の第２の実施例を示す主
要断面図である。

【図１１】本発明の半導体装置の第５の実施例を示す主
要断面図である。

【符号の説明】

１０１半導体基板１０２第１絶縁膜１０３第１多結晶シリコン膜１０４レジストマスク１０５燐または硼素または砒素など３族または５族の
原子をドーピングした領域１０６３族または５族の原子をドーピングしない領域１０７第２絶縁膜１０８第２多結晶シリコン膜１０９浮遊導体層１１０第３絶縁膜１１１アルミニウム２０１半導体基板２０２第１絶縁膜２０３燐または硼素または砒素など３族または５族の
原子を高濃度にドーピングしたシリコン薄膜２０４第２絶縁膜２０５コンタクトホール２０６配線２０７多結晶シリコン膜４０１半導体基板４０２第１絶縁膜４０３第２絶縁膜４０４第１浮遊導体層４０５第２絶縁膜４０６燐または硼素または砒素など３族または５族の
原子をドーピングした領域４０７３族または５族の原子をドーピングしない領域４０８第４絶縁膜４０９第２浮遊導体層４１０アルミニウム８０１半導体基板８０２第１絶縁膜８０３第１多結晶シリコン膜８０４浮遊導体層８０５第２絶縁膜８０６第２多結晶シリコン膜８０７燐または硼素または砒素など３族または５族の
原子をドーピングした領域８０８レジストマスク８０９３族または５族の原子をドーピングしない領域８１０第３絶縁膜８１１アルミニウム

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】基板の上方に形成された第１の絶縁膜
と、前記第１の絶縁膜の上に形成された浮遊導体層と、前記浮遊導体層の上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成された半導体薄膜層と、前記半導体薄膜層の上に形成された第３の絶縁膜と、前記半導体薄膜層に接続された電極と、を有する半導体
装置であって、前記半導体薄膜層は、不純物を含む第１の領域と、前記
第１の領域の不純物濃度と等濃度の不純物を含む第３の
領域と、前記第１の領域と前記第３の領域とに挟まれた
領域であって前記第１の領域と前記第３の領域との不純
物濃度よりも低濃度の不純物を含む第２の領域と、を有
し、前記浮遊導体層は、前記第２の領域の下方に形成され、前記電極は、前記第１の領域と前記第３の領域とに接続
されたものであることを特徴とする半導体装置。
【請求項２】基板の上方に形成された第１の絶縁膜
と、前記第１の絶縁膜の上に形成された第１の浮遊導体層
と、前記第１の浮遊導体層の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された半導体薄膜層と、前記半導体薄膜層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成された第２の浮遊導体層
と、前記第２の浮遊導体層の上に形成された第４の絶縁膜
と、前記半導体薄膜層に接続された電極と、を有する半導体
装置であって、前記半導体薄膜層は、不純物を含む第１の領域と、前記
第１の領域の不純物濃度と等濃度の不純物を含む第３の
領域と、前記第１の領域と前記第３の領域とに挟まれた
領域であって前記第１の領域と前記第３の領域との不純
物濃度よりも低濃度の不純物を含む第２の領域と、を有
し、前記第１の浮遊導体層は、前記第２の領域の下方に形成
され、前記第２の浮遊導体層は、前記第２の領域の上方に形成
され、前記電極は、前記第１の領域と前記第３の領域とに接続
されたものであることを特徴とする半導体装置。
【請求項３】基板の上方に形成された第１の絶縁膜
と、前記第１の絶縁膜の上に形成された浮遊導体層と、前記浮遊導体層の上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成された半導体薄膜層と、前記半導体薄膜層の上に形成された第３の絶縁膜と、前記半導体薄膜層に接続された電極と、を有する半導体
装置であって、前記半導体薄膜層は、第１の領域と、第３の領域と、前
記第１の領域と前記第３の領域とに挟まれた領域であっ
て前記第１の領域と前記第３の領域との抵抗よりも高抵
抗な第２の領域と、を有し、前記浮遊導体層は、前記第２の領域の下方に形成され、前記電極は、前記第１の領域と前記第３の領域とに接続
されたものであることを特徴とする半導体装置。
【請求項４】基板の上方に形成された第１の絶縁膜
と、前記第１の絶縁膜の上に形成された第１の浮遊導体層
と、前記第１の浮遊導体層の上に形成された第２の絶縁膜
と、前記第２の絶縁膜の上に形成された半導体薄膜層と、前記半導体薄膜層の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成された第２の浮遊導体層
と、前記第２の浮遊導体層の上に形成された第４の絶縁膜
と、前記半導体薄膜層に接続された電極と、を有する半導体
装置であって、前記半導体薄膜層は、第１の領域と、第３の領域と、前
記第１の領域と前記第３の領域とに挟まれた領域であっ
て前記第１の領域と前記第３の領域との抵抗よりも高抵
抗な第２の領域と、を有し、前記第１の浮遊導体層は、前記第２の領域の下方に形成
され、前記第２の浮遊導体層は、前記第２の領域の上方に形成
され、前記電極は、前記第１の領域と前記第３の領域とに接続
されたものであることを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれかに記載の半導
体装置において、前記浮遊導体層は、前記第１の領域と
前記第３の領域とに所定の大きさの電圧を印加すること
により帯電させられるものであることを特徴とする半導
体装置。
【請求項６】（ａ）基板の上方に第１の絶縁膜を形成
する工程と、（ｂ）前記第１の絶縁膜の上に浮遊導体層を形成する工
程と、（ｃ）前記浮遊導体層を覆うように第２の絶縁膜を形成
する工程と、（ｄ）前記第２の絶縁膜の上に半導体薄膜層を形成する
工程と、（ｅ）前記半導体薄膜層と前記浮遊導体層との上方にマ
スクを形成する工程と、（ｆ）前記半導体薄膜層に不純物を拡散する工程と、（ｇ）前記半導体薄膜層を覆うように第３の絶縁膜を形
成する工程と、（ｈ）前記半導体薄膜層に接続する電極を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
【請求項７】請求項６記載の半導体装置の製造方法に
おいて、前記（ｆ）工程と前記（ｇ）工程との間に、さ
らに、（ｆ−１）前記マスクを除去する工程と、（ｆ−２）前記半導体薄膜層に、前記（ｆ）工程におい
て拡散した不純物の濃度よりも低濃度の不純物を拡散す
る工程と、を有することを特徴とする半導体装置の製造方法。