JP3257070B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲートを用いた不
揮発性メモリーである半導体記憶装置に関する。
揮発性メモリーである半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、図２及び図３
にある様であった。図２は平面図であり８つのメモリセ
ルを示している。図３は図２におけるＣＤ間の断面図で
あり２つのメモリセルを示している。すなわち２０１は
半導体基板、２０２は素子分離用絶縁膜、２０３はゲー
ト酸化膜、２０４は浮遊ゲート、２０５はコントロール
ゲート、２０６はコントロールゲート及び浮遊ゲート間
ゲート絶縁膜、２０７は絶縁膜、２０８はソース、２０
９はドレイン、２１０はコンタクトホール、２１１は配
線である。前記浮遊ゲート２０４と前記コントロールゲ
ート２０５とを有するＭＯＳ型トランジスター構造をな
し、前記浮遊ゲート２０４への電荷の注入状態の如何に
よって、前記コントロールゲート２０５の前記ＭＯＳ型
トランジスターの特性の制御しきい値電圧を変化させて
データーの有無を確認する半導体記憶装置であった。
にある様であった。図２は平面図であり８つのメモリセ
ルを示している。図３は図２におけるＣＤ間の断面図で
あり２つのメモリセルを示している。すなわち２０１は
半導体基板、２０２は素子分離用絶縁膜、２０３はゲー
ト酸化膜、２０４は浮遊ゲート、２０５はコントロール
ゲート、２０６はコントロールゲート及び浮遊ゲート間
ゲート絶縁膜、２０７は絶縁膜、２０８はソース、２０
９はドレイン、２１０はコンタクトホール、２１１は配
線である。前記浮遊ゲート２０４と前記コントロールゲ
ート２０５とを有するＭＯＳ型トランジスター構造をな
し、前記浮遊ゲート２０４への電荷の注入状態の如何に
よって、前記コントロールゲート２０５の前記ＭＯＳ型
トランジスターの特性の制御しきい値電圧を変化させて
データーの有無を確認する半導体記憶装置であった。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、前記メモリセルは前記半導体基板２０１に作
らなければならないので微細化が困難であるという問題
点を有する。
技術では、前記メモリセルは前記半導体基板２０１に作
らなければならないので微細化が困難であるという問題
点を有する。
【０００４】そこで本発明はこの様な問題点を解決する
ものでその目的とするところは、メモリセルを半導体基
板に作らず、絶縁膜上に全て作ることができまたメモリ
セルの駆動回路用トランジスターの上にも作ることがで
き、微細化可能な半導体記憶装置を提供するところにあ
る。
ものでその目的とするところは、メモリセルを半導体基
板に作らず、絶縁膜上に全て作ることができまたメモリ
セルの駆動回路用トランジスターの上にも作ることがで
き、微細化可能な半導体記憶装置を提供するところにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導体層と、前記第１導体層上に形成され、第１
コンタクトホールを有する第１絶縁膜と、前記第１コン
タクトホール及び前記第１絶縁膜上に形成された第２導
体層と、前記第２導体層上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された浮遊導体層と、前記浮遊
導体層上及び前記第２導体層上に形成され、第２コンタ
クトホールを有する第３絶縁膜と、前記第２コンタクト
ホール及び前記第３絶縁膜上に形成された配線層と、を
有する半導体記憶装置であって、前記第２導体層は、前
記第１コンタクトホールを介して前記第１導体層と接続
される第１領域と、前記第２コンタクトホールを介して
前記配線層と接続される第２領域と、前記第１領域と前
記第２領域とに挟まれた第３領域と、を含み、前記第３
領域の抵抗値は、前記第１領域及び前記第２領域の抵抗
値に比して大であることを特徴とする。また本発明の半
導体記憶装置は、上記半導体記憶装置において、前記浮
遊導体層は、前記第３領域と対向する上方に形成されて
なることを特徴とする。また、上記いずれかの半導体記
憶装置において、前記第１領域及び前記第２領域は、不
純物として３族または５族の原子を含むことを特徴とす
る。また、上記半導体記憶装置において、前記第３領域
の不純物濃度は、前記第１領域及び前記第３領域の不純
物濃度に比して小であることを特徴とする。
は、第１導体層と、前記第１導体層上に形成され、第１
コンタクトホールを有する第１絶縁膜と、前記第１コン
タクトホール及び前記第１絶縁膜上に形成された第２導
体層と、前記第２導体層上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された浮遊導体層と、前記浮遊
導体層上及び前記第２導体層上に形成され、第２コンタ
クトホールを有する第３絶縁膜と、前記第２コンタクト
ホール及び前記第３絶縁膜上に形成された配線層と、を
有する半導体記憶装置であって、前記第２導体層は、前
記第１コンタクトホールを介して前記第１導体層と接続
される第１領域と、前記第２コンタクトホールを介して
前記配線層と接続される第２領域と、前記第１領域と前
記第２領域とに挟まれた第３領域と、を含み、前記第３
領域の抵抗値は、前記第１領域及び前記第２領域の抵抗
値に比して大であることを特徴とする。また本発明の半
導体記憶装置は、上記半導体記憶装置において、前記浮
遊導体層は、前記第３領域と対向する上方に形成されて
なることを特徴とする。また、上記いずれかの半導体記
憶装置において、前記第１領域及び前記第２領域は、不
純物として３族または５族の原子を含むことを特徴とす
る。また、上記半導体記憶装置において、前記第３領域
の不純物濃度は、前記第１領域及び前記第３領域の不純
物濃度に比して小であることを特徴とする。
【０００６】また、本発明の半導体記憶装置は、前記第
２導体層と前記配線層とは、平面的にみて互いに非平行
に配置されてなることを特徴とする。
２導体層と前記配線層とは、平面的にみて互いに非平行
に配置されてなることを特徴とする。
【０００７】また、本発明の半導体記憶装置は、前記第
１導体層は、半導体基板の上方に形成されてなり、前記
半導体基板と前記第１導体層との間に、記憶素子の駆動
用トランジスタが形成されてなることを特徴とする。さ
らに、上記半導体記憶装置において、前記駆動用トラン
ジスタは、前記配線層と電気的に接続されてなることを
特徴とする。
１導体層は、半導体基板の上方に形成されてなり、前記
半導体基板と前記第１導体層との間に、記憶素子の駆動
用トランジスタが形成されてなることを特徴とする。さ
らに、上記半導体記憶装置において、前記駆動用トラン
ジスタは、前記配線層と電気的に接続されてなることを
特徴とする。
【０００８】
【実施例】図１は、本発明の一実施例における半導体記
憶装置の平面図である。８つのメモリセルを示してい
る。図４は図１におけるＡＢ間の断面図であり４つのメ
モリセルを示している。１０１は絶縁性基板、１０２は
導体層、１０３は第１絶縁膜、１０４は第１コンタクト
ホール、１０５は燐または硼素または砒素など３族また
は５族の原子をドーピングした領域、１０６は３族また
は５族の原子をドーピングしない領域、１０７は第２絶
縁膜、１０８は浮遊導体層、１０９は第３絶縁膜、１１
０は第２コンタクトホール、１１１は配線である。
憶装置の平面図である。８つのメモリセルを示してい
る。図４は図１におけるＡＢ間の断面図であり４つのメ
モリセルを示している。１０１は絶縁性基板、１０２は
導体層、１０３は第１絶縁膜、１０４は第１コンタクト
ホール、１０５は燐または硼素または砒素など３族また
は５族の原子をドーピングした領域、１０６は３族また
は５族の原子をドーピングしない領域、１０７は第２絶
縁膜、１０８は浮遊導体層、１０９は第３絶縁膜、１１
０は第２コンタクトホール、１１１は配線である。
【０００９】また図５（ａ）から図５（ｄ）は、その製
造工程ごとの主要断面図である。なお、実施例の全図に
おいて、同一の機能を有するものには、同一の符号を付
け、その繰り返しの説明は省略する。以下、図５（ａ）
から図５（ｄ）に従い、順に説明していく。
造工程ごとの主要断面図である。なお、実施例の全図に
おいて、同一の機能を有するものには、同一の符号を付
け、その繰り返しの説明は省略する。以下、図５（ａ）
から図５（ｄ）に従い、順に説明していく。
【００１０】まず図５（ａ）の如く、絶縁性基板１０１
上に、導体層１０２を形成する。チタンまたはモリブデ
ンまたはタングステンまたはこれらの金属とシリコンと
の化合物などをスパッタ法により形成する。２００ｎｍ
から４００ｎｍの膜厚が適当であろう。そして前記導体
層１０２をフォト及びエッチング法により、不要な部分
を排除する。図１の如く平行に前記導体層１０２を残
す。そして前記導体層１０２上にＣＶＤ法（化学気相成
長法）により第１絶縁膜１０３を形成する。１００ｎｍ
ぐらいが適当であろう。そして前記導体層１０２上の前
記第１絶縁膜１０３に第１コンタクトホールをフォト及
びエッチング法により形成する。
上に、導体層１０２を形成する。チタンまたはモリブデ
ンまたはタングステンまたはこれらの金属とシリコンと
の化合物などをスパッタ法により形成する。２００ｎｍ
から４００ｎｍの膜厚が適当であろう。そして前記導体
層１０２をフォト及びエッチング法により、不要な部分
を排除する。図１の如く平行に前記導体層１０２を残
す。そして前記導体層１０２上にＣＶＤ法（化学気相成
長法）により第１絶縁膜１０３を形成する。１００ｎｍ
ぐらいが適当であろう。そして前記導体層１０２上の前
記第１絶縁膜１０３に第１コンタクトホールをフォト及
びエッチング法により形成する。
【００１１】次に図５（ｂ）の如く、第１多結晶シリコ
ン膜１０６を１００ｎｍ程度形成する。通常モノシラン
ガスの熱分解により前記第１多結晶シリコン膜１０６を
堆積させる。そして前記第１多結晶シリコン膜１０６を
フォト及びエッチング法により、不要な部分を排除す
る。図１の如く前記導体層１０２と平行になるように前
記第１多結晶シリコン膜１０６を残す。
ン膜１０６を１００ｎｍ程度形成する。通常モノシラン
ガスの熱分解により前記第１多結晶シリコン膜１０６を
堆積させる。そして前記第１多結晶シリコン膜１０６を
フォト及びエッチング法により、不要な部分を排除す
る。図１の如く前記導体層１０２と平行になるように前
記第１多結晶シリコン膜１０６を残す。
【００１２】次に図５（ｃ）の如く、前記第１多結晶シ
リコン膜１０６上にＣＶＤ法により第２絶縁膜１０７を
形成する。この膜はトンネル電流が流れる膜厚である３
０ｎｍ以下にする。前記第１多結晶シリコン膜１０６を
１０００度の酸素濃度５０％から１００％の乾燥雰囲気
中で酸化させて前記第２絶縁膜１０７を形成してもよ
い。そして前記第２絶縁膜１０７上に浮遊導体層１０８
を形成するためにＣＶＤ法により第２多結晶シリコン膜
１１２を２００ｎｍ程度形成する。通常モノシランガス
の熱分解により前記第２多結晶シリコン膜１１２を堆積
させる。
リコン膜１０６上にＣＶＤ法により第２絶縁膜１０７を
形成する。この膜はトンネル電流が流れる膜厚である３
０ｎｍ以下にする。前記第１多結晶シリコン膜１０６を
１０００度の酸素濃度５０％から１００％の乾燥雰囲気
中で酸化させて前記第２絶縁膜１０７を形成してもよ
い。そして前記第２絶縁膜１０７上に浮遊導体層１０８
を形成するためにＣＶＤ法により第２多結晶シリコン膜
１１２を２００ｎｍ程度形成する。通常モノシランガス
の熱分解により前記第２多結晶シリコン膜１１２を堆積
させる。
【００１３】次に図４（ｄ）の如く、前記第２多結晶シ
リコン膜１１２を前記第１多結晶シリコン膜１０６上の
一部に残すように、フォト及びエッチング法により、不
要な部分を排除する。図１の如く前記第２多結晶シリコ
ン膜１１２を残す。これが前記浮遊導体層１０８とな
る。そして前記浮遊導体層１０８及び前記浮遊導体層１
０８下以外の前記第１多結晶シリコン膜１０６を低抵抗
化するために、たとえば５族叉は３族の元素（たとえば
燐元素や砒素や硼素）をイオン打ち込み法を用いて、２
×１０15ａｔｏｍｓ・ｃｍ-2以上注入する。そして、活
性化するために熱する。ハロゲンランプを用いて、窒素
雰囲気中で１０００度６０秒ほど熱する。
リコン膜１１２を前記第１多結晶シリコン膜１０６上の
一部に残すように、フォト及びエッチング法により、不
要な部分を排除する。図１の如く前記第２多結晶シリコ
ン膜１１２を残す。これが前記浮遊導体層１０８とな
る。そして前記浮遊導体層１０８及び前記浮遊導体層１
０８下以外の前記第１多結晶シリコン膜１０６を低抵抗
化するために、たとえば５族叉は３族の元素（たとえば
燐元素や砒素や硼素）をイオン打ち込み法を用いて、２
×１０15ａｔｏｍｓ・ｃｍ-2以上注入する。そして、活
性化するために熱する。ハロゲンランプを用いて、窒素
雰囲気中で１０００度６０秒ほど熱する。
【００１４】最後に図４の如く、前記浮遊導体層１０８
及び５族叉は３族の元素を注入した第１多結晶シリコン
膜１０５上にＣＶＤ法により第３絶縁膜１０９を形成す
る。この膜厚は３００ｎｍが適当であろう。そして前記
５族叉は３族の元素を注入した第１多結晶シリコン膜１
０５上の前記第３絶縁膜１０９に第２コンタクトホール
１１０をフォト及びエッチング法により形成する。前記
第１コンタクトホール１０４と前記第２コンタクトホー
ル１１０との間に前記浮遊導体層１０８及び前記第１多
結晶シリコン膜１０６が位置する様に配置する。そして
他の素子と接続するためにアルミニウムをスパッタ法な
どにより前記第３絶縁膜上１０９に形成し、フォト及び
エッチング法により不要な部分を排除し図１の様に配線
１１１形成する。
及び５族叉は３族の元素を注入した第１多結晶シリコン
膜１０５上にＣＶＤ法により第３絶縁膜１０９を形成す
る。この膜厚は３００ｎｍが適当であろう。そして前記
５族叉は３族の元素を注入した第１多結晶シリコン膜１
０５上の前記第３絶縁膜１０９に第２コンタクトホール
１１０をフォト及びエッチング法により形成する。前記
第１コンタクトホール１０４と前記第２コンタクトホー
ル１１０との間に前記浮遊導体層１０８及び前記第１多
結晶シリコン膜１０６が位置する様に配置する。そして
他の素子と接続するためにアルミニウムをスパッタ法な
どにより前記第３絶縁膜上１０９に形成し、フォト及び
エッチング法により不要な部分を排除し図１の様に配線
１１１形成する。
【００１５】以上の工程を経て、本発明の一実施例を得
る。
る。
【００１６】この様に、燐または硼素または砒素など３
族または５族の原子をドーピングした前記第１多結晶シ
リコン膜１０５の一部に、前記３族または５族の原子を
ドーピングしない領域１０６を作り、その上に前記第２
絶縁膜１０７を形成し、その上に前記浮遊導体層１０８
を形成することにより、この状態で前記配線１１１に５
ボルト印加し前記導体層１０２を接地すると前記３族ま
たは５族の原子をドーピングしない領域１０６の抵抗値
が高いため微小な電流しか流れない。またたとえば前記
配線１１１に１０ボルト以上印加し前記導体層１０２を
接地すると、電圧の高い側の燐または硼素または砒素な
ど３族または５族の原子をドーピングした前記第１多結
晶シリコン膜１０５から電子が前記浮遊導体層１０８
に、供給され帯電する。すると、例えば薄膜トランジス
タがＯＮ状態になるのと同様に前記３族または５族の原
子をドーピングしない領域１０６に反転層が形成され、
見かけ上抵抗値がさがる。この後、同様に前記配線１１
１に５ボルト印加すると前記３族または５族の原子をド
ーピングしない領域１０６の抵抗値が低いため高い電流
が流れる。この電流の大きさによりデーターの有無を感
知する事ができメモリセルを作ることができる。従来の
技術によるメモリセルでは半導体基板に作らなければな
らなかった。しかし本発明の半導体記憶装置ならばメモ
リセルを半導体基板に作らず、絶縁膜上に全て作ること
が可能となる。
族または５族の原子をドーピングした前記第１多結晶シ
リコン膜１０５の一部に、前記３族または５族の原子を
ドーピングしない領域１０６を作り、その上に前記第２
絶縁膜１０７を形成し、その上に前記浮遊導体層１０８
を形成することにより、この状態で前記配線１１１に５
ボルト印加し前記導体層１０２を接地すると前記３族ま
たは５族の原子をドーピングしない領域１０６の抵抗値
が高いため微小な電流しか流れない。またたとえば前記
配線１１１に１０ボルト以上印加し前記導体層１０２を
接地すると、電圧の高い側の燐または硼素または砒素な
ど３族または５族の原子をドーピングした前記第１多結
晶シリコン膜１０５から電子が前記浮遊導体層１０８
に、供給され帯電する。すると、例えば薄膜トランジス
タがＯＮ状態になるのと同様に前記３族または５族の原
子をドーピングしない領域１０６に反転層が形成され、
見かけ上抵抗値がさがる。この後、同様に前記配線１１
１に５ボルト印加すると前記３族または５族の原子をド
ーピングしない領域１０６の抵抗値が低いため高い電流
が流れる。この電流の大きさによりデーターの有無を感
知する事ができメモリセルを作ることができる。従来の
技術によるメモリセルでは半導体基板に作らなければな
らなかった。しかし本発明の半導体記憶装置ならばメモ
リセルを半導体基板に作らず、絶縁膜上に全て作ること
が可能となる。
【００１７】図６は、本発明の第２の実施例における半
導体記憶装置の平面図である。１０２は導体層、１０４
は第１コンタクトホール、１０５は燐または硼素または
砒素など３族または５族の原子をドーピングした領域、
１０８は浮遊導体層、１１０は第２コンタクトホール、
１１１は配線である。
導体記憶装置の平面図である。１０２は導体層、１０４
は第１コンタクトホール、１０５は燐または硼素または
砒素など３族または５族の原子をドーピングした領域、
１０８は浮遊導体層、１１０は第２コンタクトホール、
１１１は配線である。
【００１８】本発明の第２の実施例における半導体記憶
装置の製造方法を工程順に説明していく。
装置の製造方法を工程順に説明していく。
【００１９】まず前述の第１の実施例の図５（ａ）の工
程までは同様の工程で製造していく。つぎに、図５
（ｂ）の如く、第１多結晶シリコン膜１０６を１００ｎ
ｍ程度形成する。通常モノシランガスの熱分解により前
記第１多結晶シリコン膜１０６を堆積させる。そして前
記第１多結晶シリコン膜１０６をフォト及びエッチング
法により、不要な部分を排除する。この時図６の如く前
記第１多結晶シリコン膜１０６を前記導体層１０２と平
行にならない様に残す。以降の製造方法は前記第１の実
施例と同様の方法により製造する。
程までは同様の工程で製造していく。つぎに、図５
（ｂ）の如く、第１多結晶シリコン膜１０６を１００ｎ
ｍ程度形成する。通常モノシランガスの熱分解により前
記第１多結晶シリコン膜１０６を堆積させる。そして前
記第１多結晶シリコン膜１０６をフォト及びエッチング
法により、不要な部分を排除する。この時図６の如く前
記第１多結晶シリコン膜１０６を前記導体層１０２と平
行にならない様に残す。以降の製造方法は前記第１の実
施例と同様の方法により製造する。
【００２０】以上の工程を経て、本発明の第２の実施例
を得る。
を得る。
【００２１】この様に、燐または硼素または砒素など３
族または５族の原子をドーピングした前記第１多結晶シ
リコン膜１０５の一部に、前記３族または５族の原子を
ドーピングしない領域１０６を作り、その上に前記第２
絶縁膜１０７を形成し、その上に前記浮遊導体層１０８
を形成することにより、この状態で前記配線１１１に５
ボルト印加し前記導体層１０２を接地すると前記３族ま
たは５族の原子をドーピングしない領域１０６の抵抗値
が高いため微小な電流しか流れない。またたとえば前記
配線１１１に１０ボルト以上印加し前記導体層１０２を
接地すると、電圧の高い側の燐または硼素または砒素な
ど３族または５族の原子をドーピングした前記第１多結
晶シリコン膜１０５から電子が前記浮遊導体層１０８
に、供給され帯電する。すると、例えば薄膜トランジス
タがＯＮ状態になるのと同様に前記３族または５族の原
子をドーピングしない領域１０６に反転層が形成され、
見かけ上抵抗値がさがる。この後、同様に前記配線１１
１に５ボルト印加すると前記３族または５族の原子をド
ーピングしない領域１０６の抵抗値が低いため高い電流
が流れる。この電流の大きさによりデーターの有無を感
知する事ができメモリセルを作ることができる。従来の
技術によるメモリセルでは半導体基板に作らなければな
らなかった。しかし本発明の半導体記憶装置ならばメモ
リセルを半導体基板に作らず、絶縁膜上に全て作ること
が可能となる。
族または５族の原子をドーピングした前記第１多結晶シ
リコン膜１０５の一部に、前記３族または５族の原子を
ドーピングしない領域１０６を作り、その上に前記第２
絶縁膜１０７を形成し、その上に前記浮遊導体層１０８
を形成することにより、この状態で前記配線１１１に５
ボルト印加し前記導体層１０２を接地すると前記３族ま
たは５族の原子をドーピングしない領域１０６の抵抗値
が高いため微小な電流しか流れない。またたとえば前記
配線１１１に１０ボルト以上印加し前記導体層１０２を
接地すると、電圧の高い側の燐または硼素または砒素な
ど３族または５族の原子をドーピングした前記第１多結
晶シリコン膜１０５から電子が前記浮遊導体層１０８
に、供給され帯電する。すると、例えば薄膜トランジス
タがＯＮ状態になるのと同様に前記３族または５族の原
子をドーピングしない領域１０６に反転層が形成され、
見かけ上抵抗値がさがる。この後、同様に前記配線１１
１に５ボルト印加すると前記３族または５族の原子をド
ーピングしない領域１０６の抵抗値が低いため高い電流
が流れる。この電流の大きさによりデーターの有無を感
知する事ができメモリセルを作ることができる。従来の
技術によるメモリセルでは半導体基板に作らなければな
らなかった。しかし本発明の半導体記憶装置ならばメモ
リセルを半導体基板に作らず、絶縁膜上に全て作ること
が可能となる。
【００２２】また前記第１多結晶シリコン膜１０６を前
記導体層１０２と平行にならない様に残すとメモリセル
間の寸法を短く取る（前記配線１１１間の寸法を短く取
る）ことができより微細化が可能となる。
記導体層１０２と平行にならない様に残すとメモリセル
間の寸法を短く取る（前記配線１１１間の寸法を短く取
る）ことができより微細化が可能となる。
【００２３】本発明の第３の実施例の半導体記憶装置の
説明していく。まず半導体基板上にメモリセルの駆動用
ＭＯＳ型トランジスターを形成しその後前述の第１の実
施例の最終工程まで同様の工程で製造していく。前記駆
動用ＭＯＳ型トランジスターとメモリセルとは前記配線
１１１により接続する。
説明していく。まず半導体基板上にメモリセルの駆動用
ＭＯＳ型トランジスターを形成しその後前述の第１の実
施例の最終工程まで同様の工程で製造していく。前記駆
動用ＭＯＳ型トランジスターとメモリセルとは前記配線
１１１により接続する。
【００２４】以上の工程を経て、本発明の第３の実施例
を得る。
を得る。
【００２５】この様に、半導体基板上にメモリセルの駆
動用ＭＯＳ型トランジスターを形成しその上にメモリセ
ルを形成することによりメモリチップの微細化が可能と
なる。
動用ＭＯＳ型トランジスターを形成しその上にメモリセ
ルを形成することによりメモリチップの微細化が可能と
なる。
【００２６】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。
【００２７】たとえば、前記の全ての実施例では浮遊導
体層は、５族叉は３族の元素（たとえば燐元素や砒素や
硼素）をイオン打ち込み法を用いて、２×１０15ａｔｏ
ｍｓ・ｃｍ-2以上注入した多結晶シリコン膜により形成
されているが金属やシリコンと金属の化合物でも同様の
効果を有する。
体層は、５族叉は３族の元素（たとえば燐元素や砒素や
硼素）をイオン打ち込み法を用いて、２×１０15ａｔｏ
ｍｓ・ｃｍ-2以上注入した多結晶シリコン膜により形成
されているが金属やシリコンと金属の化合物でも同様の
効果を有する。
【００２８】また前記実施例では導体層１０２を、チタ
ンまたはモリブデンまたはタングステンまたはこれらの
金属とシリコンとの化合物などで形成したが半導体基板
に５族叉は３族の元素（たとえば燐元素や砒素や硼素）
を注入した不純物層でも作ることは可能である。
ンまたはモリブデンまたはタングステンまたはこれらの
金属とシリコンとの化合物などで形成したが半導体基板
に５族叉は３族の元素（たとえば燐元素や砒素や硼素）
を注入した不純物層でも作ることは可能である。
【００２９】
【発明の効果】以上述べた様に、本発明によれば、基板
上に第１絶縁膜を形成し、前記第１絶縁膜上に、第１配
線を形成し、前記第１配線上に、第２絶縁膜を形成し、
前記第２絶縁膜に第１コンタクトホールを形成し、前記
第１コンタクトホールから前記第２絶縁膜上にシリコン
膜を形成し、前記シリコン膜上に、第３絶縁膜を形成
し、前記第３絶縁膜に第２コンタクトホールを形成し、
前記第２コンタクトホール上に第２配線を形成している
構造において、前記シリコン膜は、燐または硼素または
砒素など３族または５族の原子をドーピングした領域と
それに挟まれるように、３族または５族の原子をドーピ
ングしない領域または３族または５族の原子の濃度の低
い領域により構成し、前記第１コンタクトホールにより
前記第１配線と前記ドーピングした領域を接続し、前記
第２コンタクトホールによりもう一方の前記ドーピング
した領域と前記第２配線を接続し、前記第１コンタクト
ホールと前記第２コンタクトホールの間の前記シリコン
膜に前記ドーピングしない領域または前記濃度の低い領
域を形成し、前記ドーピングしない領域上または前記濃
度の低い領域上及び前記ドーピングした領域上の一部の
前記第３絶縁膜中に浮遊導体層を形成し、前記第１配線
と前記第２配線は互いに格子状に配置する様に形成す
る。また第１配線を導体層と平行にならない様に残す。
またメモリセルの下にメモリセルの駆動用ＭＯＳ型トラ
ンジスターを形成ことにより、以下に示す効果がえられ
る。
上に第１絶縁膜を形成し、前記第１絶縁膜上に、第１配
線を形成し、前記第１配線上に、第２絶縁膜を形成し、
前記第２絶縁膜に第１コンタクトホールを形成し、前記
第１コンタクトホールから前記第２絶縁膜上にシリコン
膜を形成し、前記シリコン膜上に、第３絶縁膜を形成
し、前記第３絶縁膜に第２コンタクトホールを形成し、
前記第２コンタクトホール上に第２配線を形成している
構造において、前記シリコン膜は、燐または硼素または
砒素など３族または５族の原子をドーピングした領域と
それに挟まれるように、３族または５族の原子をドーピ
ングしない領域または３族または５族の原子の濃度の低
い領域により構成し、前記第１コンタクトホールにより
前記第１配線と前記ドーピングした領域を接続し、前記
第２コンタクトホールによりもう一方の前記ドーピング
した領域と前記第２配線を接続し、前記第１コンタクト
ホールと前記第２コンタクトホールの間の前記シリコン
膜に前記ドーピングしない領域または前記濃度の低い領
域を形成し、前記ドーピングしない領域上または前記濃
度の低い領域上及び前記ドーピングした領域上の一部の
前記第３絶縁膜中に浮遊導体層を形成し、前記第１配線
と前記第２配線は互いに格子状に配置する様に形成す
る。また第１配線を導体層と平行にならない様に残す。
またメモリセルの下にメモリセルの駆動用ＭＯＳ型トラ
ンジスターを形成ことにより、以下に示す効果がえられ
る。
【００３０】１、配線に５ボルト印加すると３族または
５族の原子をドーピングしない領域の抵抗値が高いため
微小な電流しか流れない。またたとえば燐または硼素ま
たは砒素など３族または５族の原子をドーピングしたシ
リコン薄膜からなる配線の片側に１０ボルト以上印加す
ると、電圧の高い側の配線から電子が浮遊導体層に、供
給され帯電する。すると、３族または５族の原子をドー
ピングしない領域に反転層が形成され、見かけ上抵抗値
がさがる。この後、同様に配線に５ボルト印加すると３
族または５族の原子をドーピングしない領域の抵抗値が
低いため高い電流が流れる。この電流の大きさによりデ
ーターの有無を感知する事ができメモリセルを作ること
ができる。
５族の原子をドーピングしない領域の抵抗値が高いため
微小な電流しか流れない。またたとえば燐または硼素ま
たは砒素など３族または５族の原子をドーピングしたシ
リコン薄膜からなる配線の片側に１０ボルト以上印加す
ると、電圧の高い側の配線から電子が浮遊導体層に、供
給され帯電する。すると、３族または５族の原子をドー
ピングしない領域に反転層が形成され、見かけ上抵抗値
がさがる。この後、同様に配線に５ボルト印加すると３
族または５族の原子をドーピングしない領域の抵抗値が
低いため高い電流が流れる。この電流の大きさによりデ
ーターの有無を感知する事ができメモリセルを作ること
ができる。
【００３１】２、メモリセルを半導体基板に作らず、絶
縁膜上に全て作ることが可能となる。
縁膜上に全て作ることが可能となる。
【００３２】３、メモリセルを配線と平行にならない様
に配置するとメモリセル間の寸法を短く取る（配線間の
寸法を短く取る）ことができより微細化が可能となる。
に配置するとメモリセル間の寸法を短く取る（配線間の
寸法を短く取る）ことができより微細化が可能となる。
【００３３】４、半導体基板上にメモリセルの駆動用Ｍ
ＯＳ型トランジスターを形成しその上にメモリセルを形
成することによりメモリチップの微細化が可能となる。
ＯＳ型トランジスターを形成しその上にメモリセルを形
成することによりメモリチップの微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施例を示す
主要平面図である。
主要平面図である。
【図２】従来の半導体記憶装置を示す主要平面図であ
る。
る。
【図３】従来の半導体記憶装置を示す主要断面図であ
る。
る。
【図４】本発明の半導体記憶装置の第１の実施例を示す
主要断面図である。
主要断面図である。
【図５】（ａ）から（ｄ）は、本発明の半導体記憶装置
の製造方法の第１の実施例を工程順に説明するための主
要断面図である。
の製造方法の第１の実施例を工程順に説明するための主
要断面図である。
【図６】本発明の半導体記憶装置の第２の実施例を示す
主要平面図である。
主要平面図である。
１０１ 絶縁性基板 １０２ 導体層 １０３ 第１絶縁膜 １０４ 第１コンタクトホール １０５ 燐または硼素または砒素など３族または５族の
原子をドーピングした領域 １０６ ３族または５族の原子をドーピングのない領域 １０７ 第２絶縁膜 １０８ 浮遊導体層 １０９ 第３絶縁膜 １１０ 第２コンタクトホール １１１ 配線 １１２ 第２多結晶シリコン膜 １１３ 不純物イオンビーム ２０１ 半導体基板 ２０２ 素子分離用絶縁膜 ２０３ ゲート酸化膜 ２０４ 浮遊ゲート ２０５ コントロールゲート ２０６ コントロールゲート及び浮遊ゲート間ゲート絶
縁膜 ２０７ 絶縁膜 ２０８ ソース ２０９ ドレイン ２１０ コンタクトホール ２１１ 配線
原子をドーピングした領域 １０６ ３族または５族の原子をドーピングのない領域 １０７ 第２絶縁膜 １０８ 浮遊導体層 １０９ 第３絶縁膜 １１０ 第２コンタクトホール １１１ 配線 １１２ 第２多結晶シリコン膜 １１３ 不純物イオンビーム ２０１ 半導体基板 ２０２ 素子分離用絶縁膜 ２０３ ゲート酸化膜 ２０４ 浮遊ゲート ２０５ コントロールゲート ２０６ コントロールゲート及び浮遊ゲート間ゲート絶
縁膜 ２０７ 絶縁膜 ２０８ ソース ２０９ ドレイン ２１０ コンタクトホール ２１１ 配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (7)
- 【請求項１】 第１導体層と、 前記第１導体層上に形成され、第１コンタクトホールを
有する第１絶縁膜と、 前記第１コンタクトホール及び前記第１絶縁膜上に形成
された第２導体層と、 前記第２導体層上に形成された第２絶縁膜と、 前記第２絶縁膜上に形成された浮遊導体層と、 前記浮遊導体層上及び前記第２導体層上に形成され、第
２コンタクトホールを有する第３絶縁膜と、 前記第２コンタクトホール及び前記第３絶縁膜上に形成
された配線層と、を有する半導体記憶装置であって、 前記第２導体層は、前記第１コンタクトホールを介して
前記第１導体層と接続される第１領域と、前記第２コン
タクトホールを介して前記配線層と接続される第２領域
と、前記第１領域と前記第２領域とに挟まれた第３領域
と、を含み、 前記第３領域の抵抗値は、前記第１領域及び前記第２領
域の抵抗値に比して大であることを特徴とする半導体記
憶装置。 - 【請求項２】 前記浮遊導体層は、前記第３領域と対向
する上方に形成されてなることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記第１領域及び前記第２領域は、不純
物として３族または５族の原子を含むことを特徴とする
請求項１または２記載の半導体記憶装置。 - 【請求項４】 前記第３領域の不純物濃度は、前記第１
領域及び前記第３領域の不純物濃度に比して小であるこ
とを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記第２導体層と前記配線層とは、平面
的にみて互いに非平行に配置されてなることを特徴とす
る請求項１乃至４のいずれかに記載の半導体記憶装置。 - 【請求項６】 前記第１導体層は、半導体基板の上方に
形成されてなり、前記半導体基板と前記第１導体層との
間に、記憶素子の駆動用トランジスタが形成されてなる
ことを特徴とする請求項１乃至４のいずれかに記載の半
導体記憶装置。 - 【請求項７】 前記駆動用トランジスタは、前記配線層
と電気的に接続されてなることを特徴とする請求項６記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26627392A JP3257070B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26627392A JP3257070B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120513A JPH06120513A (ja) | 1994-04-28 |
| JP3257070B2 true JP3257070B2 (ja) | 2002-02-18 |
Family
ID=17428678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26627392A Expired - Fee Related JP3257070B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257070B2 (ja) |
-
1992
- 1992-10-05 JP JP26627392A patent/JP3257070B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120513A (ja) | 1994-04-28 |
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Legal Events
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