JPH1140810A - 制御可能な伝導デバイス - Google Patents

制御可能な伝導デバイス

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JPH1140810A
JPH1140810A JP10113020A JP11302098A JPH1140810A JP H1140810 A JPH1140810 A JP H1140810A JP 10113020 A JP10113020 A JP 10113020A JP 11302098 A JP11302098 A JP 11302098A JP H1140810 A JPH1140810 A JP H1140810A
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layer
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drain
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conductive
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Kazuo Nakazato
和郎 中里
Kiyoo Itoh
清男 伊藤
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】改良された低減もれ電流特性を有する制御可能
な伝導デバイスを提供する。 【解決手段】トランジスタは、両者間に電荷キャリアの
ための伝導経路Ｐが延びるソース領域およびドレイン領
域５，２と、この伝導経路に沿った電荷キャリア流を制
御するゲート４と、伝導経路内に多重トンネル接合構成
をもたらす多層構造３とを備え、多層構造３の層は伝導
経路を横切る方向に延び、その結果、トランジスタがオ
フ状態にあるとき多重トンネル接合構成により電流漏れ
が阻止される。垂直およびラテラルのトランジスタ構造
を、相補対としてのトランジスタの使用、およびランダ
ムアクセスメモリセルのためのトランジスタの使用とと
もに説明する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、改良された、低減
電流特性を有する制御可能な伝導デバイスに関する。
【０００２】
【従来の技術】集積回路は、１９５９年に発明されて以
来、逐次、より小型化されてきた。当初、その性能は、
回路に用いられるトランジスタのサイズを縮小すること
により改良された。これは、サイズの縮小により回路の
寄生容量が低減されるとともに、電力消費が低減される
からである。その小型化は、製造工程に用いられるリソ
グラフィックマスクの寸法を小さくすることによって集
積回路の各部のサイズを直線的に縮小することにより達
成された。
【０００３】しかし、デバイスの規模がさらに縮小され
ると、出来上がった回路の電気的特性は直線的には縮小
されず、その結果、性能を最適化するために回路内の個
々のトランジスタの構成を変更する必要があるというこ
とが判明した。
【０００４】例えば、デバイスがさらに小型化される
と、回路の個々のトランジスタからの電流漏れがデバイ
ス性能を低下させる顕著な要因となり、高容量ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）では、もれ電
流を補償するために複雑な三次元コンデンサが提案され
た。しかし、このようなコンデンサの製造は過度に困難
となる。
【０００５】近年、集積回路に適用可能な代替アプロー
チが論証されている。これは、電子の個々のグループ
（理論的には単一電子）の移動を制御するものであ
る。"Single-electron memory", K. Nakazato, R. J. B
laikieおよびH. Ahmed, J. Appl. Phys. 75, 5123 (199
4)を参照されたい。単一電子メモリ(single electron m
emory)は、我々の国際特許出願ＷＯ９４／１５３４０に
開示されている。このデバイスでは、小さいグループ電
子（例えば、１０個より少ない電子）がノードに蓄積さ
れる。このノードは、電子ビームリソグラフィーにより
ナノメータスケールで構成された島からなる。ノードに
存在しうる電荷は、いわゆるクーロンブロケード効果
（Coulomb blockade effect)により制限される。一旦、
小グループの電子で荷電されると、その電荷エネルギー
により他の電子はその島に入ることができない。クーロ
ンブロケード効果を論証するためには、熱電子が島の電
荷を圧倒する(swamp)ことがないように、島の電荷エネ
ルギーが周囲の熱エネルギーを超える必要がある。その
ために次のことが必要になる。すなわち、熱エネルギー
を低減するためにデバイスを液体窒素温度にまで冷却す
るか、あるいは、デバイスが室温で動作すべき場合に
は、島のスケールを１ないし２ｎｍのオーダーにする必
要がある。これは、現在の電子ビーム(e-beam)リソグラ
フィー技術では不可能である。
【０００６】電荷は、多重トンネル接合(multiple tunn
el junction)によって島に入れられたり、島から出され
たりする。前記ＷＯ９４／１５３４０に開示のデバイス
では、多重トンネル接合デバイスは、島に複数の安定な
電子状態（これはメモリとして使用しうる）をもたらす
サイドゲート構造を有する。
【０００７】１秒当たり幾数千の電子からなる従来の電
流を用いて動作する従来のトランジスタの特性の改良が
先に提案されている。これは、多重トンネル接合デバイ
スをトランジスタのゲートと関連づけることにより、オ
フ状態のときに多重トンネル接合デバイスが漏れ電流を
最小化するものである。我々の欧州特許出願ＥＰ−Ａ−
０ ６４９ １７４を参照されたい。このデバイスで
は、ゲートに、ナノメータスケールで形成された指状構
造(finger structure)を設けることにより、例えば電界
効果(field effect)によって、トランジスタのソース・
ドレイン経路に一連のトンネル障壁(tunnel barriers)
を生成している。この多重障壁は多重トンネル接合とし
て機能し、その結果、オフ状態でデバイスを通過する電
子移動はクーロンブロケードによって制限されることに
より、ドレインからソースへの漏れ電流が顕著に低減さ
れる。しかし、このデバイスの製造は困難である。なぜ
なら、ゲートに形成される指状部材はナノメータスケー
ルで形成される必要があるが、現在の技術では、室温で
動作するに十分小さいナノメータスケールでそのような
デバイスを容易に形成することができないからである。
【０００８】
【発明が解決しようとする課題】本発明はこれに代わる
アプローチを提供する。
【０００９】
【課題を解決するための手段】本発明によれば、ソース
領域およびドレイン領域と、このソース領域およびドレ
イン領域間における電荷キャリアのための伝導経路と、
この伝導経路に沿う電荷キャリアの流れを制御するため
のゲートと、伝導経路に多重トンネル接合構成をもたら
す多層構造とを備え、伝導経路が多層構造の層を横断し
て延びる、制御可能な伝導デバイスが提供される。
【００１０】多重トンネル接合構成は、比較的導電性の
材料と非導電性の材料からなる複数の交互の層により構
成することができる。例えば、シリコンと、窒化シリコ
ンの層を用いることができる。ただし、窒化物層の代わ
りにシリコンの酸化物を用いることも可能である。
【００１１】非導電性材料の交互の層は、トンネル障壁
構造をもたらすように、３ｎｍまたはそれ未満の厚さを
有する。
【００１２】使用時、ソース・ドレイン領域間の伝導経
路に沿って従来の電流が流れる。これは、ゲートに電圧
を印加することによりオン状態とオフ状態の間で切り替
えられる。オフ状態では、ソース・ドレイン伝導経路内
の多重トンネル接合構成により得られる障壁構造によ
り、漏れ電流は極端に小さくなる。当該層は、トンネル
接合デバイスが室温での電荷もれを阻止するに十分に小
さい厚さとすることができる。
【００１３】本デバイスは、基板上に、多重トンネル接
合の交互層とともに形成することができる。この基板は
簡便には絶縁層であり、シリコンを含む複数の層からデ
バイスが構成される場合には、シリコンウエハ基板上の
絶縁二酸化シリコン層を用いてもよい。しかし、例えば
石英(quartz)のような他の絶縁基板を用いてもよい。こ
の場合、ディスプレイに本発明によるアレイ状伝導デバ
イスを組み込むことが望ましい。セラミックスや金属の
ような他の基板を用いてもよい。
【００１４】このように、本発明により、従来の電流で
動作可能な、制御可能な伝導デバイスをより一層小型化
することができるとともに、漏れ電流の問題が従来より
軽減される。
【００１５】異なる伝導型の第１および第２のデバイス
の一方を他方の上に積み重ねた相補的な構造も形成する
ことができる。
【００１６】本発明によるデバイスは、選択的に電荷を
書き込むための電荷蓄積コンデンサを有するメモリセル
内に用いることができる。メモリセルのアレイを設けて
もよい。
【００１７】本発明は、また、制御可能な伝導デバイス
の製造方法をも包含する。この方法は、多重トンネル接
合構成をもたらすための多層構造を形成し、電荷キャリ
ア用の伝導経路のためのソース領域およびドレイン領
域、ならびに伝導経路に沿った電荷キャリアの流れを制
御するためのゲートを形成し、当該経路は前記多層構造
の層を横切って延びるように構成される。
【００１８】ソース・ドレイン領域は、重なり合った関
係に形成してもよい。これは、基板上に第１の導電性の
ドープ層を形成し、この第１の導電性ドープ層を被覆す
る多層構造を形成し、この多層構造を被覆する第２のド
ープ導電性層を形成し、さらに、第１および第２のドー
プ層をソース領域およびドレイン領域にすることにより
行える。
【００１９】この代わりに、ソース領域およびドレイン
領域は横方向に離隔した関係で形成してもよい。
【００２０】
【発明の実施の形態】本発明をより一層理解するため
に、その実施例を、以下、添付の図面を参照しながら例
示として説明する。
【００２１】図１は、本発明による制御可能な伝導デバ
イスの第１の実施例の断面図を示す。このデバイスは、
基板１により構成され、ｎドープポリシリコンの層から
なるドレイン領域２と、これを被覆する多層構造３（こ
れが多層トンネル接合構成をもたらす）とを有する。層
構造３は、比較的導電性の材料と非導電性の材料の交互
の層からなり、この例では、以下に詳述するようにシリ
コンの層と窒化シリコンの層からなる。多層構造３はゲ
ート領域４ａ，４ｂにより被覆され、これらのゲート領
域の間にソース領域５が配置される。ソース領域５およ
びゲート領域４はｎドープポリシリコンにより形成でき
る。使用時、電流は、ドレイン２からソース５へ、構造
３の層の平面を横切り、経路Ｐに沿って流れる。ゲート
４ａ，４ｂに印加される電圧はドレイン・ソース電流を
制御する。層構造３内にゲート電圧により形成される等
電位線Ｆは破線で示してある。
【００２２】多層構造３を参照するに、これは、電気的
絶縁性窒化シリコン材料の層７の間に配置されたシリコ
ン層６からなる。この絶縁層７は、典型的には３ｎｍの
オーダーの厚さを有し、図２（ａ）に示すようなエネル
ギーバンド図をもたらす。絶縁層は、個々の層７の幅に
対応する比較的狭い幅寸法ｗで、かつ高さＢの比較的高
い障壁８をもたらす。この例では、幅寸法ｗは３ｎｍの
オーダーである。
【００２３】個々の障壁８の間隔は、導電性シリコン材
料の層６の厚さにより決定される。層構造３の頂部およ
び底部における層６1（図３（ａ）に詳細に示す）は５
０ｎｍのオーダーの厚さＷ１を有し、スタック（積層
体）の中央領域における層６2は５ｎｍのオーダーの厚
さＷ２を有する。
【００２４】集合的に、構造３の層は、個々の層７の障
壁高さＢに対して比較的低い高さｂの障壁をもたらす。
しかし、この障壁の幅は、全体の多層構造３の幅ＷTに
対応するその物理寸法に関連して比較的広い。
【００２５】このデバイスにソース・ドレイン電圧が印
加されると、多層構造３のエネルギー図は図２（ｂ）に
示した構造を呈する。電子は、ソース・ドレイン電圧に
よりもたらされたポテンシャル勾配を下って、比較的狭
い障壁ｗをトンネリングしながら、ソース５からドレイ
ン２へ通過することができることが理解されよう。
【００２６】図２（ａ）に示した構成では、ソース・ド
レイン電圧が０のとき、層構造３により集合的に呈され
る比較的広く低い障壁ｂは、高さＢの比較的高い障壁８
とともに、ソース５およびドレイン２間の電荷キャリア
の伝導を阻止する障壁をもたらす。スタックの頂部およ
び底部の障壁は、スタックの内側の層の間隔Ｗ２より広
い間隔間隔Ｗ１だけ隔たっているという事実は、広い障
壁の高さｂを増加させるように寄与する。この障壁構造
は、付随的に、ゲート領域４ａ，４ｂからドレインへの
電流のもれを阻止する。ソース領域５からの伝導と同
様、多層構造３がゲート領域４ａ，４ｂからドレインへ
の電荷キャリア伝導に対して、対応する障壁をもたらす
ことが図１から理解されよう。
【００２７】ソース・ドレイン電圧が印加されると、従
来のトランジスタの手法でドレインからソースへの伝導
が生じ、毎秒幾数千個の電子からなる従来の電流が流れ
る。経路に沿った伝導は、ゲート電圧の印加によって従
来の手法により制御することができる。これによって、
ゲート電圧に依存した量だけ、ソースとドレインとの間
の伝導経路Ｐの幅を”ピンチ”する（締め付ける）電界
が生じる。
【００２８】本デバイスの製造方法を、以下、図３〜図
５を参照して詳細に説明する。
【００２９】図３（ａ）において、開始材料はシリコン
ウエハ１からなり、これを１０００゜Ｃで熱酸化させて
ＳｉＯ2の６００ｎｍ層１０を形成する。この層は絶縁
基板として機能する。ついで、ドレイン２を生成するた
めに使用される層１１をＳｉＯ2層上に形成する。層１
１は、低圧化学蒸着（ＬＰＣＶＤ）により、反応炉内で
成長させた、５０ｎｍの厚さのポリシリコンからなる。
この層１１の表面上に、熱酸化により、１０ｎｍのオー
ダーの厚さの薄い二酸化シリコン層を形成する。次に、
層１１に砒素イオンを打ち込むことにより、ｎ+ドープ
された導電性層（これはドレイン２として用いうる）を
形成する。砒素イオンは、酸化層（図示せず）を介し
て、２５ｋｅＶのオーダーのエネルギーで、かつ、３×
１０15ｃｍ-2のドーズ量で打ち込む。ついで、当該酸化
層を２０：１ＢＨＦ溶液を用いてウエットエッチングに
より除去する。
【００３０】その後、多重トンネル接合をもたらす多層
構造３を形成するように、シリコン層６と窒化シリコン
層７のスタックを成長させる。まず、シリコンの層６
を、比較的大きな厚さＷ１＝５０ｎｍとなるよう形成す
る。その際、スタックの大部分について、層６2の厚さ
はＷ２＝５ｎｍのオーダーである。スタックの頂部に
は、幅Ｗ１の少なくとももう１つの層６1を形成する。
この例では、さらに、３０ｎｍの厚さで層６3を形成す
る。
【００３１】層６，７は、ＬＰＣＶＤ反応炉内で形成す
る。このプロセスは、M. MoslehiおよびK. C. Saraswat
によるIEEE Trans. Electron Device, ED-32, 106 (198
5)に詳細に記載されているようなシリコンの熱窒化を含
み、これによって、薄いトンネル接合を形成する。その
窒化物の厚さは、約２〜３ｎｍに自己制限され、２ｅＶ
のオーダーのトンネル障壁高さＢをもたらす。
【００３２】層構造３は、まず、図３（ａ）に示した関
連する層のシリコンの適当な厚さを実現するために、Ｌ
ＰＣＶＤ反応炉内で７７０゜ＣのＳｉＨ4ガス中でシリ
コン層を成長させることにより、超格子(superlattice)
を形成するよう構成する。その後、成長したシリコンの
表面を、反応炉内で１Ｔｏｒｒの１００％ＮＨ3の気相
雰囲気内で２０分間、９３０゜Ｃで、直接、窒化シリコ
ンへ変化させる。ついで、同じ炉内で窒化シリコンの上
にさらなるシリコンの層を成長させる。したがって、逐
次成長されたシリコン層の間に、二酸化シリコンを全く
含まない純粋な窒化シリコンが形成される。
【００３３】図３（ｂ）において、層構造３の上に、熱
酸化により厚さ１０ｎｍの二酸化シリコンの層１２を形
成するとともに、ＬＰＣＶＤ反応炉内で７４０゜Ｃで、
厚さ１６０ｎｍの窒化シリコン層１３を形成する。
【００３４】図３（ｃ）において、次に、光学リソグラ
フィーならびに、ＣＨＦ3およびアルゴンガスの雰囲気
内でのドライエッチング法を用いて、それ自体周知の方
法で、層１２，１３をパターン化する。その結果得られ
る構造は、横幅寸法ＡＡおよび奥行き幅(breadth)寸法
Ｙ（図４で後述）を有する。
【００３５】図３（ｄ）に示すように、パターン化した
層を、次に、マスクとして用いることにより、多層構造
３をドライエッチングする。これにより、マスクされた
パターンの外側の構造３の約８０ｎｍの厚さを残して、
寸法ＡＡの外側の層６，７の大半を除去する。領域３の
この残った部分は次に、絶縁領域(isolation regions)
１４を形成するように、熱酸化により二酸化シリコンに
変化させる。これにより、同じ基板１上に、本発明の方
法で形成した隣のトランジスタ（図示せず）と絶縁す
る。
【００３６】図３（ｅ）において、光学リソグラフィー
ならびに、ＣＨＦ3およびアルゴンガスの雰囲気中での
ドライエッチング法を用いて、層１２，１３をパターン
化する。次に、このパターン化された層１２，１３をマ
スクとして用いて、多層構造３をドライエッチングす
る。これにより、マスクされたパターンの外側の構造３
の約８０ｎｍの厚さを残して、寸法Ｓの外側の層６，７
の大半を除去する。領域３の残った部分を熱酸化するこ
とにより、厚さ５０ｎｍの酸化シリコン絶縁層１４を形
成する。
【００３７】図４（ａ）において、１６０゜Ｃのオルト
燐酸および２０：１ＢＨＦ溶液を用いて、窒化シリコン
および酸化シリコン層１２，１３を除去する。その後、
ＬＰＣＶＤにより、ポリシリコンの層１５を１００ｎｍ
の厚さで成長させる。ついで、この層１５の上に、厚さ
１００ｎｍの酸化シリコン層１６を成長させる。１４０
ｋｅＶのエネルギーで、かつ、５×１０15ｃｍ-2のドー
ズ量で、砒素イオン打ち込むことにより、シリコン層１
５を高ドープｎ型層に変化させる。ついで１分間、８０
０゜Ｃでアニーリングを行うことにより、砒素イオンを
活性化させ、層１５に高ｎドープ電気特性をもたらす。
これは後にデバイスのソース５として用いられる。
【００３８】図４（ｂ）において、電子ビームリソグラ
フィーおよびドライエッチングを用いて二酸化シリコン
層１６をパターン化することにより、幅Ｘの細長い領域
を形成する。これは、ソース領域５を定めるためのマス
クとして用いられる。次に、これに対応してシリコン層
１５を、ＣＦ4ガス中で、ほとんど層構造３に達するま
でエッチングする。図４（ｃ）において、絶縁ＳｉＯ2
層を成長させ、ついで、側壁ＳｉＯ2領域１６を残すよ
うに、この層をＣＨＦ3およびアルゴンガス中でエッチ
ングする。
【００３９】図４（ｄ）において、ＬＰＣＶＤにより、
ゲートを形成するためのポリシリコンの層４を１００ｎ
ｍの厚さまで成長させる。寸法”ＧＡＴＥ”の外側でこ
のポリシリコン層を、光学リソグラフィーおよびドライ
エッチングを用いて、除去する。ついで、ＣＶＤにより
絶縁ＳｉＯ2層１７を厚さ１００ｎｍまで成長させる。
【００４０】次に、図４（ｅ）に示すように、酸化層１
７，１４’にコンタクト窓ＣＷ１をエッチング形成する
ことにより、多層構造３の最下層である層１１（これは
ドレイン２を構成する）に電気的な接続が行えるように
する。コンタクト窓ＣＷ１は、光学リソグラフィーおよ
び２０：１ＢＨＦ溶液を用いたエッチングにより形成す
る。同時に、コンタクト窓ＣＷ２をゲートに対して形成
する。
【００４１】図５（ａ）に示すように、スパッタリング
により金属層１８を形成することにより、ゲートおよび
ドレインへの電気接続部を設ける。層１８は、１００ｎ
ｍ厚さのチタンの初期層と、これを被覆する、従来のス
パッタリング技術で形成したアルミニウム／シリコン
（１％）の１０００ｎｍ厚の層からなる。
【００４２】図５（ｂ）に示すように、第１および第２
の部分１８ａ，１８ｂを設けるように、層１８に電気絶
縁空間１９をエッチング形成する。部分１８ａは、コン
タクト窓ＣＷ１を通して層１１（よってドレイン領域
２）への接続を行う。部分１８ｂは、コンタクト窓ＣＷ
２を通して、多層構造３（多層トンネル接合デバイスを
もたらす）の周りで絶縁層１６を被覆する層４への接続
を行い、ゲートとして機能する。
【００４３】図６に、出来上がったデバイスの概略平面
図を示す。コンタクト窓ＣＷ１，ＣＷ２を形成した、図
４（ｅ）で説明した処理工程は、コンタクト窓ＣＷ３を
形成することにも用いうるということが、図６から理解
されよう。コンタクト窓ＣＷ３は、ソース領域５を形成
する高ドープｎ型領域１５への外部電気接続をもたらす
ようにＳｉＯ2被覆層１６を貫通する。さらに、絶縁ギ
ャップ１９（図５（ｂ））を形成する際、絶縁ギャップ
２０（図６）も設けることにより、スパッタリングされ
た層１８の部分１８ｃを定める。これは、コンタクト窓
ＣＷ２を通して、導電性層１５を介したソース５への電
気接続をもたらす。
【００４４】多層構造３の層６，７の成長の最中または
その後、熱酸化により、ウエハ全体を９００〜１０００
゜Ｃで数時間加熱して、絶縁領域１４、１４’を形成す
る。しかし、出来上がったデバイスが首尾よく動作する
ことを保証するためには、高ドープソース・ドレイン領
域５，２からドーパントが層構造３のシリコン層６1内
に移動しないことが重要である。本実施例では、窒化シ
リコンの最上層および最下層７は層１０，１５内のｎ+
ドーパントに対する障壁として機能し、加熱処理中に多
層構造３の中央領域内にドーパントが拡散するのを防止
する。
【００４５】図６は、Ｘ×Ｙであるトランジスタのアク
ティブ領域を示す。典型的には、Ｘ＝５０ｎｍ、Ｙ＝２
００ｎｍである。
【００４６】図７は、完成した垂直トランジスタの電気
特性を示す。このトランジスタは、スイッチオフされた
とき、極端に低い漏れ電流を呈する。典型的には、負の
ゲート電圧が印加されたとき、このトランジスタはその
オフ状態に切り替えられ、これにより、ソース５および
ドレイン２間の伝導をスイッチングオフする。１個の電
子のエスケープ時間(escape time)は、通常の室温で−
４Ｖのゲート電圧では、１０年のオーダーであると推定
された。オン状態での電流ＩDSは、多重トンネル接合構
成３の抵抗により、従来のトランジスタに比べて小さ
く、１μＡのオーダーである。伝導経路に沿って流れる
電子の個数を減少させることにより、高速のスイッチン
グ速度を得ることができる。これは、上述した例から理
解できるように、従来のトランジスタに比べて寸法Ｘ×
Ｙを小さくすることにより達成される。その結果、従来
のトランジスタと比べてデバイスのサイズを顕著に縮小
することができる。よって、ここに記載したように構成
されたデバイスにより、荷電／放電時間であるＱ／ＩDS
は、Ｑ＝６０００ｅ（ここでｅは１電子の電荷を表す）
のとき、約１ｎｓである。さらに大きな電流が必要であ
れば、トランジスタを並列に接続することができる。
【００４７】第２の実施例−ラテラル構造 本発明によるラテラルトランジスタ構造を図８に概略の
断面図として示す。図１に示したデバイスの部品と同様
の部品には同じ参照番号を付してある。この実施例で
は、ソース領域５およびドレイン領域２は、それらの間
にゲート４を挟んで、横方向に離隔して配置される。ソ
ース領域５およびドレイン領域２はともに、多層構造３
を被覆し、ゲート４は、絶縁層９により囲まれて、構造
３内に延びている。ソース領域５およびドレイン領域２
の間の伝導経路Ｐは、概略的に破線で示され、ゲート４
の周囲の構造３の層を横切って層３中を下方へ延び、さ
らに、層を横切って層構造３中を垂直に上方へ向かいド
レイン２まで延びている。等電位線Ｆで示したように、
ゲート４に印加された電圧はソースおよびドレイン間の
伝導を制御する。出来上がったラテラル構造は、上述し
た垂直構造と同様に低い漏れ電流により特徴づけられ
る。図８のラテラルデバイスの製造方法の実際的な一例
を、以下、図９、図１０を参照して詳細に説明する。こ
の処理は、図３〜図５に関連して説明した技術と同様の
技術を用いる。図９（ａ）において、初期シリコンウエ
ハ１を１０００゜Ｃで熱酸化することにより、二酸化シ
リコンの６００ｎｍ厚の層１０を形成する。ついで、多
層構造３を、概して図３で前述した方法で（ただし、ド
レイン層１１を省略して）形成する。
【００４８】層１０上にポリシリコンの第１の層６3を
成長させ、ついで、図３（ａ）で前述した方法で、それ
ぞれ厚さ３ｎｍおよび５ｎｍの一連の窒化シリコン層７
およびポリシリコン層６1を成長させる。さらに、それ
らの頂部に厚さ１００ｎｍのポリシリコン層６3を成長
させる。
【００４９】図９（ｂ）において、熱酸化により厚さ１
００ｎｍの二酸化層１２を形成し、ついで、１４０ｋｅ
Ｖのエネルギーレベルで、かつ５×１０15ｃｍ-2のドー
ズ量で砒素イオンのイオン打ち込みを行う。次に、８０
０゜Ｃで１分間、熱アニーリングを行って砒素イオンを
活性化する。その後、温度７４０゜Ｃで、層１２上に厚
さ１６０ｎｍの窒化シリコンの層１３を成長させる。
【００５０】図９（ｃ）に示すように、層１２，１３に
対して、光学リソグラフィーならびにＣＨＦ3およびア
ルゴンガスを用いたドライエッチングを施し、幅ＡＡの
パターンを形成する。次に、図９（ｄ）に示すように、
図３（ｄ）で前述した方法と同様にして、当該パターン
により多層構造３の層をドライエッチングして、エッチ
ングされた領域に約８０ｎｍの厚さを残す。
【００５１】ついで、図９（ｅ）に示すように、多層構
造３の残された部分の周囲に二酸化シリコンの絶縁領域
を形成する。
【００５２】図１０（ａ）は、層１２，１３に、ゲート
４を受容するための開口２１がどのように形成されるか
を示す。開口２１は、従来の光学リソグラフィーならび
に、ＣＨＦ3およびアルゴンガスの雰囲気内でのドライ
エッチングにより、層１２，１３にエッチング形成され
る。次に、ＣＦ4を用いて、図１０（ｂ）に示すよう
に、エッチング部の厚さが８０ｎｍのオーダーに達する
まで、ゲート開口２１を通して多層構造３をエッチング
する。
【００５３】ついで、図１０（ｃ）に示すように、従来
の熱酸化により、ゲート開口２１内で層２２として二酸
化シリコンを２０ｎｍの厚さまで成長させる。
【００５４】図１０（ｄ）に示すように、次に、１６０
゜Ｃの温度でオルト燐酸を用いて、窒化シリコン層１３
を除去する。ついで、光学リソグラフィーおよび２０：
１ＢＨＦ溶液によるウエットエッチングを用いて、残存
する酸化シリコン層１２をパターン化することにより、
それぞれソース５およびドレイン２のためのコンタクト
窓ＣＷ４，ＣＷ５を設ける。
【００５５】図１０（ｅ）に示すように、開口ＣＷ４，
ＣＷ５および２１内に、ソース領域５，ドレイン領域２
およびゲート領域４のための電極をスパッタリング形成
する。スパッタリング形成された金属は、１００ｎｍ厚
のチタンと、１０００ｎｍ厚のアルミニウム／シリコン
（１％）からなる。この金属は連続した層として与えら
れ、ついで、光学リソグラフィーおよびウエットエッチ
ングによりこの連続層をパターン化することにより、図
１０（ｅ）に示すようなドレイン領域２，ゲート領域４
およびソース領域５をそれぞれ設ける。
【００５６】図１１は、完成したラテラルトランジスタ
の平面図である。ゲート領域の面積はＰ×Ｑで与えられ
る。典型的な例では、Ｐ＝１５０ｎｍ、Ｑ＝２００ｎｍ
である。
【００５７】単一の基板上に本発明によるトランジスタ
の大アレイを形成してもよく、また、それらは前述した
垂直構造のもの、もしくはラテラル構造のもの、または
両者の混在したものであってもよいことが理解されよ
う。基板は必ずしもシリコンである必要はなく、例え
ば、フラットディスプレイの用途のために石英や金属の
ような基板上に形成することも可能である。漏れ電流が
極端に小さいため、電力消費が極めて小さくなる。本発
明による上述したトランジスタは、相補的な伝導特性を
有するように構成することもできる。すなわち、砒素ま
たは燐のようなｎ型の不純物でソースおよびドレイン領
域をドーピングすることによりｎ型トランジスタを形成
することができ、硼素のようなｐ型の不純物でソース領
域およびドレイン領域をドーピングした場合にはｐ型の
デバイスが得られる。出来上がったこれらのトランジス
タは相補対として重ね合わせる(stack)ことができ、そ
の例を以下、図１２，図１３，図１４を参照して説明す
る。図１２に相補対の回路図を示す。これは、共通のゲ
ート接続Ｖinを有する相補的なｎ型トランジスタＴ１お
よびｐ型トランジスタＴ２からなる。これらのトランジ
スタのソース・ドレイン経路は、レール(rails)Ｖcc、
Ｖssの間に直接に接続され、共通の出力接続Ｖoutを有
する。
【００５８】図１３において、トランジスタＴ２はトラ
ンジスタＴ１の上に重ねて示されている。トランジスタ
Ｔ１自体は、前述したように二酸化シリコンでありうる
基板層１０の上に形成される。
【００５９】トランジスタＴ１は、ｎ+ポリシリコン層
１１1，１５1の間に挟まれた多層構造３1からなり、こ
れにより、図３〜図５で説明したと同様なｎドープ垂直
構造が形成される。
【００６０】ｐ型トランジスタＴ２は、図３〜図５に示
した構造３に対応する多層構造３2からなり、これはｐ+
ドープポリシリコン層１１2および１５2の間に挟まれて
いる。図５（ａ）で前述したスパッタリングによる金属
層１８でありうる共通ゲート領域２５は、トランジスタ
Ｔ１，Ｔ２の両方に適用されている。共通ゲート領域２
５に印加される電圧Ｖinは、領域２５ａを介して多層構
造３1へ印加される電界により、多層構造３1の層を横切
る伝導経路を流れる電荷キャリア流を制御する。トラン
ジスタＴ２についても、領域２５ｂを通してゲートから
印加される電界の結果として、層構造３2において対応
する電流制御が行われる。トランジスタは互いに重ね合
わされているので、トランジスタの相補対は基板上で単
一のトランジスタの面積を占有するのみである。
【００６１】本発明による前述の垂直トランジスタ構造
は、例えば、ランダムアクセスメモリ用のメモリセルア
レイ内のメモリセルの形成に好適に使用することもでき
る。ランダムアクセスメモリセルの従来の回路図は、図
１５に示すように、トランジスタＴ３を介して蓄積コン
デンサＣに接続されたロウ線Ｘおよびコラム線Ｙからな
る。通常の方法では、線Ｘ、Ｙに印加されるロウ電圧お
よびコラム電圧によりトランジスタＴ３を選択的にスイ
ッチングオン・オフさせることにより、蓄積コンデンサ
Ｃに電荷を書き込み、あるいはそこから読み出すことが
できる。
【００６２】図１６は、図１５の回路に対応するメモリ
セルの第１の実施例を示し、これは、本発明による垂直
構造を有するように構成されている。このデバイスは、
前述した方法で基板１（図示せず）上に形成された二酸
化シリコン層１０を有する。コンデンサＣは、厚さ５０
ｎｍのｎ+ドープされたポリシリコン層から形成された
第１および第２の電極プレート２６，２７により構成さ
れる。電極プレート２６，２７の間には誘電層２８が挟
まれている。この例では、誘電層は、二酸化シリコンの
５ｎｍ厚の層からなる。コンデンサの層２７は、垂直ト
ランジスタ構造のドレインとしても機能する。この垂直
トランジスタ構造は、厚さ５０ｎｍのｎ+ドープポリシ
リコン層からなるソース２９と、前述したように形成さ
れた多層３を有する。すなわち、多層３は、シリコンと
窒化シリコンの交互の層を有し、多層トンネル接合構成
を形成する。ソース層２９は絶縁二酸化シリコン層３０
により被覆される。ロウ線Ｘは、Ｙ線２９を横切って走
るｎ+ドープポリシリコンの層３１により形成される。
層３１は、トランジスタのゲートとして機能し、図１で
説明した手法で、領域３１ａ内の層構造３を通る伝導経
路を制御する電界を印加する。
【００６３】このように、Ｘ線２９およびＹ線３１に電
圧の組み合わせを印加することにより、層２６，２７お
よび２８により形成されたコンデンサに選択的に書き込
み、または、消去することができる。二酸化シリコンの
領域３２はコンデンサＣおよびトランジスタＴ３を取り
囲み、２次元アレイの要素を、その要素間の有意な電荷
漏れなしに、構成可能とする。
【００６４】メモリセルアレイの他の実施例を図１７に
示す。この実施例では、コンデンサＣがトランジスタＴ
３の上に位置する。コンデンサＣは、それぞれコンデン
サのプレートとして機能するｎ+ポリシリコン層３１
（コンデンサの基準電位として機能する）およびｎ+ポ
リシリコン層３３と、両プレート間に二酸化シリコンで
形成された５ｎｍ厚の絶縁層３４からなる誘電層３４と
により構成される。
【００６５】この実施例におけるトランジスタＴ３は、
Ｙコラム線として機能するようにチップ上を走るｎ+ポ
リシリコン層３５を有する。Ｙコラム線の上には、上述
したように多層構造３が形成される。コンデンサＣのプ
レート３３はトランジスタＴ３のソースとして機能す
る。ロウＸ線は、層３１から絶縁されたｎ+ドープポリ
シリコン層３６からなり、二酸化シリコン層３７により
層３１およびコンデンサから絶縁される。Ｘ線３６に印
加される電圧は、領域３６ａにおいてトランジスタＴ３
における、多層構造３の層を横切る方向の伝導を制御す
ることにより、コンデンサＣへの、またはコンデンサＣ
からの電荷の転送を制御するよう機能する。絶縁二酸化
シリコン層３２は、メモリセルをアレイ内の隣接するセ
ルから絶縁する。
【００６６】メモリセルの上述のトランジスタＴ３はオ
フ状態での漏れ電流が極端に小さいので、メモリセルの
電力消費は極端に小さく、その結果、従来技術のデバイ
スに比べてリフレッシュのデューティサイクルを軽減す
ることができる。
【００６７】本発明の範囲内にある、上述した例に対す
る多くの変形・変更は、当業者には明らかであろう。例
えば、トンネル障壁を設けるために層構造３において窒
化シリコンを用いたが、二酸化シリコンのような他の絶
縁膜も用いうることは明らかであろう。
【図面の簡単な説明】
【図１】本発明による垂直トランジスタ構造の概略断面
図である。
【図２】（ａ）（ｂ）は、それぞれ、ソース・ドレイン
電圧が印加されないとき、および、ソース・ドレイン電
圧で順バイアスされたときの、図１のトンネル障壁構造
の動作を説明するためのエネルギー図である。
【図３】（ａ）〜（ｅ）は、本発明による垂直トランジ
スタ構造の製造工程を示す図である。
【図４】（ａ）〜（ｅ）は、図３に続く、本発明による
垂直トランジスタ構造の製造工程を示す図である。
【図５】（ａ）（ｂ）は、図４に続く、本発明による垂
直トランジスタ構造の製造工程を示す図である。
【図６】図３〜図５に示した工程により製造されたデバ
イスの概略平面図である。
【図７】本デバイスの動作特性を示すグラフである。
【図８】本発明によるラテラル（横）トランジスタデバ
イスの概略断面図である。
【図９】（ａ）〜（ｅ）は、本発明によるラテラルトラ
ンジスタデバイスの製造における処理ステップを示す図
である。
【図１０】（ａ）〜（ｅ）は、図９に続く、本発明によ
るラテラルトランジスタデバイスの製造における処理ス
テップを示す図である。
【図１１】図９，図１０の処理により製造されたデバイ
スの概略平面図である。
【図１２】相補トランジスタ対の概略回路図である。
【図１３】本発明による垂直トランジスタで製造され
た、相補対の概略断面図である。
【図１４】図１３に示した構成の概略平面図である。
【図１５】ランダムアクセスメモリセルの概略回路図で
ある。
【図１６】本発明による垂直トランジスタ構造を用いて
製造した場合の、図１５のメモリセルの概略断面図であ
る。
【図１７】本発明により製造されたランダムアクセスメ
モリセルの代替実施例の断面図である。
【符号の説明】
１…基板、２…ドレイン領域、３…多層構造、４，４
ａ，４ｂ…ゲート領域、５…ソース領域、６…シリコン
層、７…窒化シリコン層、８…障壁、Ｐ…伝導経路、Ｆ
…等電位線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ６２６Ａ 21/8242 27/10 ６７１Ｚ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】ソース領域およびドレイン領域と、このソ
    ース領域およびドレイン領域間の電荷キャリアのための
    伝導経路と、この伝導経路に沿った電荷キャリア流を制
    御するためのゲートと、伝導経路内に多重トンネル接合
    構成をもたらす多重層構造とを備え、前記伝導経路は多
    重層構造の層を横切る方向に延びる、制御可能な伝導デ
    バイス。
  2. 【請求項２】請求項１に記載のデバイスであって、前記
    多重トンネル接合構成は、比較的導電性の材料および非
    導電性の材料の複数の交互の層により構成されるデバイ
    ス。
  3. 【請求項３】請求項２に記載のデバイスであって、前記
    交互の層はシリコンを含むデバイス。
  4. 【請求項４】請求項３に記載のデバイスであって、シリ
    コンおよび窒化シリコンの交互の層を有するデバイス。
  5. 【請求項５】請求項３に記載のデバイスであって、シリ
    コンおよびシリコン酸化物の交互の層を有するデバイ
    ス。
  6. 【請求項６】先行する請求項のいずれかに記載のデバイ
    スであって、前記層は５ｎｍまたはそれ未満の厚さを有
    するデバイス。
  7. 【請求項７】請求項２に記載のデバイスであって、前記
    非導電性の層は３ｎｍまたはそれ未満の厚さを有するデ
    バイス。
  8. 【請求項８】先行する請求項のいずれかに記載のデバイ
    スであって、前記ソース領域およびドレイン領域の少な
    くとも一方が前記層構造の上に位置するデバイス。
  9. 【請求項９】請求項８に記載のデバイスであって、前記
    領域の他方は前記多層構造の下に位置するデバイス。
  10. 【請求項１０】請求項８に記載のデバイスであって、前
    記ソース領域およびドレイン領域の両方が前記多層構造
    の上に位置するデバイス。
  11. 【請求項１１】請求項１０に記載のデバイスであって、
    前記ゲートはソース領域およびドレイン領域の間の多層
    構造の中へ延びるデバイス。
  12. 【請求項１２】先行する請求項のいずれかに記載のデバ
    イスであって、基板を有し、この基板の上に前記多重ト
    ンネル接合構成の層が形成されるデバイス。
  13. 【請求項１３】請求項１２に記載のデバイスであって、
    前記基板は電気的絶縁材料により構成されるデバイス。
  14. 【請求項１４】請求項１３に記載のデバイスであって、
    前記基板は石英またはセラミック材料により構成される
    デバイス。
  15. 【請求項１５】請求項１２に記載のデバイスであって、
    前記基板は金属により構成されるデバイス。
  16. 【請求項１６】請求項１２に記載のデバイスであって、
    前記基板は金属により構成されるデバイス。
  17. 【請求項１７】おのおの先行する請求項のいずれかに記
    載の第１および第２のデバイスを有し、両デバイスは異
    なる導電型のものであるトランジスタ構造。
  18. 【請求項１８】請求項１７に記載の構造であって、前記
    デバイスは一方が他方の上に重ねられた構造。
  19. 【請求項１９】電荷蓄積コンデンサと、請求項１〜１７
    のいずれかに記載のデバイスとを有し、前記コンデンサ
    に電荷を選択的に書き込むメモリセル。
  20. 【請求項２０】請求項１９に記載のメモリセルのアレ
    イ。
  21. 【請求項２１】制御可能な伝導デバイスを製造する方法
    であって、多重トンネル接合構成を設けるための多層構
    造を形成し、電荷キャリア用の伝導経路のためのソース
    領域およびドレイン領域と、前記伝導経路に沿った電荷
    キャリアの流れを制御するためのゲートとを形成し、前
    記経路は前記多層構造の層を横切る方向に延びる方法。
  22. 【請求項２２】請求項２１に記載の方法であって、前記
    ソース領域およびドレイン領域を重なり合った関係で形
    成する方法。
  23. 【請求項２３】請求項２１または２２に記載の方法であ
    って、基板上に第１の導電性のドープ層を形成し、この
    第１の導電性ドープ層を被覆する多層構造を形成し、こ
    の多層構造を被覆する第２の導電性ドープ層を形成し、
    前記第１および第２のドープ層を前記ソース領域および
    ドレイン領域にする方法。
  24. 【請求項２４】請求項２１に記載の方法であって、前記
    ソース領域およびドレイン領域を横方向に隔離した関係
    で形成する方法。
  25. 【請求項２５】請求項２１〜２４のいずれかに記載の方
    法であって、前記多層構造を変調ドーピング(modulatio
    n doping)により形成する方法。
  26. 【請求項２６】請求項２１〜２５のいずれかに記載の方
    法により製造された、制御可能な伝導デバイス。
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Cited By (1)

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