JP2751591B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、DRAM（ダイナミック・ランダム・アクセス
・メモリ）に適用して好適な半導体メモリ装置の製造方
法に係わる。
・メモリ）に適用して好適な半導体メモリ装置の製造方
法に係わる。
本発明は、複数種の電極が、層間絶縁層を介して積層
されて成る半導体メモリ装置の製造方法において、その
層間絶縁層に微細空洞部を形成して、層間絶縁層の実質
的誘電率を低めて電極間の浮遊容量の低減化をはかるも
のであり、特にこの微細空洞部の形成を確実に行うこと
ができるようにする。
されて成る半導体メモリ装置の製造方法において、その
層間絶縁層に微細空洞部を形成して、層間絶縁層の実質
的誘電率を低めて電極間の浮遊容量の低減化をはかるも
のであり、特にこの微細空洞部の形成を確実に行うこと
ができるようにする。
半導体メモリ装置のDRAMは、スイッチング・トランジ
スタを構成するMOS（絶縁ゲート型電界効果トランジス
タ）と容量とより成るメモリセルが配列されて成る。
スタを構成するMOS（絶縁ゲート型電界効果トランジス
タ）と容量とより成るメモリセルが配列されて成る。
近年、半導体メモリ装置の大メモリ容量化がはから
れ、これに伴ってメモリセル面積の縮小化が益々要求さ
れている。例えば16MビットDRAMや64MビットDRAMを実現
するためには、１メモリセル当たりの面積を４μm2以下
とする必要がある。この様な極めて小さい面積内で各メ
モリセルを構成する場合、各ビット線間の電気容量等
の、所要の部分以外の電気容量、いわゆる浮遊容量を可
能な限り低減化させることが望まれている。
れ、これに伴ってメモリセル面積の縮小化が益々要求さ
れている。例えば16MビットDRAMや64MビットDRAMを実現
するためには、１メモリセル当たりの面積を４μm2以下
とする必要がある。この様な極めて小さい面積内で各メ
モリセルを構成する場合、各ビット線間の電気容量等
の、所要の部分以外の電気容量、いわゆる浮遊容量を可
能な限り低減化させることが望まれている。
このような浮遊容量の発生を回避するために、ビット
線上にAlや低比抵抗多結晶半導体層等より成るシールド
導電層が被着された半導体メモリ装置の一例の略線的拡
大断面図を第６図に示す。
線上にAlや低比抵抗多結晶半導体層等より成るシールド
導電層が被着された半導体メモリ装置の一例の略線的拡
大断面図を第６図に示す。
この例においては、キャパシタ電極が積層されて構成
されて成るいわゆるスタックト・キャパシタ型DRAMを示
し、例えばSi単結晶等の第１導電型例えばｐ型領域より
成る基体１上に例えば熱酸化等により厚いSiO2層より成
る素子分離層２いわゆるLOCOSを形成し、さらに熱酸化
等によって薄膜SiO2等より成るゲート絶縁層３を形成す
る。そして低比抵抗多結晶Si等より成るゲート電極４が
所要のパターンにパターニングされて、このゲート電極
４と素子分離層２とをマスクとして低濃度に第２導電型
例えばｎ型のAs等の不純物を注入して低濃度ソース／ド
レイン領域５を形成し、更に全面的に絶縁層６を被着し
てサイドウォール6Sを形成する。その後フォトリソグラ
フィ等の適用により低濃度ソース／ドレイン領域５上に
開口７を穿設して、この開口７を通じて、またサイドウ
ォール6S及びゲート電極４等をマスクとして、Ｐ（り
ん）等のｎ型不純物を注入して、第１及び第２のソース
／ドレイン領域7A及び7Bを形成する。そして開口７内を
埋め込むように例えば低比抵抗多結晶Si層を被着して後
これを所要のパターンにパターニングしてキャパシタ電
極８を形成し、さらに誘電体層９を全面的に被着し、さ
らにこの上に低比抵抗多結晶Si層等を全面的に被着した
後所要のパターンにパターニングして対向電極10を形成
する。その後例えばAsドープの低融点ガラス等より成る
絶縁層11を全面的に被着形成して、第２のソース／ドレ
イン領域7B上にビットコンタクト窓12を穿設し、この窓
12内を埋め込むように例えばAlをスパッタリング等によ
り被着するか或いは低比抵抗多結晶Si層をCVD（化学的
気相成長）法等により形成した後、所要のパターンにパ
ターニングしてビット線13を形成する。
されて成るいわゆるスタックト・キャパシタ型DRAMを示
し、例えばSi単結晶等の第１導電型例えばｐ型領域より
成る基体１上に例えば熱酸化等により厚いSiO2層より成
る素子分離層２いわゆるLOCOSを形成し、さらに熱酸化
等によって薄膜SiO2等より成るゲート絶縁層３を形成す
る。そして低比抵抗多結晶Si等より成るゲート電極４が
所要のパターンにパターニングされて、このゲート電極
４と素子分離層２とをマスクとして低濃度に第２導電型
例えばｎ型のAs等の不純物を注入して低濃度ソース／ド
レイン領域５を形成し、更に全面的に絶縁層６を被着し
てサイドウォール6Sを形成する。その後フォトリソグラ
フィ等の適用により低濃度ソース／ドレイン領域５上に
開口７を穿設して、この開口７を通じて、またサイドウ
ォール6S及びゲート電極４等をマスクとして、Ｐ（り
ん）等のｎ型不純物を注入して、第１及び第２のソース
／ドレイン領域7A及び7Bを形成する。そして開口７内を
埋め込むように例えば低比抵抗多結晶Si層を被着して後
これを所要のパターンにパターニングしてキャパシタ電
極８を形成し、さらに誘電体層９を全面的に被着し、さ
らにこの上に低比抵抗多結晶Si層等を全面的に被着した
後所要のパターンにパターニングして対向電極10を形成
する。その後例えばAsドープの低融点ガラス等より成る
絶縁層11を全面的に被着形成して、第２のソース／ドレ
イン領域7B上にビットコンタクト窓12を穿設し、この窓
12内を埋め込むように例えばAlをスパッタリング等によ
り被着するか或いは低比抵抗多結晶Si層をCVD（化学的
気相成長）法等により形成した後、所要のパターンにパ
ターニングしてビット線13を形成する。
このビット線13は、その上面図を第７図中破線で示す
ように、例えばストライプ状のパターンにパターニング
される。このとき、上述したように、１メモリ素子の微
細化に伴ってビット線13間の距離も縮小化されるため、
これらビット線13間に生じる静電誘導が問題となる。
ように、例えばストライプ状のパターンにパターニング
される。このとき、上述したように、１メモリ素子の微
細化に伴ってビット線13間の距離も縮小化されるため、
これらビット線13間に生じる静電誘導が問題となる。
このため、第６図及び第７図に示すようにビット線13
上にSiO2等の絶縁層14を介して、シールド導電層15を設
けることにより、ビット線13間に生じる静電容量を吸収
させる構造が採られている。
上にSiO2等の絶縁層14を介して、シールド導電層15を設
けることにより、ビット線13間に生じる静電容量を吸収
させる構造が採られている。
しかしながら、このようなシールド導電層15は全面的
に形成されているため、ビット線13とこのシールド導電
層15との間の電気容量が大となり、ビット線13の高速化
が劣化して応答性の低下を招き、特性の劣化を招来す
る。
に形成されているため、ビット線13とこのシールド導電
層15との間の電気容量が大となり、ビット線13の高速化
が劣化して応答性の低下を招き、特性の劣化を招来す
る。
また、上述のシールド導電層15に限らずビット線13と
ゲート電極４即ちワード線との間の容量や、また基体１
とこれらビット線13及びゲート電極４との間の容量をも
小とすることが望まれている。しかしながら、層間絶縁
層として用いられる例えばSiNでは比誘電率が7.0、SiO2
や不純物ドープSiO2等では比誘電率が3.9程度と比較的
大であり、このため層間絶縁層としては充分な静電誘電
の防止を行なうことができず、特性の劣化を招いてい
た。
ゲート電極４即ちワード線との間の容量や、また基体１
とこれらビット線13及びゲート電極４との間の容量をも
小とすることが望まれている。しかしながら、層間絶縁
層として用いられる例えばSiNでは比誘電率が7.0、SiO2
や不純物ドープSiO2等では比誘電率が3.9程度と比較的
大であり、このため層間絶縁層としては充分な静電誘電
の防止を行なうことができず、特性の劣化を招いてい
た。
本発明による半導体メモリ装置の製造方法は、上述し
たような浮遊容量の低減化を確実にはかって、高速性即
ち応答性等の特性の向上をはかる。
たような浮遊容量の低減化を確実にはかって、高速性即
ち応答性等の特性の向上をはかる。
本発明による半導体メモリ装置の製造方法は、第１図
にその断面図を示すように、複数種の電極17が、層間絶
縁層18を介して積層されて成る半導体メモリ装置の製造
方法であって、その層間絶縁層18の形成を、先ず絶縁層
を形成し、これの所要部例えば一部もしくは全面的に不
活性ガスのイオン注入を行うことによって層間絶縁層18
を微細空洞部19を有する層間絶縁層として形成する。
にその断面図を示すように、複数種の電極17が、層間絶
縁層18を介して積層されて成る半導体メモリ装置の製造
方法であって、その層間絶縁層18の形成を、先ず絶縁層
を形成し、これの所要部例えば一部もしくは全面的に不
活性ガスのイオン注入を行うことによって層間絶縁層18
を微細空洞部19を有する層間絶縁層として形成する。
また、本発明による半導体メモリ装置の製造方法は、
第２図にその断面図を示すように、複数種の電極17が、
層間絶縁層18を介して積層されて成る半導体メモリ装置
の製造方法であって、その層間絶縁層18の形成を、この
層間絶縁層の形成面における凹凸面の凸部の縁部からひ
さし22を突出形成し、その後、この凹凸面に対して追従
性が低い成膜方法による成膜、例えば常圧CVD（化学的
気相成長）や、スパッタリングによって絶縁層を形成し
て、その層間絶縁層18を、微細空洞部19を有する層間絶
縁層として形成する。
第２図にその断面図を示すように、複数種の電極17が、
層間絶縁層18を介して積層されて成る半導体メモリ装置
の製造方法であって、その層間絶縁層18の形成を、この
層間絶縁層の形成面における凹凸面の凸部の縁部からひ
さし22を突出形成し、その後、この凹凸面に対して追従
性が低い成膜方法による成膜、例えば常圧CVD（化学的
気相成長）や、スパッタリングによって絶縁層を形成し
て、その層間絶縁層18を、微細空洞部19を有する層間絶
縁層として形成する。
上述の本発明方法によれば、層間絶縁層18に微細空洞
部19を形成したのでこの層間絶縁層18の実質的比誘電率
を通常の層間絶縁層における例えばSiNや、SiO2等のそ
れに比し充分小さくすることができることから、複数種
の電極間の浮遊容量の低減化をはかることができるもの
であるが、特に本発明方法においては、不活性ガスのイ
オン注入、すなわち例えばN2 +や、He+等をイオン注入す
ることによって、微細空洞部19の形成を行うようにした
ことによって、イオン注入法の特徴、すなわちこの微細
空洞部19の形成位置を、例えば層間絶縁層の全域に形成
するとか、選択された位置に形成するとか自由に選定で
き、またその配置深さ、密度を任意に選定することがで
きる。
部19を形成したのでこの層間絶縁層18の実質的比誘電率
を通常の層間絶縁層における例えばSiNや、SiO2等のそ
れに比し充分小さくすることができることから、複数種
の電極間の浮遊容量の低減化をはかることができるもの
であるが、特に本発明方法においては、不活性ガスのイ
オン注入、すなわち例えばN2 +や、He+等をイオン注入す
ることによって、微細空洞部19の形成を行うようにした
ことによって、イオン注入法の特徴、すなわちこの微細
空洞部19の形成位置を、例えば層間絶縁層の全域に形成
するとか、選択された位置に形成するとか自由に選定で
き、またその配置深さ、密度を任意に選定することがで
きる。
また、本発明方法によれば、層間絶縁層18の形成面の
凹凸面（以下凹凸被着面20という）の凸部にひさし22を
形成して、例えばSiO2による層間絶縁層を、この凹凸に
対する追従性の低いいわゆるカバレージの低い常圧CVD
法や、スパッタリング法等によって形成する場合におい
て、このひさし22によってオーバーハング18Aを確実に
生じさせることができ、これにより、第３図に示すよう
に、凸部間に確実に微細空洞部19が形成された層間絶縁
層を確実に形成できるものである。
凹凸面（以下凹凸被着面20という）の凸部にひさし22を
形成して、例えばSiO2による層間絶縁層を、この凹凸に
対する追従性の低いいわゆるカバレージの低い常圧CVD
法や、スパッタリング法等によって形成する場合におい
て、このひさし22によってオーバーハング18Aを確実に
生じさせることができ、これにより、第３図に示すよう
に、凸部間に確実に微細空洞部19が形成された層間絶縁
層を確実に形成できるものである。
図面を参照して本発明方法の例を説明する。
実施例１ この例では、第６図に示すようなDRAM等の半導体メモ
リ装置30において、第１図に示すように、例えば絶縁層
11上にビット線等の、複数種の例えば低比抵抗多結晶Si
より成る電極17が形成され、この電極17を全面的に覆う
ようにSiO2、不純物ドープのSiO2やSiN等より成る層間
絶縁層18を形成する。
リ装置30において、第１図に示すように、例えば絶縁層
11上にビット線等の、複数種の例えば低比抵抗多結晶Si
より成る電極17が形成され、この電極17を全面的に覆う
ようにSiO2、不純物ドープのSiO2やSiN等より成る層間
絶縁層18を形成する。
そしてこの層間絶縁層18上からN2 +,He+等の不活性ガ
スをイオン注入する。このとき、不活性ガスのドーズ量
を1014〜1015cm-2程度以上とすると、層間絶縁層18内に
溶けきらないガス分子が気泡となって層間絶縁層18内に
留まり、微細空洞部19を形成する。
スをイオン注入する。このとき、不活性ガスのドーズ量
を1014〜1015cm-2程度以上とすると、層間絶縁層18内に
溶けきらないガス分子が気泡となって層間絶縁層18内に
留まり、微細空洞部19を形成する。
また、このときドーズ量を上述の値以下の低濃度とし
ても、例えば800〜1000℃程度のアニールを行うことに
よって、不活性ガス分子が気泡となって、この層間絶縁
層18内に微細空洞部19を生ぜしめることができる。
ても、例えば800〜1000℃程度のアニールを行うことに
よって、不活性ガス分子が気泡となって、この層間絶縁
層18内に微細空洞部19を生ぜしめることができる。
このようにすることにより、層間絶縁層18の比誘電率
を低減化することができ、半導体メモリ装置30の浮遊容
量を低減化することができる。
を低減化することができ、半導体メモリ装置30の浮遊容
量を低減化することができる。
実施例２ この例においても、第６図に示すようなDRAM等の半導
体メモリ装置30において、例えば絶縁層11上に例えばポ
リサイドより成るビット線等の複数種の電極17が形成さ
れ、この電極17を全面的に覆うようにSiO2等より成る層
間絶縁層18を形成する。
体メモリ装置30において、例えば絶縁層11上に例えばポ
リサイドより成るビット線等の複数種の電極17が形成さ
れ、この電極17を全面的に覆うようにSiO2等より成る層
間絶縁層18を形成する。
このとき、層間絶縁層18を、常圧CVD法やスパッタリ
ング等によって形成することにより、凹凸被着面20に対
し追従性を低めることができるが、特に、この場合、第
２図の工程図に示すように、電極の肩部17S上にオーバ
ーハング18Aが確実に生じるようにする。
ング等によって形成することにより、凹凸被着面20に対
し追従性を低めることができるが、特に、この場合、第
２図の工程図に示すように、電極の肩部17S上にオーバ
ーハング18Aが確実に生じるようにする。
このため、電極17の形成に当たって、例えばポリサイ
ドを全面的に形成し、これの上に薄いSiO2等を被着し
て、このSiO2層をパターニングしてこれをマスクとして
ポリサイドをパターニングするに際してそのパターニン
グを等方性エッチングにより行うことによって、電極17
上にひさし22を形成する。このように、ひさし22を形成
することにより、電極肩部17S上にオーバーハング18Aが
生じやすくなる。
ドを全面的に形成し、これの上に薄いSiO2等を被着し
て、このSiO2層をパターニングしてこれをマスクとして
ポリサイドをパターニングするに際してそのパターニン
グを等方性エッチングにより行うことによって、電極17
上にひさし22を形成する。このように、ひさし22を形成
することにより、電極肩部17S上にオーバーハング18Aが
生じやすくなる。
そして、その後、更にオーバーハング18A上に渡って
層間絶縁層18の被着を行うことにより、第３図に示すよ
うに、凹凸被着面20の凹部20A内に微細空洞部19を有す
る層間絶縁層18を形成することができ、これによって層
間絶縁層18の実質的な比誘電率を小とすることができ
る。
層間絶縁層18の被着を行うことにより、第３図に示すよ
うに、凹凸被着面20の凹部20A内に微細空洞部19を有す
る層間絶縁層18を形成することができ、これによって層
間絶縁層18の実質的な比誘電率を小とすることができ
る。
また必要に応じて、更に所要温度下のアニールを行っ
て層間絶縁層18の再溶融を行う場合は、この微細空洞部
19が丸みを帯びた形状となり、更に比誘電率の低減化を
はかることができる。
て層間絶縁層18の再溶融を行う場合は、この微細空洞部
19が丸みを帯びた形状となり、更に比誘電率の低減化を
はかることができる。
尚、上述した実施例１及び２において、そのビット線
を、例えば第４図で破線で示すように、CVD法やスパッ
タリング法等によって低比抵抗多結晶Siや、Al等によっ
て横方向に延長して平行配列して形成し、上述の層間絶
縁層14を介して、例えばビット線13と同一材料によって
導電層を全面的に形成し、これにパターニングを行って
例えばビット線13の延長方向と直交する方向に延長する
ストライプ状の開口16を有するシールド導電層15を形成
することができる。
を、例えば第４図で破線で示すように、CVD法やスパッ
タリング法等によって低比抵抗多結晶Siや、Al等によっ
て横方向に延長して平行配列して形成し、上述の層間絶
縁層14を介して、例えばビット線13と同一材料によって
導電層を全面的に形成し、これにパターニングを行って
例えばビット線13の延長方向と直交する方向に延長する
ストライプ状の開口16を有するシールド導電層15を形成
することができる。
このようにするときは、ビット線13とシールド導電層
15との間の電気容量が低減化され、よりビット線13の応
答性の向上をはかることができる。
15との間の電気容量が低減化され、よりビット線13の応
答性の向上をはかることができる。
或いは、第５図に示すように、第４図と同様に、スト
ライプ状に延長形成されたビット線13上に、層間絶縁層
14を介して、シールド導電層15を形成するが、この場
合、例えばビット線13上に選択的に開口16を穿設してメ
ッシュ状パターンとすることができる。この場合におい
ても、ビット線13とシールド導電層15との間の電気容量
が低減化され、ビット線13の応答性の向上をはかること
ができる。
ライプ状に延長形成されたビット線13上に、層間絶縁層
14を介して、シールド導電層15を形成するが、この場
合、例えばビット線13上に選択的に開口16を穿設してメ
ッシュ状パターンとすることができる。この場合におい
ても、ビット線13とシールド導電層15との間の電気容量
が低減化され、ビット線13の応答性の向上をはかること
ができる。
尚、上述した例では半導体メモリ装置30における絶縁
層11上にビット線13即ち電極17が形成され、これの上に
層間絶縁層18を形成する場合を示したが、その他基体１
上にゲート電極４が形成され、これを覆うように層間絶
縁層18を形成する場合等、種々の場合に適用することが
できる。
層11上にビット線13即ち電極17が形成され、これの上に
層間絶縁層18を形成する場合を示したが、その他基体１
上にゲート電極４が形成され、これを覆うように層間絶
縁層18を形成する場合等、種々の場合に適用することが
できる。
上述したように、本発明製造方法は、第１図で説明し
たように、例えばN2 +,He+等の不活性ガスをイオン注入
して微細空洞部19を形成するものであるので、任意の場
所に任意の密度をもって微細空洞部19を形成できるもの
でありこの微細空洞部19内は、その比誘電率がSiNやSiO
2等よりも小であるため、実質的な層間絶縁層18の比誘
電率を低めることができ、半導体メモリ装置30内の浮遊
容量を従来に比して小とすることができる。
たように、例えばN2 +,He+等の不活性ガスをイオン注入
して微細空洞部19を形成するものであるので、任意の場
所に任意の密度をもって微細空洞部19を形成できるもの
でありこの微細空洞部19内は、その比誘電率がSiNやSiO
2等よりも小であるため、実質的な層間絶縁層18の比誘
電率を低めることができ、半導体メモリ装置30内の浮遊
容量を従来に比して小とすることができる。
また本発明製造方法においては、第2,3図で説明した
ように、例えば絶縁層11上にポリサイド等より成る電極
17が形成されて凹凸面を有する被着面20に対し、層間絶
縁層18の追従性が低めることにより、電極17の肩部17S
上においてオーバーハング18Aを生じさせ、各隣り合う
電極17間の凹部20A上内に確実に微細空洞部19が生ずる
ようにすることができ、この空洞部19の存在によって、
実質的に層間絶縁層18の比誘電率を小として、半導体メ
モリ装置30の浮遊容量を低減化することができる。
ように、例えば絶縁層11上にポリサイド等より成る電極
17が形成されて凹凸面を有する被着面20に対し、層間絶
縁層18の追従性が低めることにより、電極17の肩部17S
上においてオーバーハング18Aを生じさせ、各隣り合う
電極17間の凹部20A上内に確実に微細空洞部19が生ずる
ようにすることができ、この空洞部19の存在によって、
実質的に層間絶縁層18の比誘電率を小として、半導体メ
モリ装置30の浮遊容量を低減化することができる。
第１図，第２図及び第３図はそれぞれ本発明による半導
体メモリ装置の製造方法の説明に供する略線的上面図、
第４図及び第５図はそれぞれ本発明による半導体メモリ
装置の例の略線的断面図、第６図は半導体メモリ装置の
一例の略線的断面図、第７図は従来の半導体メモリ装置
の略線的上面図である。 １は基体、２は素子分離層、３はゲート絶縁層、４はゲ
ート電極、５は低濃度ソース／ドレイン領域、６は絶縁
層、6Sはサイドウォール、７は開口、7A及び7Bは第１及
び第２のソース／ドレイン領域、８はキャパシタ電極、
９は誘電体層、10は対向電極、11は絶縁層、12はビット
コンタクト窓、13はビット線、14は絶縁層、15はシール
ド導電層、16は開口、17は電極、17Sは肩部、18は層間
絶縁層、19は微細空洞部、20は凹凸被着面、20Aは凹
部、22はひさしである。
体メモリ装置の製造方法の説明に供する略線的上面図、
第４図及び第５図はそれぞれ本発明による半導体メモリ
装置の例の略線的断面図、第６図は半導体メモリ装置の
一例の略線的断面図、第７図は従来の半導体メモリ装置
の略線的上面図である。 １は基体、２は素子分離層、３はゲート絶縁層、４はゲ
ート電極、５は低濃度ソース／ドレイン領域、６は絶縁
層、6Sはサイドウォール、７は開口、7A及び7Bは第１及
び第２のソース／ドレイン領域、８はキャパシタ電極、
９は誘電体層、10は対向電極、11は絶縁層、12はビット
コンタクト窓、13はビット線、14は絶縁層、15はシール
ド導電層、16は開口、17は電極、17Sは肩部、18は層間
絶縁層、19は微細空洞部、20は凹凸被着面、20Aは凹
部、22はひさしである。
Claims (2)
- 【請求項１】複数種の電極が、層間絶縁層を介して積層
されて成る半導体メモリ装置の製造方法において、 上記層間絶縁層の形成を、絶縁層の形成工程と、該絶縁
層の所要部に不活性ガスのイオン注入を行うイオン注入
工程とを経て、上記層間絶縁層を微細空洞部を有する層
間絶縁層として形成し、 上記複数種の電極間の浮遊容量の低減化をはかるように
したことを特徴とする半導体メモリ装置の製造方法。 - 【請求項２】複数種の電極が、層間絶縁層を介して積層
されて成る半導体メモリ装置の製造方法において、 上記層間絶縁層の形成を、該層間絶縁層下の凹凸面の凸
部の縁部から突出するひさしを形成する工程と、その後
凹凸面に対して追従性が低い成膜工程とを経て、上記層
間絶縁層を微細空洞部を有する層間絶縁層として形成
し、 上記複数種の電極間の浮遊容量の低減化をはかるように
したことを特徴とする半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187498A JP2751591B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187498A JP2751591B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473964A JPH0473964A (ja) | 1992-03-09 |
| JP2751591B2 true JP2751591B2 (ja) | 1998-05-18 |
Family
ID=16207116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187498A Expired - Fee Related JP2751591B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348722B1 (en) | 1999-08-24 | 2002-02-19 | Nec Corporation | Semiconductor memory with shield layer |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175691B2 (ja) | 1998-05-08 | 2001-06-11 | 日本電気株式会社 | 多層配線半導体装置の製造方法 |
| JP4731262B2 (ja) * | 2005-09-22 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法 |
| JP5023999B2 (ja) * | 2007-11-30 | 2012-09-12 | Ｔｄｋ株式会社 | 薄膜コンデンサ及びその製造方法 |
| JP7462389B2 (ja) * | 2019-07-18 | 2024-04-05 | ローム株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0640574B2 (ja) * | 1984-06-29 | 1994-05-25 | 富士通株式会社 | 半導体記憶装置 |
| JPS625643A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPH0682671B2 (ja) * | 1986-03-03 | 1994-10-19 | 日本電信電話株式会社 | 集積回路の配線方法 |
-
1990
- 1990-07-16 JP JP2187498A patent/JP2751591B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348722B1 (en) | 1999-08-24 | 2002-02-19 | Nec Corporation | Semiconductor memory with shield layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473964A (ja) | 1992-03-09 |
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