JPH1187532A - Ｄｒａｍセル装置及びその製造方法 - Google Patents
Ｄｒａｍセル装置及びその製造方法Info
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- JPH1187532A JPH1187532A JP10169175A JP16917598A JPH1187532A JP H1187532 A JPH1187532 A JP H1187532A JP 10169175 A JP10169175 A JP 10169175A JP 16917598 A JP16917598 A JP 16917598A JP H1187532 A JPH1187532 A JP H1187532A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルとしてそれぞれ３個のトランジス
タを有するゲインセルを含み、特に高い実装密度で製造
することのできるＤＲＡＭセル装置並びにその製造方法
を提供する。 【解決手段】 ＤＲＡＭセル装置が１メモリセル当たり
３個のトランジスタを含んでおり、それらのうち少なく
とも１個を縦型トランジスタとして形成する。トランジ
スタを第１のトレンチ及び第２のトレンチの側面に形成
することができ、書込みワード線ＷＳが第１のトレンチ
の第１の側面に沿って、読出しワード線ＷＡが第２のト
レンチの第１の側面に沿って、またビット線Ｂがワード
線に対して上方及び横方向に延び、第３のトランジスタ
の第１のソース／ドレイン領域３Ｓ／Ｄ１と第１のトラ
ンジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２を並
びに第３のトランジスタの第２のソース／ドレイン領域
３Ｓ／Ｄ２と第２のトランジスタの第２のソース／ドレ
イン領域２Ｓ／Ｄ２を１つにまとめる。
タを有するゲインセルを含み、特に高い実装密度で製造
することのできるＤＲＡＭセル装置並びにその製造方法
を提供する。 【解決手段】 ＤＲＡＭセル装置が１メモリセル当たり
３個のトランジスタを含んでおり、それらのうち少なく
とも１個を縦型トランジスタとして形成する。トランジ
スタを第１のトレンチ及び第２のトレンチの側面に形成
することができ、書込みワード線ＷＳが第１のトレンチ
の第１の側面に沿って、読出しワード線ＷＡが第２のト
レンチの第１の側面に沿って、またビット線Ｂがワード
線に対して上方及び横方向に延び、第３のトランジスタ
の第１のソース／ドレイン領域３Ｓ／Ｄ１と第１のトラ
ンジスタの第２のソース／ドレイン領域１Ｓ／Ｄ２を並
びに第３のトランジスタの第２のソース／ドレイン領域
３Ｓ／Ｄ２と第２のトランジスタの第２のソース／ドレ
イン領域２Ｓ／Ｄ２を１つにまとめる。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセル装置、
即ち１つのメモリセルが３つのトランジスタを含んでい
るダイナミック・ランダム・アクセスのメモリセル装置
に関する。
即ち１つのメモリセルが３つのトランジスタを含んでい
るダイナミック・ランダム・アクセスのメモリセル装置
に関する。
【０００２】
【従来の技術】ＤＲＡＭセル装置には今日殆ど専らいわ
ゆる１トランジスタ−メモリセルが使用されている。１
トランジスタ−メモリセルは１個の読出しトランジスタ
と１個のメモリコンデンサから成る。このメモリコンデ
ンサには電荷の形で論理値０又は１を表す情報が格納さ
れている。読出しトランジスタをワード線を介して駆動
することによりこの情報はビット線を介して読出し可能
となる。その際メモリコンデンサ内に格納された電荷は
ビット線を駆動する。
ゆる１トランジスタ−メモリセルが使用されている。１
トランジスタ−メモリセルは１個の読出しトランジスタ
と１個のメモリコンデンサから成る。このメモリコンデ
ンサには電荷の形で論理値０又は１を表す情報が格納さ
れている。読出しトランジスタをワード線を介して駆動
することによりこの情報はビット線を介して読出し可能
となる。その際メモリコンデンサ内に格納された電荷は
ビット線を駆動する。
【０００３】メモリ世代からメモリ世代へメモリ密度が
増加するため必要とされる１トランジスタメモリセルの
面積は世代から世代へと減らされなければならない。こ
れは技術的又は物理的に重大な問題をもたらす。例えば
メモリコンデンサはその１トランジスタ・メモリセルの
比較的小さな面積にもかかわらずビット線を駆動するこ
とができるように最小限度の電荷量を格納することがで
きなければならない。
増加するため必要とされる１トランジスタメモリセルの
面積は世代から世代へと減らされなければならない。こ
れは技術的又は物理的に重大な問題をもたらす。例えば
メモリコンデンサはその１トランジスタ・メモリセルの
比較的小さな面積にもかかわらずビット線を駆動するこ
とができるように最小限度の電荷量を格納することがで
きなければならない。
【０００４】この問題はメモリセルとしていわゆるゲイ
ンセルを使用する代わりのＤＲＡＭセル装置で回避され
る。その場合にも情報は電荷の形で格納される。しかし
電荷は直接ビット線を駆動してはならず、トランジスタ
のゲート電極内に格納され、トランジスタの制御に役立
つだけでよく、そのためには極めて少量の電荷で十分で
ある。
ンセルを使用する代わりのＤＲＡＭセル装置で回避され
る。その場合にも情報は電荷の形で格納される。しかし
電荷は直接ビット線を駆動してはならず、トランジスタ
のゲート電極内に格納され、トランジスタの制御に役立
つだけでよく、そのためには極めて少量の電荷で十分で
ある。
【０００５】ヘシャミ（Ｍ．Ｈｅｓｈａｍｉ）による
「１９９６年度固体回路に関する米国電気電子学会ジャ
ーナル（１９９６ ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）」第３１巻、第３号に
は３個のトランジスタを含むゲインセルが記載されてい
る。電荷は第１のトランジスタのゲート電極に格納され
る。電荷の格納は第２のトランジスタを使用して行われ
る。第１のトランジスタのゲート電極は第２のトランジ
スタの第１のソース／ドレイン領域と接続され、第２の
トランジスタの第２のソース／ドレイン領域は書込みビ
ット線と接続されている。格納のために第２のトランジ
スタのゲート電極は書込みワード線を介して駆動され
る。電荷の量、従って第１のトランジスタのゲート電極
内に格納される情報は書込みビット線の電圧により決定
される。情報の読出しは第３のトランジスタを使用して
行われる。第１のトランジスタの第２のソース／ドレイ
ン領域は第３のトランジスタの第１のソース／ドレイン
領域と、また第３のトランジスタの第２のソース／ドレ
イン領域は読出しビット線と接続されている。読出しの
ため第３のトランジスタのゲート電極が読出しワード線
を介して駆動される。電荷の量、従って情報は読出しビ
ット線を介して読出される。
「１９９６年度固体回路に関する米国電気電子学会ジャ
ーナル（１９９６ ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）」第３１巻、第３号に
は３個のトランジスタを含むゲインセルが記載されてい
る。電荷は第１のトランジスタのゲート電極に格納され
る。電荷の格納は第２のトランジスタを使用して行われ
る。第１のトランジスタのゲート電極は第２のトランジ
スタの第１のソース／ドレイン領域と接続され、第２の
トランジスタの第２のソース／ドレイン領域は書込みビ
ット線と接続されている。格納のために第２のトランジ
スタのゲート電極は書込みワード線を介して駆動され
る。電荷の量、従って第１のトランジスタのゲート電極
内に格納される情報は書込みビット線の電圧により決定
される。情報の読出しは第３のトランジスタを使用して
行われる。第１のトランジスタの第２のソース／ドレイ
ン領域は第３のトランジスタの第１のソース／ドレイン
領域と、また第３のトランジスタの第２のソース／ドレ
イン領域は読出しビット線と接続されている。読出しの
ため第３のトランジスタのゲート電極が読出しワード線
を介して駆動される。電荷の量、従って情報は読出しビ
ット線を介して読出される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルとしてそれぞれ３個のトランジスタを有するゲイ
ンセルを含み、特に高い実装密度で製造することのでき
るＤＲＡＭセル装置を提供することにある。更にこのよ
うなＤＲＡＭセル装置の製造方法を提供することにあ
る。
リセルとしてそれぞれ３個のトランジスタを有するゲイ
ンセルを含み、特に高い実装密度で製造することのでき
るＤＲＡＭセル装置を提供することにある。更にこのよ
うなＤＲＡＭセル装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のＤＲＡＭセル装置並びに請求項９に記載の
その製造方法により解決される。本発明の他の実施態様
は従属請求項に記載されている。
項１に記載のＤＲＡＭセル装置並びに請求項９に記載の
その製造方法により解決される。本発明の他の実施態様
は従属請求項に記載されている。
【０００８】本発明によるＤＲＡＭセル装置ではメモリ
セルの少なくとも１個のトランジスタは縦型トランジス
タとして形成されている。メモリセルの３個のトランジ
スタ全てを縦型トランジスタとして形成することはメモ
リセルの面積がそれにより極めて縮小されるので有利で
ある。
セルの少なくとも１個のトランジスタは縦型トランジス
タとして形成されている。メモリセルの３個のトランジ
スタ全てを縦型トランジスタとして形成することはメモ
リセルの面積がそれにより極めて縮小されるので有利で
ある。
【０００９】３個のトランジスタを互いにほぼ並列に延
びている第１のトレンチと第２のトレンチの側面に形成
することは本発明の枠内にある。情報が格納される第１
のトランジスタのゲート電極を第２のトランジスタの第
１のソース／ドレイン領域と接続することは、例えば第
１のトレンチ内で３個のトランジスタのいずれもが形成
されていない第２の側面に接している導電パターンを介
して行われる。
びている第１のトレンチと第２のトレンチの側面に形成
することは本発明の枠内にある。情報が格納される第１
のトランジスタのゲート電極を第２のトランジスタの第
１のソース／ドレイン領域と接続することは、例えば第
１のトレンチ内で３個のトランジスタのいずれもが形成
されていない第２の側面に接している導電パターンを介
して行われる。
【００１０】第１の導電形によりドープされている種々
のトランジスタの隣接するソース／ドレイン領域間の第
１のトレンチ及び第２のトレンチの側面に沿って電流が
流れないように、斜め方向の注入によりトランジスタ間
の第１のトレンチ及び第２のトレンチの側面に高ドープ
されたチャネル−ストップ領域を形成してもよい。この
チャネル−ストップ領域は第１の導電形と反対の第２の
導電形によりドープされている。
のトランジスタの隣接するソース／ドレイン領域間の第
１のトレンチ及び第２のトレンチの側面に沿って電流が
流れないように、斜め方向の注入によりトランジスタ間
の第１のトレンチ及び第２のトレンチの側面に高ドープ
されたチャネル−ストップ領域を形成してもよい。この
チャネル−ストップ領域は第１の導電形と反対の第２の
導電形によりドープされている。
【００１１】メモリセルの面積を縮小するために、互い
に電気的に接続されている隣接するトランジスタのソー
ス／ドレイン領域を１つにまとめると有利である。
に電気的に接続されている隣接するトランジスタのソー
ス／ドレイン領域を１つにまとめると有利である。
【００１２】ＤＲＡＭセル装置の種々の特性を改善する
ためにメモリセルの３個のトランジスタに付加的に例え
ばコンデンサのような他のデバイスをメモリセル内に集
積することは本発明の枠内にある。
ためにメモリセルの３個のトランジスタに付加的に例え
ばコンデンサのような他のデバイスをメモリセル内に集
積することは本発明の枠内にある。
【００１３】漏洩電流の故に情報は規則的な時間間隔で
新たに第１のトランジスタのゲート電極に書込まなけれ
ばならない。時間間隔を拡大するために、メモリセルに
その第１のコンデンサ板が第１のトランジスタのゲート
電極と接続されているコンデンサをそれぞれ備えると有
利である。
新たに第１のトランジスタのゲート電極に書込まなけれ
ばならない。時間間隔を拡大するために、メモリセルに
その第１のコンデンサ板が第１のトランジスタのゲート
電極と接続されているコンデンサをそれぞれ備えると有
利である。
【００１４】
【実施例】 本発明を図示の実施例に基づき以下に詳述
する。
する。
【００１５】第１の実施例によればシリコンから成る第
１の基板１は、第１の基板１の表面Ｏに接する厚さ約２
μm の層Ｓ内でｐドープされている。そのドーパント濃
度は約１０17ｃｍ-3である。表面Ｏは第１の範囲Ｂ１及
び第２の範囲Ｂ２を含んでいる（図１及び図２参照）。
第１の範囲Ｂ１及び第２の範囲Ｂ２は幅約０．５μmの
条片の形を有し、互いに並列に延びている。第１の範囲
Ｂ１及び第２の範囲Ｂ２は交互に配置され、互いに接し
ている。第１の範囲Ｂ１は幅約０．５μm 及び長さ約
０．５μm の長方形の第３の範囲Ｂ３を含んでいる（図
１参照）。第１の範囲Ｂ１の隣接する第３の範囲Ｂ３の
中心間隔は約２．２５μm である。隣接する第１の範囲
Ｂ１の隣接する第３の範囲Ｂ３間の最小間隔は約１μm
である。第３の範囲Ｂ３間の第２の範囲Ｂ２内に配置さ
れている長さ約１μm 及び幅約０．５μm の第４の範囲
Ｂ４（図１参照）を覆う第１のフォトレジストマスク
（図示せず）を使用して注入によりｎドープされた深さ
約１５０ｎｍの領域Ｇを形成する（図２Ａ及び図２Ｂ参
照）。領域Ｇのドーパント濃度は約５・１０20ｃｍ-3で
ある。
１の基板１は、第１の基板１の表面Ｏに接する厚さ約２
μm の層Ｓ内でｐドープされている。そのドーパント濃
度は約１０17ｃｍ-3である。表面Ｏは第１の範囲Ｂ１及
び第２の範囲Ｂ２を含んでいる（図１及び図２参照）。
第１の範囲Ｂ１及び第２の範囲Ｂ２は幅約０．５μmの
条片の形を有し、互いに並列に延びている。第１の範囲
Ｂ１及び第２の範囲Ｂ２は交互に配置され、互いに接し
ている。第１の範囲Ｂ１は幅約０．５μm 及び長さ約
０．５μm の長方形の第３の範囲Ｂ３を含んでいる（図
１参照）。第１の範囲Ｂ１の隣接する第３の範囲Ｂ３の
中心間隔は約２．２５μm である。隣接する第１の範囲
Ｂ１の隣接する第３の範囲Ｂ３間の最小間隔は約１μm
である。第３の範囲Ｂ３間の第２の範囲Ｂ２内に配置さ
れている長さ約１μm 及び幅約０．５μm の第４の範囲
Ｂ４（図１参照）を覆う第１のフォトレジストマスク
（図示せず）を使用して注入によりｎドープされた深さ
約１５０ｎｍの領域Ｇを形成する（図２Ａ及び図２Ｂ参
照）。領域Ｇのドーパント濃度は約５・１０20ｃｍ-3で
ある。
【００１６】表面Ｏ上にＳｉＯ2 から成る第１の絶縁層
Ｓ１を析出し、第２のフォトレジストマスク（図示せ
ず）を使用して異方性エッチングによりパターニングす
る（図２Ａ及び２Ｂ参照）。エッチング剤としては例え
ばＣＨＦ3 ＋Ｏ2 が適している。ＳｉＯ2 に対し選択的
にシリコンを異方性エッチングすることにより第１の範
囲Ｂ１及び第２の範囲Ｂ２に対して横方向に並列に延び
る第１のトレンチＧ１及び第２のトレンチＧ２を形成す
る（図２Ａ及び２Ｂ参照）。マスクにはパターニングさ
れた第１の絶縁層Ｓ１を使用する。エッチング剤として
はＨＢｒＦが適している。第１のトレンチＧ１及び第２
のトレンチＧ２は深さ約０．６μm 、幅約０．５μm 及
び長さ約５００μm であり、交互に並列に配置されてい
る。第１のトレンチＧ１の中心線と第３の範囲Ｂ３の中
心との最短の間隔及び第２のトレンチＧ２の中心線と第
３の範囲Ｂ３の中心との最短の間隔は約６２５ｎｍであ
る。第３の範囲Ｂ３内に残っている領域Ｇの部分は第２
のトランジスタの第２のソース／ドレイン領域２Ｓ／Ｄ
２として、また同時に第３のトランジスタの第２のソー
ス／ドレイン領域３Ｓ／Ｄ２として適している。第１の
範囲Ｂ１内の第３の範囲Ｂ３間に残っている領域Ｇの部
分は第１のトランジスタの第１のソース／ドレイン領域
１Ｓ／Ｄ１として適している。第２の範囲Ｂ２内に残っ
ている領域Ｇの部分は第２のトレンチＧ２に沿って隣接
する第１のトランジスタの第１のソース／ドレイン領域
１Ｓ／Ｄ１を互いに接続する。
Ｓ１を析出し、第２のフォトレジストマスク（図示せ
ず）を使用して異方性エッチングによりパターニングす
る（図２Ａ及び２Ｂ参照）。エッチング剤としては例え
ばＣＨＦ3 ＋Ｏ2 が適している。ＳｉＯ2 に対し選択的
にシリコンを異方性エッチングすることにより第１の範
囲Ｂ１及び第２の範囲Ｂ２に対して横方向に並列に延び
る第１のトレンチＧ１及び第２のトレンチＧ２を形成す
る（図２Ａ及び２Ｂ参照）。マスクにはパターニングさ
れた第１の絶縁層Ｓ１を使用する。エッチング剤として
はＨＢｒＦが適している。第１のトレンチＧ１及び第２
のトレンチＧ２は深さ約０．６μm 、幅約０．５μm 及
び長さ約５００μm であり、交互に並列に配置されてい
る。第１のトレンチＧ１の中心線と第３の範囲Ｂ３の中
心との最短の間隔及び第２のトレンチＧ２の中心線と第
３の範囲Ｂ３の中心との最短の間隔は約６２５ｎｍであ
る。第３の範囲Ｂ３内に残っている領域Ｇの部分は第２
のトランジスタの第２のソース／ドレイン領域２Ｓ／Ｄ
２として、また同時に第３のトランジスタの第２のソー
ス／ドレイン領域３Ｓ／Ｄ２として適している。第１の
範囲Ｂ１内の第３の範囲Ｂ３間に残っている領域Ｇの部
分は第１のトランジスタの第１のソース／ドレイン領域
１Ｓ／Ｄ１として適している。第２の範囲Ｂ２内に残っ
ている領域Ｇの部分は第２のトレンチＧ２に沿って隣接
する第１のトランジスタの第１のソース／ドレイン領域
１Ｓ／Ｄ１を互いに接続する。
【００１７】第１の範囲Ｂ１並びに第１のトレンチＧ１
を覆わない第３のフォトレジストマスクを使用して注入
によりｐドープされた第１のチャネル−ストップ領域Ｃ
１を形成する（図２Ａ参照）。注入は第１のチャネル−
ストップ領域Ｃ１が第１のトレンチＧ１の第２の側面１
Ｆ２及び第２の範囲Ｂ２内にある第２のトレンチＧ２の
第１の側面２Ｆ１の部分に接するように斜め方向に行わ
れる。第１のトレンチＧ１の第２の側面及び第２のトレ
ンチＧ２の第１の側面で第１のチャネル−ストップ領域
Ｃ１の幅は約１００ｎｍである。第１のチャネル−スト
ップ領域Ｃ１のドーパント濃度は約１０19ｃｍ-3であ
る。
を覆わない第３のフォトレジストマスクを使用して注入
によりｐドープされた第１のチャネル−ストップ領域Ｃ
１を形成する（図２Ａ参照）。注入は第１のチャネル−
ストップ領域Ｃ１が第１のトレンチＧ１の第２の側面１
Ｆ２及び第２の範囲Ｂ２内にある第２のトレンチＧ２の
第１の側面２Ｆ１の部分に接するように斜め方向に行わ
れる。第１のトレンチＧ１の第２の側面及び第２のトレ
ンチＧ２の第１の側面で第１のチャネル−ストップ領域
Ｃ１の幅は約１００ｎｍである。第１のチャネル−スト
ップ領域Ｃ１のドーパント濃度は約１０19ｃｍ-3であ
る。
【００１８】第２の範囲Ｂ２を覆わない第４のフォトレ
ジストマスク（図示せず）を使用して注入によりｐドー
プされた第２のチャネル−ストップ領域Ｃ２を形成する
（図２Ｂ参照）。注入は第２のチャネル−ストップ領域
Ｃ２が第１のトレンチＧ１の第１の側面１Ｆ１及び第２
のチャネルＧ２の第２の側面２Ｆ２に接するように斜め
方向に行われる。第１のチャネルＧ１の第１の側面１Ｆ
１及び第２のトレンチＧ２の第２の側面２Ｆ２で第２の
チャネル−ストップ領域Ｃ２の幅は約１００ｎｍであ
る。第２のチャネル−ストップ領域Ｃ２のドーパント濃
度は約１０9 ｃｍ-3である。
ジストマスク（図示せず）を使用して注入によりｐドー
プされた第２のチャネル−ストップ領域Ｃ２を形成する
（図２Ｂ参照）。注入は第２のチャネル−ストップ領域
Ｃ２が第１のトレンチＧ１の第１の側面１Ｆ１及び第２
のチャネルＧ２の第２の側面２Ｆ２に接するように斜め
方向に行われる。第１のチャネルＧ１の第１の側面１Ｆ
１及び第２のトレンチＧ２の第２の側面２Ｆ２で第２の
チャネル−ストップ領域Ｃ２の幅は約１００ｎｍであ
る。第２のチャネル−ストップ領域Ｃ２のドーパント濃
度は約１０9 ｃｍ-3である。
【００１９】第２の範囲Ｂ２を覆う第５のフォトレジス
トマスク（図示せず）を使用して注入により第１のトレ
ンチＧ１の底面に接する第２のトランジスタの第１のソ
ース／ドレイン領域２Ｓ／Ｄ１を、また第２のトレンチ
Ｇ２の底面に接する第３のトランジスタの第１のソース
／ドレイン領域３Ｓ／Ｄ１（同時に第１のトランジスタ
の第２のソース／ドレイン領域１Ｓ／Ｄ２である）を形
成する（図４参照）。引続いてのＲＴＰ法で第２のトラ
ンジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１及び
第３のトランジスタの第１のソース／ドレイン領域３Ｓ
／Ｄ１のドーパントを活性化する。第２のトランジスタ
の第１のソース／ドレイン領域２Ｓ／Ｄ１及び第３のト
ランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１は
ｎドープされており、約５・１０20ｃｍ-3のドーパント
濃度を有する。
トマスク（図示せず）を使用して注入により第１のトレ
ンチＧ１の底面に接する第２のトランジスタの第１のソ
ース／ドレイン領域２Ｓ／Ｄ１を、また第２のトレンチ
Ｇ２の底面に接する第３のトランジスタの第１のソース
／ドレイン領域３Ｓ／Ｄ１（同時に第１のトランジスタ
の第２のソース／ドレイン領域１Ｓ／Ｄ２である）を形
成する（図４参照）。引続いてのＲＴＰ法で第２のトラ
ンジスタの第１のソース／ドレイン領域２Ｓ／Ｄ１及び
第３のトランジスタの第１のソース／ドレイン領域３Ｓ
／Ｄ１のドーパントを活性化する。第２のトランジスタ
の第１のソース／ドレイン領域２Ｓ／Ｄ１及び第３のト
ランジスタの第１のソース／ドレイン領域３Ｓ／Ｄ１は
ｎドープされており、約５・１０20ｃｍ-3のドーパント
濃度を有する。
【００２０】熱酸化により第１のトレンチＧ１の第１の
側面１Ｆ１、第２の側面１Ｆ２及び底面及び第２のトレ
ンチＧ２の第１の側面１Ｆ２、第２の側面２Ｆ２及び底
面を覆うゲート誘電体Ｇｄを形成する（図３参照）。
側面１Ｆ１、第２の側面１Ｆ２及び底面及び第２のトレ
ンチＧ２の第１の側面１Ｆ２、第２の側面２Ｆ２及び底
面を覆うゲート誘電体Ｇｄを形成する（図３参照）。
【００２１】引続き厚さ約１５０ｎｍのドープされたポ
リシリコンを析出し、エッチバックし、それにより第１
のトレンチＧ１及び第２のトレンチＧ２の側面にスペー
サを形成する（図３、図４参照）。エッチング剤として
は例えばＣ2 Ｆ6 ＋Ｏ2 が適している。第１のトレンチ
Ｇ１の第１の側面１Ｆ１のスペーサは書込みワード線Ｗ
Ｓの作用をする。第２のトレンチＧ２の第１の側面２Ｆ
１のスペーサは読出しワード線ＷＡの作用をする。第１
の範囲Ｂ１内に配置され、第２のトレンチＧ２の第２の
側面２Ｆ２に接するスペーサの第１の部分は第１のトラ
ンジスタのゲート電極Ｇａ１の作用をする。第１の範囲
Ｂ１内に配置されている書込みワード線ＷＳの部分は第
２のトランジスタのゲート電極Ｇａ２の作用をする。第
１の範囲Ｂ１内に配設されている読出しワード線ＷＡの
部分は第３のトランジスタのゲート電極Ｇａ３の作用を
する。第２の範囲Ｂ２内で第１のトレンチＧ１の第２の
側面１Ｆ２及び第２のトレンチＧ２の第２の側面２Ｆ２
を覆わない第６のフォトレジストマスク（図示せず）を
使用してポリシリコンのエッチングによりスペーサの第
２の部分を除去し、それにより第２のトレンチＧ２に沿
って隣接する第１のトランジスタのゲート電極Ｇａ１を
互いに絶縁する（図３及び図４参照）。第１のチャネル
−ストップ領域Ｃ１及び第２のチャネル−ストップ領域
Ｃ２に接しているスペーサは第１のチャネル−ストップ
領域Ｃ１及び第２のチャネル−ストップ領域Ｃ２の高い
ドーパント濃度のために、第１のチャネル−ストップ領
域Ｃ１及び第２のチャネル−ストップ領域Ｃ２内にチャ
ネル電流が流れることはない。隣接する第２のトランジ
スタのチャネル範囲並びに隣接する第３のトランジスタ
のチャネル範囲は従って互いに分離されている。
リシリコンを析出し、エッチバックし、それにより第１
のトレンチＧ１及び第２のトレンチＧ２の側面にスペー
サを形成する（図３、図４参照）。エッチング剤として
は例えばＣ2 Ｆ6 ＋Ｏ2 が適している。第１のトレンチ
Ｇ１の第１の側面１Ｆ１のスペーサは書込みワード線Ｗ
Ｓの作用をする。第２のトレンチＧ２の第１の側面２Ｆ
１のスペーサは読出しワード線ＷＡの作用をする。第１
の範囲Ｂ１内に配置され、第２のトレンチＧ２の第２の
側面２Ｆ２に接するスペーサの第１の部分は第１のトラ
ンジスタのゲート電極Ｇａ１の作用をする。第１の範囲
Ｂ１内に配置されている書込みワード線ＷＳの部分は第
２のトランジスタのゲート電極Ｇａ２の作用をする。第
１の範囲Ｂ１内に配設されている読出しワード線ＷＡの
部分は第３のトランジスタのゲート電極Ｇａ３の作用を
する。第２の範囲Ｂ２内で第１のトレンチＧ１の第２の
側面１Ｆ２及び第２のトレンチＧ２の第２の側面２Ｆ２
を覆わない第６のフォトレジストマスク（図示せず）を
使用してポリシリコンのエッチングによりスペーサの第
２の部分を除去し、それにより第２のトレンチＧ２に沿
って隣接する第１のトランジスタのゲート電極Ｇａ１を
互いに絶縁する（図３及び図４参照）。第１のチャネル
−ストップ領域Ｃ１及び第２のチャネル−ストップ領域
Ｃ２に接しているスペーサは第１のチャネル−ストップ
領域Ｃ１及び第２のチャネル−ストップ領域Ｃ２の高い
ドーパント濃度のために、第１のチャネル−ストップ領
域Ｃ１及び第２のチャネル−ストップ領域Ｃ２内にチャ
ネル電流が流れることはない。隣接する第２のトランジ
スタのチャネル範囲並びに隣接する第３のトランジスタ
のチャネル範囲は従って互いに分離されている。
【００２２】第１の絶縁パターンＩ１を形成するために
第１のトレンチＧ１及び第２のトレンチＧ２にＳｉＯ2
の析出及び等方性エッチバックによりＳｉＯ2 を満たす
（図４参照）。
第１のトレンチＧ１及び第２のトレンチＧ２にＳｉＯ2
の析出及び等方性エッチバックによりＳｉＯ2 を満たす
（図４参照）。
【００２３】ＳｉＯ2 を約２５０ｎｍの厚さに析出し、
引続き第１の範囲Ｂ１内の第１のトレンチＧ１の第２の
側面１Ｆ２及び第２のトレンチＧ２の第２の側面２Ｆ２
を覆わない第７のフォトレジストマスク（図示せず）を
使用してエッチングし、それにより第２の絶縁パターン
Ｉ２を形成する（図４参照）。
引続き第１の範囲Ｂ１内の第１のトレンチＧ１の第２の
側面１Ｆ２及び第２のトレンチＧ２の第２の側面２Ｆ２
を覆わない第７のフォトレジストマスク（図示せず）を
使用してエッチングし、それにより第２の絶縁パターン
Ｉ２を形成する（図４参照）。
【００２４】引続き第１の範囲Ｂ１内の第１のトレンチ
Ｇ１の第２の側面１Ｆ２を覆わない第８のフォトレジス
トマスク（図示せず）を使用して、まず例えばＣ2 Ｆ6
＋Ｏ2 でポリシリコンを、次いで例えばＣＨＦ3 ＋Ｏ3
でＳｉＯ2 をエッチングし、それにより第１のトレンチ
Ｇ１の第２の側面１Ｆ２のスペーサを除去し、第１のト
レンチＧ１の底面の部分を露出する。
Ｇ１の第２の側面１Ｆ２を覆わない第８のフォトレジス
トマスク（図示せず）を使用して、まず例えばＣ2 Ｆ6
＋Ｏ2 でポリシリコンを、次いで例えばＣＨＦ3 ＋Ｏ3
でＳｉＯ2 をエッチングし、それにより第１のトレンチ
Ｇ１の第２の側面１Ｆ２のスペーサを除去し、第１のト
レンチＧ１の底面の部分を露出する。
【００２５】引続き厚さ約１５０ｎｍのドープされたポ
リシリコンを析出する。第１の範囲Ｂ１内の第１のトレ
ンチＧ１の第２の側面１Ｆ２及び第２のトレンチＧ２の
第２の側面２Ｆ２を覆う第９のフォトレジストマスク
（図示せず）を使用してポリシリコンをエッチングし、
それによりそれぞれ第１のトランジスタのゲート電極Ｇ
ａ１を第２のトランジスタの付随する第１のソース／ド
レイン領域２Ｓ／Ｄ１と接続する水平素子Ｌｈ及び垂直
素子Ｌｖを有する導電パターンを形成する（図５参
照）。
リシリコンを析出する。第１の範囲Ｂ１内の第１のトレ
ンチＧ１の第２の側面１Ｆ２及び第２のトレンチＧ２の
第２の側面２Ｆ２を覆う第９のフォトレジストマスク
（図示せず）を使用してポリシリコンをエッチングし、
それによりそれぞれ第１のトランジスタのゲート電極Ｇ
ａ１を第２のトランジスタの付随する第１のソース／ド
レイン領域２Ｓ／Ｄ１と接続する水平素子Ｌｈ及び垂直
素子Ｌｖを有する導電パターンを形成する（図５参
照）。
【００２６】引続きＳｉＯ2 を約５００ｎｍの厚さに析
出し、第３の範囲Ｂ３を覆わない第１０のフォトレジス
トマスク（図示せず）を使用して、第３のトランジスタ
の第２のソース／ドレイン領域３Ｓ／Ｄ２の部分が露出
されるまでエッチングするようにして第３の絶縁パター
ンＩ３を形成する（図６参照）。次いで例えばタングス
テンを析出し、エッチバックし、それにより形成すべき
ビット線Ｂの第１の接触部Ｋ１を形成する。エッチング
剤としては例えばＳＦ6 が適している。ビット線Ｂは条
片の形をしており、書込みワード線ＷＳ及び読出しワー
ド線ＷＡに対して横方向に互いに並列に延びている。
出し、第３の範囲Ｂ３を覆わない第１０のフォトレジス
トマスク（図示せず）を使用して、第３のトランジスタ
の第２のソース／ドレイン領域３Ｓ／Ｄ２の部分が露出
されるまでエッチングするようにして第３の絶縁パター
ンＩ３を形成する（図６参照）。次いで例えばタングス
テンを析出し、エッチバックし、それにより形成すべき
ビット線Ｂの第１の接触部Ｋ１を形成する。エッチング
剤としては例えばＳＦ6 が適している。ビット線Ｂは条
片の形をしており、書込みワード線ＷＳ及び読出しワー
ド線ＷＡに対して横方向に互いに並列に延びている。
【００２７】ビット線Ｂの形成にはまず例えばアルミニ
ウムを析出し、引続き第２の範囲Ｂ２を覆わない第１１
のフォトレジストマスク（図示せず）を使用してパター
ニングする（図６参照）。
ウムを析出し、引続き第２の範囲Ｂ２を覆わない第１１
のフォトレジストマスク（図示せず）を使用してパター
ニングする（図６参照）。
【００２８】第２の実施例ではシリコンから成る第２の
基板１′が第２の基板１′の表面Ｏ′に接する厚さ約２
μm の層Ｓ′内でｐドープされている。ドーパント濃度
は約１０17ｃｍ-3である。第１の実施例と同様に第２の
基板１′の表面Ｏ′は第１の範囲及び第２の範囲を含ん
でいる。第１の実施例と同様に第１の範囲は第３の範囲
を、また第２の範囲は第４の範囲を含んでる。第１の実
施例におけるように注入によりｎドープされた深さ約１
５０ｎｍの領域Ｇ′を形成する。引続き厚さ約１５０ｎ
ｍのＳｉＯ2 から成る第１の絶縁層Ｓ１′を析出する。
その上にポリシリコンから成る導電層ＳＬ′を析出す
る。更にその上に厚さ約２００ｎｍのＳｉＯ2 から成る
第２の絶縁層Ｓ２′を析出する（図７参照）。
基板１′が第２の基板１′の表面Ｏ′に接する厚さ約２
μm の層Ｓ′内でｐドープされている。ドーパント濃度
は約１０17ｃｍ-3である。第１の実施例と同様に第２の
基板１′の表面Ｏ′は第１の範囲及び第２の範囲を含ん
でいる。第１の実施例と同様に第１の範囲は第３の範囲
を、また第２の範囲は第４の範囲を含んでる。第１の実
施例におけるように注入によりｎドープされた深さ約１
５０ｎｍの領域Ｇ′を形成する。引続き厚さ約１５０ｎ
ｍのＳｉＯ2 から成る第１の絶縁層Ｓ１′を析出する。
その上にポリシリコンから成る導電層ＳＬ′を析出す
る。更にその上に厚さ約２００ｎｍのＳｉＯ2 から成る
第２の絶縁層Ｓ２′を析出する（図７参照）。
【００２９】引続き第１の実施例におけるように第１の
トレンチＧ１′、第２のトレンチＧ２′、第１のトラン
ジスタの第１のソース／ドレイン領域１Ｓ／Ｄ１′、第
３のトランジスタの第２のソース／ドレイン領域３Ｓ／
Ｄ２′及び第２のトランジスタの第２のソース／ドレイ
ン領域２Ｓ／Ｄ２′を形成する。次いで第２の絶縁層Ｓ
２′の残っている部分をＳｉＯ2 のエッチングによりシ
リコンに対し選択的に除去する。引続き第１の実施例に
おけるように第１のチャネル−ストップ領域Ｃ１′、第
２のチャネル−ストップ領域Ｃ２′、第２のトランジス
タの第１のソース／ドレイン領域２Ｓ／Ｄ１′、第３の
トランジスタのソース／ドレイン領域３Ｓ／Ｄ１′、第
１のトランジスタの第２のソース／ドレイン領域１Ｓ／
Ｄ２′、ゲート誘電体Ｇｄ′、第１のトランジスタのゲ
ート電極Ｇａ１′、第２のトランジスタのゲート電極Ｇ
ａ２′、第３のトランジスタのゲート電極Ｇａ３′、書
込みワード線及び読出しワード線を形成する。第１の実
施例におけるように第２のトレンチＧ２′に沿って隣接
する第１のトランジスタのゲート電極Ｇａ１′を第６の
フォトレジストマスクを使用して相互に絶縁する。引続
き第１の実施例におけるように第１のトレンチＧ１′及
び第２のトレンチＧ２′をＳｉＯ2 から成る第１の絶縁
パターンＩ１′で満たす。第１の範囲内の第１のトレン
チＧ１′の第２の側面及び第２のトレンチＧ２′の第２
の側面を覆う第１２のフォトレジストマスク（図示せ
ず）を使用してポリシリコンをＳｉＯ2 に対して選択的
にエッチングする（図８参照）。引続きＳｉＯ2 を析出
し、第１の範囲内の第１のトレンチＧ１′の第２の側面
を覆わない第１３のフォトレジストマスクを使用して導
電層ＳＬ′の一部が露出されるまでエッチングするよう
にして第２の絶縁パターンＩ２′を形成する。引続きポ
リシリコン、次いで再度ＳｉＯ2 をエッチングし、それ
により第１のトレンチＧ１′の底面の部分を露出する。
引続きドープされたポリシリコンを約２５０ｎｍの厚さ
に析出し、エッチバックし、それによりそれぞれ第１の
トランジスタのゲート電極Ｇａ１′を第２のトランジス
タの第１のソース／ドレイン領域２Ｓ／Ｄ１′と接続す
る水平素子Ｌｈ′及び垂直素子Ｌｖ′を有する導電パタ
ーンＬ′を形成する（図９参照）。
トレンチＧ１′、第２のトレンチＧ２′、第１のトラン
ジスタの第１のソース／ドレイン領域１Ｓ／Ｄ１′、第
３のトランジスタの第２のソース／ドレイン領域３Ｓ／
Ｄ２′及び第２のトランジスタの第２のソース／ドレイ
ン領域２Ｓ／Ｄ２′を形成する。次いで第２の絶縁層Ｓ
２′の残っている部分をＳｉＯ2 のエッチングによりシ
リコンに対し選択的に除去する。引続き第１の実施例に
おけるように第１のチャネル−ストップ領域Ｃ１′、第
２のチャネル−ストップ領域Ｃ２′、第２のトランジス
タの第１のソース／ドレイン領域２Ｓ／Ｄ１′、第３の
トランジスタのソース／ドレイン領域３Ｓ／Ｄ１′、第
１のトランジスタの第２のソース／ドレイン領域１Ｓ／
Ｄ２′、ゲート誘電体Ｇｄ′、第１のトランジスタのゲ
ート電極Ｇａ１′、第２のトランジスタのゲート電極Ｇ
ａ２′、第３のトランジスタのゲート電極Ｇａ３′、書
込みワード線及び読出しワード線を形成する。第１の実
施例におけるように第２のトレンチＧ２′に沿って隣接
する第１のトランジスタのゲート電極Ｇａ１′を第６の
フォトレジストマスクを使用して相互に絶縁する。引続
き第１の実施例におけるように第１のトレンチＧ１′及
び第２のトレンチＧ２′をＳｉＯ2 から成る第１の絶縁
パターンＩ１′で満たす。第１の範囲内の第１のトレン
チＧ１′の第２の側面及び第２のトレンチＧ２′の第２
の側面を覆う第１２のフォトレジストマスク（図示せ
ず）を使用してポリシリコンをＳｉＯ2 に対して選択的
にエッチングする（図８参照）。引続きＳｉＯ2 を析出
し、第１の範囲内の第１のトレンチＧ１′の第２の側面
を覆わない第１３のフォトレジストマスクを使用して導
電層ＳＬ′の一部が露出されるまでエッチングするよう
にして第２の絶縁パターンＩ２′を形成する。引続きポ
リシリコン、次いで再度ＳｉＯ2 をエッチングし、それ
により第１のトレンチＧ１′の底面の部分を露出する。
引続きドープされたポリシリコンを約２５０ｎｍの厚さ
に析出し、エッチバックし、それによりそれぞれ第１の
トランジスタのゲート電極Ｇａ１′を第２のトランジス
タの第１のソース／ドレイン領域２Ｓ／Ｄ１′と接続す
る水平素子Ｌｈ′及び垂直素子Ｌｖ′を有する導電パタ
ーンＬ′を形成する（図９参照）。
【００３０】引続き第１の実施例におけるようにして第
３の絶縁パターン、ビット線及びビット線の第１の接触
部を形成する。
３の絶縁パターン、ビット線及びビット線の第１の接触
部を形成する。
【００３１】第３の実施例ではシリコンから成る第３の
基板１″はこの第３の基板１″の表面Ｏ″に接する厚さ
約２μm の層Ｓ″内でｐドープされている。ドーパント
濃度は約１０17ｃｍ-3である。第１の実施例におけるよ
うに表面Ｏ″は第１の範囲及び第２の範囲を含んでい
る。第１の実施例におけるように第１の範囲は第３の範
囲を、また第２の範囲は第４の範囲を含んでいる。マス
クなしの注入によりｎドープされた深さ約１５０ｎｍの
領域Ｇ″を形成する。引続き第２の実施例と同様にＳｉ
Ｏ2 から成る第１の絶縁層Ｓ１″、ポリシリコンから成
る導電層ＳＬ″、ＳｉＯ2 から成る第２の絶縁層、第１
のトレンチＧ１″及び第２のトレンチＧ２″を形成する
（図１０参照）。
基板１″はこの第３の基板１″の表面Ｏ″に接する厚さ
約２μm の層Ｓ″内でｐドープされている。ドーパント
濃度は約１０17ｃｍ-3である。第１の実施例におけるよ
うに表面Ｏ″は第１の範囲及び第２の範囲を含んでい
る。第１の実施例におけるように第１の範囲は第３の範
囲を、また第２の範囲は第４の範囲を含んでいる。マス
クなしの注入によりｎドープされた深さ約１５０ｎｍの
領域Ｇ″を形成する。引続き第２の実施例と同様にＳｉ
Ｏ2 から成る第１の絶縁層Ｓ１″、ポリシリコンから成
る導電層ＳＬ″、ＳｉＯ2 から成る第２の絶縁層、第１
のトレンチＧ１″及び第２のトレンチＧ２″を形成する
（図１０参照）。
【００３２】引続きＳｉＯ2 を析出し、エッチバック
し、それにより第１のトレンチ及び第２のトレンチをＳ
ｉＯ2 で満たす（図１０参照）。第４の範囲を覆わない
第１３のフォトレジストマスクを使用してまずＳｉＯ2
を、次いでポリシリコン及び更にＳｉＯ2 をエッチング
し、それにより表面の一部分を露出する。第１３のフォ
トレジストマスクを除去する。引続き第１４のフォトレ
ジストマスクをシリコンをＳｉＯ2 に対して約３００ｎ
ｍの深さまでエッチングするように形成する。領域Ｇ″
の残っている部分は第２のトランジスタの第２のソース
／ドレイン領域、第３のトランジスタの第２のソース／
ドレイン領域及び第１のトランジスタの第１のソース／
ドレイン領域として適している。更にＳｉＯ2 をエッチ
ングし、それにより第１のトレンチＧ１″及び第２のト
レンチＧ２″の側面及び底面を露出する。
し、それにより第１のトレンチ及び第２のトレンチをＳ
ｉＯ2 で満たす（図１０参照）。第４の範囲を覆わない
第１３のフォトレジストマスクを使用してまずＳｉＯ2
を、次いでポリシリコン及び更にＳｉＯ2 をエッチング
し、それにより表面の一部分を露出する。第１３のフォ
トレジストマスクを除去する。引続き第１４のフォトレ
ジストマスクをシリコンをＳｉＯ2 に対して約３００ｎ
ｍの深さまでエッチングするように形成する。領域Ｇ″
の残っている部分は第２のトランジスタの第２のソース
／ドレイン領域、第３のトランジスタの第２のソース／
ドレイン領域及び第１のトランジスタの第１のソース／
ドレイン領域として適している。更にＳｉＯ2 をエッチ
ングし、それにより第１のトレンチＧ１″及び第２のト
レンチＧ２″の側面及び底面を露出する。
【００３３】次いで第２の実施例におけるように第１の
チャネル−ストップ領域、第２のチャネル−ストップ領
域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極及び第３のトランジス
タのゲート電極を形成する。第２の範囲内の第１のトレ
ンチの第２の側面及び第２のトレンチの第２の側面及び
第３の範囲並びに第４の範囲の部分を覆わない第１４の
フォトレジストマスクを使用してポリシリコンをエッチ
ングし、それによりそれぞれ第２のトレンチに沿って隣
接する第１のトランジスタのゲート電極及びそれぞれ第
２のトレンチに沿って隣接する第２のトランジスタの第
２のソース／ドレイン領域を互いに絶縁する。
チャネル−ストップ領域、第２のチャネル−ストップ領
域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、第２のトランジスタの第１のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極及び第３のトランジス
タのゲート電極を形成する。第２の範囲内の第１のトレ
ンチの第２の側面及び第２のトレンチの第２の側面及び
第３の範囲並びに第４の範囲の部分を覆わない第１４の
フォトレジストマスクを使用してポリシリコンをエッチ
ングし、それによりそれぞれ第２のトレンチに沿って隣
接する第１のトランジスタのゲート電極及びそれぞれ第
２のトレンチに沿って隣接する第２のトランジスタの第
２のソース／ドレイン領域を互いに絶縁する。
【００３４】引続き第２の実施例と同様に導電パター
ン、ビット線及びビット線の第１の接触部を形成する。
ン、ビット線及びビット線の第１の接触部を形成する。
【００３５】これらの３つの実施例のメモリセル内にコ
ンデンサを組込むことができる。これについては第４の
実施例で説明する（図１２参照）。第１の実施例と同様
に第１のトレンチＧ１* 、第２のトレンチＧ２* 、第１
のトランジスタの第１のソース／ドレイン領域１Ｓ／Ｄ
１* 、第３のトランジスタの第２のソース／ドレイン領
域３Ｓ／Ｄ２* 、第２のトランジスタの第２のソース／
ドレイン領域２Ｓ／Ｄ２* 、第１のチャネル−ストップ
領域Ｃ１* 、第２のチャネル−ストップ領域Ｃ２* 、第
２のトランジスタの第１のソース／ドレイン領域２Ｓ／
Ｄ１* 、第３のトランジスタの第１のソース／ドレイン
領域３Ｓ／Ｄ１* 、第１のトランジスタの第２のソース
／ドレイン領域１Ｓ／Ｄ２* 、ゲート誘電体Ｇｄ* 、第
１のトランジスタのゲート電極Ｇａ１* 、第２のトラン
ジスタのゲート電極Ｇａ２* 、第３のトランジスタのゲ
ート電極Ｇａ３* 、書込みワード線、読出しワード線、
第１の絶縁パターンＩ１′、第２の絶縁パターンＩ２′
及び水平素子Ｌｈ* 及び垂直素子Ｌｖ* を有する導電パ
ターンＬ* を形成する。
ンデンサを組込むことができる。これについては第４の
実施例で説明する（図１２参照）。第１の実施例と同様
に第１のトレンチＧ１* 、第２のトレンチＧ２* 、第１
のトランジスタの第１のソース／ドレイン領域１Ｓ／Ｄ
１* 、第３のトランジスタの第２のソース／ドレイン領
域３Ｓ／Ｄ２* 、第２のトランジスタの第２のソース／
ドレイン領域２Ｓ／Ｄ２* 、第１のチャネル−ストップ
領域Ｃ１* 、第２のチャネル−ストップ領域Ｃ２* 、第
２のトランジスタの第１のソース／ドレイン領域２Ｓ／
Ｄ１* 、第３のトランジスタの第１のソース／ドレイン
領域３Ｓ／Ｄ１* 、第１のトランジスタの第２のソース
／ドレイン領域１Ｓ／Ｄ２* 、ゲート誘電体Ｇｄ* 、第
１のトランジスタのゲート電極Ｇａ１* 、第２のトラン
ジスタのゲート電極Ｇａ２* 、第３のトランジスタのゲ
ート電極Ｇａ３* 、書込みワード線、読出しワード線、
第１の絶縁パターンＩ１′、第２の絶縁パターンＩ２′
及び水平素子Ｌｈ* 及び垂直素子Ｌｖ* を有する導電パ
ターンＬ* を形成する。
【００３６】引続き厚さ約３００ｎｍの第２の絶縁層Ｓ
２* をＳｉＯ2 の析出により形成する。第１のトランジ
スタの第１のソース／ドレイン領域１Ｓ／Ｄ１* の上方
の水平素子Ｌｈ* の部分を覆わない第１５のフォトレジ
ストマスク（図示せず）を使用して、第１のトランジス
タの第１のソース／ドレイン領域１Ｓ／Ｄ１* の上方に
ある導電パターンＬ* の水平素子Ｌｈ’の部分が露出さ
れるまでＳｉＯ2 をエッチングする。引続き形成すべき
第１のコンデンサ板Ｐ１* の第２の接触部Ｋ２* を例え
ばタングステンを析出してエッチバックするようにして
形成する。
２* をＳｉＯ2 の析出により形成する。第１のトランジ
スタの第１のソース／ドレイン領域１Ｓ／Ｄ１* の上方
の水平素子Ｌｈ* の部分を覆わない第１５のフォトレジ
ストマスク（図示せず）を使用して、第１のトランジス
タの第１のソース／ドレイン領域１Ｓ／Ｄ１* の上方に
ある導電パターンＬ* の水平素子Ｌｈ’の部分が露出さ
れるまでＳｉＯ2 をエッチングする。引続き形成すべき
第１のコンデンサ板Ｐ１* の第２の接触部Ｋ２* を例え
ばタングステンを析出してエッチバックするようにして
形成する。
【００３７】引続き例えば白金を約２００ｎｍの厚さに
析出する。第１の範囲内の第２のトランジスタの第２の
ソース／ドレイン領域２Ｓ／Ｄ２* 及び第３のトランジ
スタの第２のソース／ドレイン領域３Ｓ／Ｄ２* の上方
の第２の絶縁層Ｓ２* の部分を覆わない第１６のフォト
レジストマスクを使用して白金を例えばＣｌ2 ＋Ｏ2で
エッチングし、それにより第１のコンデンサ板Ｐ１* を
形成する。
析出する。第１の範囲内の第２のトランジスタの第２の
ソース／ドレイン領域２Ｓ／Ｄ２* 及び第３のトランジ
スタの第２のソース／ドレイン領域３Ｓ／Ｄ２* の上方
の第２の絶縁層Ｓ２* の部分を覆わない第１６のフォト
レジストマスクを使用して白金を例えばＣｌ2 ＋Ｏ2で
エッチングし、それにより第１のコンデンサ板Ｐ１* を
形成する。
【００３８】引続き厚さ約２０ｎｍのチタン酸バリウム
ストロンチウムを析出し、その上に厚さ約２００ｎｍの
白金を析出する。第１のトレンチに並列に延びている第
１のコンデンサ板Ｐ１* を含んでいる形成すべき第１の
接触部Ｋ１* 間に配置される条片状の範囲を覆わない第
１７のフォトレジストマスク（図示せず）を使用して同
時に白金及びチタン酸バリウムストロンチウムを例えば
Ｃｌ2 ＋Ｏ2 でエッチングし、それにより第２のコンデ
ンサ板Ｐ２* 及びコンデンサ誘電体Ｋｄ* を形成する。
ストロンチウムを析出し、その上に厚さ約２００ｎｍの
白金を析出する。第１のトレンチに並列に延びている第
１のコンデンサ板Ｐ１* を含んでいる形成すべき第１の
接触部Ｋ１* 間に配置される条片状の範囲を覆わない第
１７のフォトレジストマスク（図示せず）を使用して同
時に白金及びチタン酸バリウムストロンチウムを例えば
Ｃｌ2 ＋Ｏ2 でエッチングし、それにより第２のコンデ
ンサ板Ｐ２* 及びコンデンサ誘電体Ｋｄ* を形成する。
【００３９】引続き第１の実施例におけるようにして第
３の絶縁パターンＩ３* 、ビット線Ｂ* の第１の接触部
Ｋ１* 及びビット線Ｂ* を形成する。
３の絶縁パターンＩ３* 、ビット線Ｂ* の第１の接触部
Ｋ１* 及びビット線Ｂ* を形成する。
【００４０】これらの実施例の多くの変形が考えられる
が、それらは同様に本発明の枠内にある。特に記載した
層、領域、範囲及びトレンチの寸法はそれぞれの要件に
適合させることができる。同じことは提案されているド
ーパント濃度についても云える。ＳｉＯ2 から成るパタ
ーン及び層は特に熱酸化又は析出処理により形成するこ
とができる。ポリシリコンは析出中にも析出後にもドー
プすることができる。ドープされたポリシリコンの代わ
りに例えば金属ケイ化物及び／又は金属を使用すること
もできる。コンデンサ誘電体の材料にはとりわけ例えば
ペロブスカイト型構造のような高誘電率の誘電体が適し
ている。
が、それらは同様に本発明の枠内にある。特に記載した
層、領域、範囲及びトレンチの寸法はそれぞれの要件に
適合させることができる。同じことは提案されているド
ーパント濃度についても云える。ＳｉＯ2 から成るパタ
ーン及び層は特に熱酸化又は析出処理により形成するこ
とができる。ポリシリコンは析出中にも析出後にもドー
プすることができる。ドープされたポリシリコンの代わ
りに例えば金属ケイ化物及び／又は金属を使用すること
もできる。コンデンサ誘電体の材料にはとりわけ例えば
ペロブスカイト型構造のような高誘電率の誘電体が適し
ている。
【００４１】析出されたＳｉＯ2 をエッチバックする代
わりに第１の絶縁パターンを形成するために化学的機械
的研磨を使用することもでき、引続き容易にオーバーエ
ッチングすることもできる。同様のことは導電パターン
にも云える。
わりに第１の絶縁パターンを形成するために化学的機械
的研磨を使用することもでき、引続き容易にオーバーエ
ッチングすることもできる。同様のことは導電パターン
にも云える。
【図１】第１のトレンチ及び第２のトレンチを形成後の
第３の範囲を含む第１の範囲及び第４の範囲を含む第２
の範囲に分割された第１の基板の表面を示す平面図。
第３の範囲を含む第１の範囲及び第４の範囲を含む第２
の範囲に分割された第１の基板の表面を示す平面図。
【図２】Ａは第１の絶縁層、第１のトレンチ、第２のト
レンチ、第１のトランジスタの第１のソース／ドレイン
領域、第２のトランジスタの第２のソース／ドレイン領
域、第３のトランジスタの第２のソース／ドレイン領
域、第１のチャネル−ストップ領域及び第２のチャネル
−ストップ領域を形成後の１層内をドープされた第１の
基板の第１の範囲の中心線ＩＩａ−ＩＩａに沿って切断
した第１の切断面図、Ｂは第２の範囲の中心線ＩＩｂ−
ＩＩｂに沿って切断した図２Ａの基板の第１の切断面に
並列する第２の切断面図。
レンチ、第１のトランジスタの第１のソース／ドレイン
領域、第２のトランジスタの第２のソース／ドレイン領
域、第３のトランジスタの第２のソース／ドレイン領
域、第１のチャネル−ストップ領域及び第２のチャネル
−ストップ領域を形成後の１層内をドープされた第１の
基板の第１の範囲の中心線ＩＩａ−ＩＩａに沿って切断
した第１の切断面図、Ｂは第２の範囲の中心線ＩＩｂ−
ＩＩｂに沿って切断した図２Ａの基板の第１の切断面に
並列する第２の切断面図。
【図３】第２のトランジスタの第１のソース／ドレイン
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極及び第３のトランジス
タのゲート電極を形成後の図２Ｂの切断面図。
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極及び第３のトランジス
タのゲート電極を形成後の図２Ｂの切断面図。
【図４】第２のトランジスタの第１のソース／ドレイン
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極、第３のトランジスタ
のゲート電極、第１の絶縁パターン及び第２の絶縁パタ
ーンを形成後の図２Ａの切断面図。
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極、第３のトランジスタ
のゲート電極、第１の絶縁パターン及び第２の絶縁パタ
ーンを形成後の図２Ａの切断面図。
【図５】それぞれ第１のトランジスタのゲート電極を第
２のトランジスタの第１のソース／ドレイン領域と接続
する導電パターンを形成後の図４の切断面図。
２のトランジスタの第１のソース／ドレイン領域と接続
する導電パターンを形成後の図４の切断面図。
【図６】ビット線及びビット線の接触部を形成後の図５
の切断面図。
の切断面図。
【図７】第１の領域を注入し、第１の絶縁層、導電層及
び第２の絶縁層を析出後の1 層内をドープされた第２の
基板の図２Ａの切断面と同じ切断面図。
び第２の絶縁層を析出後の1 層内をドープされた第２の
基板の図２Ａの切断面と同じ切断面図。
【図８】第１のトレンチ、第２のトレンチ、第１のトラ
ンジスタの第１のソース／ドレイン領域、第２のトラン
ジスタの第２のソース／ドレイン領域、第３のトランジ
スタの第２のソース／ドレイン領域、チャネル−ストッ
プ領域、第２のトランジスタの第１のソース／ドレイン
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極、第３のトランジスタ
のゲート電極及び第１の絶縁パターンを形成後の図７の
切断面図。
ンジスタの第１のソース／ドレイン領域、第２のトラン
ジスタの第２のソース／ドレイン領域、第３のトランジ
スタの第２のソース／ドレイン領域、チャネル−ストッ
プ領域、第２のトランジスタの第１のソース／ドレイン
領域、第３のトランジスタの第１のソース／ドレイン領
域、第１のトランジスタの第２のソース／ドレイン領
域、ゲート誘電体、第１のトランジスタのゲート電極、
第２のトランジスタのゲート電極、第３のトランジスタ
のゲート電極及び第１の絶縁パターンを形成後の図７の
切断面図。
【図９】第２の絶縁パターン及び導電パターンを形成後
の図８の切断面図。
の図８の切断面図。
【図１０】第１の絶縁層、導電層及びＳｉＯ2 を満たさ
れた第１のトレンチと第２のトレンチを形成後の第３の
基板の図２Ｂの切断面と同じ切断面図。
れた第１のトレンチと第２のトレンチを形成後の第３の
基板の図２Ｂの切断面と同じ切断面図。
【図１１】くぼみを形成後の第１０の切断面図。
【図１２】そのメモリセルがそれぞれ３個の縦型トラン
ジスタ及び１個のコンデンサから成るＤＲＡＭセル装置
を完成後の第４の基板の図６の切断面と同じ切断面図。
ジスタ及び１個のコンデンサから成るＤＲＡＭセル装置
を完成後の第４の基板の図６の切断面と同じ切断面図。
１ 第１の基板 １′ 第２の基板 １″ 第３の基板 Ｏ 第１の基板の表面 Ｏ′ 第２の基板の表面 Ｏ″ 第３の基板の表面 Ｇ１、Ｇ１′、Ｇ１″、Ｇ１* 各実施例の第１のトレ
ンチ Ｇ２、Ｇ２′、Ｇ２″、Ｇ２* 各実施例の第２のトレ
ンチ Ｂ１ 第１の範囲 Ｂ２ 第２の範囲 Ｂ３ 第３の範囲 Ｂ４ 第４の範囲 Ｓ、Ｓ′ 層 ＳＬ′、ＳＬ″ 導電層 Ｓ１、Ｓ１′、Ｓ１″、Ｓ１* 各実施例の第１の絶
縁層 Ｓ２、Ｓ２′、Ｓ２″、Ｓ２* 各実施例の第２の絶縁
層 ＳＬ′、ＳＬ″ 導電層 Ｃ１、Ｃ１* 第１のチャネル−ストップ領域 Ｃ２、Ｃ２* 第２のチャネル−ストップ領域 Ｇ、Ｇ′、Ｇ″ 領域 １Ｓ／Ｄ１ 第１のトランジスタの第１のソース／ドレ
イン領域 １Ｓ／Ｄ２ 第１のトランジスタの第２のソース／ドレ
イン領域 ２Ｓ／Ｄ１ 第２のトランジスタの第１のソース／ドレ
イン領域 ２Ｓ／Ｄ２ 第２のトランジスタの第２のソース／ドレ
イン領域 ３Ｓ／Ｄ１ 第３のトランジスタの第１のソース／ドレ
イン領域 ３Ｓ／Ｄ２ 第３のトランジスタの第２のソース／ドレ
イン領域 １Ｆ１、１Ｆ１* 第１のトレンチの第１の側面 １Ｆ２ 第１のトレンチの第２の側面 ２Ｆ１、２Ｆ１* 第２のトレンチの第１の側面 ２Ｆ２、２Ｆ２* 第２のトレンチの第２の側面 Ｇｄ、Ｇｄ′ ゲート誘電体 Ｇａ１、Ｇａ１* 第１のトランジスタのゲート電極 Ｇａ２、Ｇａ２* 第２のトランジスタのゲート電極 Ｇａ３、Ｇａ３* 第３のトランジスタのゲート電極 Ｉ１、Ｉ１* 第１の絶縁パターン Ｉ２、Ｉ２* 第２の絶縁パターン Ｉ３、Ｉ３* 第３の絶縁パターン Ｌ、Ｌ* 導電パターン Ｌｈ、Ｌｈ* 水平素子 Ｌｖ、Ｌｖ* 垂直素子 Ｋ１、Ｋ１*、 第１の接触部、 Ｋ２* 第４の実施例の第２の接触部 Ｋｄ* 第４の実施例のコンデンサ誘電体 Ｐ１* 第４の実施例の第１のコンデンサ板 Ｐ２* 第４の実施例の第２のコンデンサ板 Ｂ、Ｂ* ビット線 ＷＡ 読出しワード線 ＷＳ 書込みワード線 Ｖ くぼみ
ンチ Ｇ２、Ｇ２′、Ｇ２″、Ｇ２* 各実施例の第２のトレ
ンチ Ｂ１ 第１の範囲 Ｂ２ 第２の範囲 Ｂ３ 第３の範囲 Ｂ４ 第４の範囲 Ｓ、Ｓ′ 層 ＳＬ′、ＳＬ″ 導電層 Ｓ１、Ｓ１′、Ｓ１″、Ｓ１* 各実施例の第１の絶
縁層 Ｓ２、Ｓ２′、Ｓ２″、Ｓ２* 各実施例の第２の絶縁
層 ＳＬ′、ＳＬ″ 導電層 Ｃ１、Ｃ１* 第１のチャネル−ストップ領域 Ｃ２、Ｃ２* 第２のチャネル−ストップ領域 Ｇ、Ｇ′、Ｇ″ 領域 １Ｓ／Ｄ１ 第１のトランジスタの第１のソース／ドレ
イン領域 １Ｓ／Ｄ２ 第１のトランジスタの第２のソース／ドレ
イン領域 ２Ｓ／Ｄ１ 第２のトランジスタの第１のソース／ドレ
イン領域 ２Ｓ／Ｄ２ 第２のトランジスタの第２のソース／ドレ
イン領域 ３Ｓ／Ｄ１ 第３のトランジスタの第１のソース／ドレ
イン領域 ３Ｓ／Ｄ２ 第３のトランジスタの第２のソース／ドレ
イン領域 １Ｆ１、１Ｆ１* 第１のトレンチの第１の側面 １Ｆ２ 第１のトレンチの第２の側面 ２Ｆ１、２Ｆ１* 第２のトレンチの第１の側面 ２Ｆ２、２Ｆ２* 第２のトレンチの第２の側面 Ｇｄ、Ｇｄ′ ゲート誘電体 Ｇａ１、Ｇａ１* 第１のトランジスタのゲート電極 Ｇａ２、Ｇａ２* 第２のトランジスタのゲート電極 Ｇａ３、Ｇａ３* 第３のトランジスタのゲート電極 Ｉ１、Ｉ１* 第１の絶縁パターン Ｉ２、Ｉ２* 第２の絶縁パターン Ｉ３、Ｉ３* 第３の絶縁パターン Ｌ、Ｌ* 導電パターン Ｌｈ、Ｌｈ* 水平素子 Ｌｖ、Ｌｖ* 垂直素子 Ｋ１、Ｋ１*、 第１の接触部、 Ｋ２* 第４の実施例の第２の接触部 Ｋｄ* 第４の実施例のコンデンサ誘電体 Ｐ１* 第４の実施例の第１のコンデンサ板 Ｐ２* 第４の実施例の第２のコンデンサ板 Ｂ、Ｂ* ビット線 ＷＡ 読出しワード線 ＷＳ 書込みワード線 Ｖ くぼみ
Claims (20)
- 【請求項１】 それぞれ第１のトランジスタ、第２のト
ランジスタ及び第３のトランジスタを含み、 第１のトランジスタのゲート電極（Ｇａ１）が第２のト
ランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ
１）と接続されており、 第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）が書込みビット線（Ｂ）と接続されており、 第２のトランジスタのゲート電極（Ｇａ２）が書込みワ
ード線（ＷＳ）と接続されており、 第３のトランジスタのゲート電極（Ｇａ３）が読出しワ
ード線（ＷＡ）と接続されており、 第１のトランジスタの第２のソース／ドレイン領域（１
Ｓ／Ｄ２）が第３のトランジスタの第１のソース／ドレ
イン領域（３Ｓ／Ｄ１）と接続されており、 第３のトランジスタの第２のソース／ドレイン領域（３
Ｓ／Ｄ２）が読出しビット線（Ｂ）と接続されているＤ
ＲＡＭセル装置において、 第１のトランジスタ、第２のトランジスタ及び第３のト
ランジスタが縦型ＭＯＳトランジスタであることを特徴
とするＤＲＡＭセル装置。 - 【請求項２】 半導体材料から成る基板（１）内にある
第１のトレンチ（Ｇ１）の第１の側面にゲート誘電体
（Ｇｄ）が備えられており、 第２のトレンチ（Ｇ２）の第１の側面にゲート誘電体
（Ｇｄ）が備えられており、 第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）が
ほぼ並列に延びており、 書込みワード線（ＷＳ）が第１のトレンチ（Ｇ１）に沿
って延びており、 読出しワード線（ＷＡ）が第２のトレンチ（Ｇ２）に沿
って延びており、 第１のトレンチ（Ｇ１）内の第２のトランジスタのゲー
ト電極（Ｇａ２）が第１のトレンチ（Ｇ１）の第１の側
面（１Ｆ１）に接しており、 第２のトレンチ（Ｇ２）内の第３のトランジスタのゲー
ト電極（Ｇａ３）が第２のトレンチ（Ｇ２）の第１の側
面（２Ｆ１）に接していることを特徴とする請求項１記
載のＤＲＡＭセル装置。 - 【請求項３】 第２のトランジスタの第１のソース／ド
レイン領域（２Ｓ／Ｄｌ）が第１のトレンチ（Ｇ１）の
底部に接しており、 第３のトランジスタの第１のソース／ドレイン領域（３
Ｓ／Ｄ１）が第２のトレンチ（Ｇ２）の底部に接してお
り、 第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）が第１のトレンチ（Ｇ１）の第１の側面（１
Ｆ１）に側方で接しており、 第３のトランジスタの第２のソース／ドレイン領域（３
Ｓ／Ｄ２）が第２のトレンチ（Ｇ２）の第１の側面（２
Ｆ１）に側方で接しており、 書込みビット線（Ｂ）と読出しビット線（Ｂ）が書込み
ワード線（ＷＳ）及び読出しワード線（ＷＡ）に対して
横方向に延びており、 書込みビット線（Ｂ）が第２のトランジスタの第２のソ
ース／ドレイン領域（２Ｓ／Ｄ１）の上方に、また読出
しビット線（Ｂ）が第３のトランジスタの第１のソース
／ドレイン領域（３Ｓ／Ｄ１）の上方に配設されている
ことを特徴とする請求項２記載のＤＲＡＭセル装置。 - 【請求項４】 第１のトランジスタのゲート電極（Ｇａ
１）が第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）
に接するとともに第２のトレンチ（Ｇ２）内に配設され
ており、 第２のトレンチ（Ｇ２）の第２の側面（２Ｆ２）にゲー
ト誘電体（Ｇｄ）が備えられており、 第３のトランジスタの第１のソース／ドレイン領域（３
Ｓ／Ｄ１）が第１のトランジスタの第２のソース／ドレ
イン領域（１Ｓ／Ｄ２）と１つに合しており、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）が第２のトレンチ（Ｇ２）の第２の側面（２
Ｆ２）に側方で接しており、 第１のトランジスタのゲート電極（Ｇａ１）が第２のト
ランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ
１）と導電パターン（Ｌ）を介して接続されており、 この導電パターン（Ｌ）が水平素子（Ｌｈ）と垂直素子
（Ｌｖ）とを有し、 水平素子（Ｌｈ）は第１のトランジスタの第１のソース
／ドレイン領域（１Ｓ／Ｄ１）の上方に配設されている
第１の絶縁層（Ｓ１）の第１の部分の上方に配設されて
おり、 垂直素子（Ｌｖ）は第１のトレンチ（Ｇ１）の第２の側
面（１Ｆ２）に接するとともに第１のトレンチ（Ｇ１）
内に配設されており、 読出しビット線（Ｂ）が書込みビット線（Ｂ）と１つに
合していることを特徴とする請求項３記載のＤＲＡＭセ
ル装置。 - 【請求項５】 第１のトランジスタの第１のソース／ド
レイン領域（１Ｓ／Ｄ１）が第１のトレンチ（Ｇ１）の
第２の側面（１Ｆ２）に側方で接しており、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）、第１のトランジスタの第２のソース／ドレ
イン領域（１Ｓ／Ｄ２）、第２のトランジスタの第１の
ソース／ドレイン領域（２Ｓ／Ｄ１）、第２のトランジ
スタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）、第
３のトランジスタの第１のソース／ドレイン領域（３Ｓ
／Ｄ１）及び第３のトランジスタの第２のソース／ドレ
イン領域（３Ｓ／Ｄ２）が第１の導電形によりドープさ
れており、 基板（１）が、基板（１）の表面（Ｏ）に接している層
（Ｓ）内では第１の導電形と反対の第２の導電形により
ドープされており、 この層（Ｓ）は第１のドーパント濃度を有しており、 第１のチャネル−ストップ領域（Ｃ１）が第１のトレン
チ（Ｇ１）の第２の側面に接するとともに基板（１）内
に配設されており、 第１のトレンチ（Ｇ１）の第２の側面にゲート誘電体
（Ｇｄ）が備えられており、 第１のチャネル−ストップ領域（Ｃ１）が第２の導電形
によりドープされるとともに第１のドーパント濃度より
も高い第２のドーパント濃度を有していることを特徴と
する請求項４記載のＤＲＡＭセル装置。 - 【請求項６】 第２のトランジスタの隣接する第２のソ
ース／ドレイン領域（２Ｓ／Ｄ２）と第３のトランジス
タの隣接する第２のソース／ドレイン領域（３Ｓ／Ｄ
２）がそれぞれ絶縁材で満たされたくぼみにより互いに
絶縁されていることを特徴とする請求項１乃至５の１つ
に記載のＤＲＡＭセル装置。 - 【請求項７】 メモリセルがそれぞれ１個のコンデンサ
を含んでおり、 このコンデンサが第１のコンデンサ板（Ｐ１* ）、第２
のコンデンサ板（Ｐ２* ）及び第１のコンデンサ板と第
２のコンデンサ板との間に配設されたコンデンサ誘電体
（Ｋｄ* ）を含んでおり、 第１のコンデンサ板（Ｐ１* ）が第１のトランジスタの
第１のソース／ドレイン領域（１Ｓ／Ｄ１* ）と接続さ
れていることを特徴とする請求項１乃至６の１つに記載
のＤＲＡＭセル装置。 - 【請求項８】 第１のコンデンサ板（Ｐ１* ）が第２の
接触部（Ｋ２* ）を介して第１のトランジスタの第１の
ソース／ドレイン領域（１Ｓ／Ｄ１* ）と接続されると
ともに第１のトランジスタの第１のソース／ドレイン領
域（１Ｓ／Ｄ１* ）の上方に配設されており、 第２のコンデンサ板（Ｐ２* ）が第１のコンデンサ板
（Ｐ１* ）の上方及びビット線（Ｂ* ）の下方に配設さ
れており、 第２のコンデンサ板（Ｐ２* ）が第１のトレンチ（Ｇ１
* ）に沿って隣接するコンデンサにより接続されている
ことを特徴とする請求項７記載のＤＲＡＭセル装置。 - 【請求項９】 それぞれ第１のトランジスタ、第２のト
ランジスタ及び第３のトランジスタを含んでいるメモリ
セル装置を形成し、 書込みワード線（ＷＳ）及び読出しワード線（ＷＡ）及
びこれらの書込みワード線（ＷＳ）及び読出しワード線
（ＷＡ）に対し横方向に書込みビット線（Ｂ）及び読出
しビット線（Ｂ）を形成し、 ゲート電極、第１のソース／ドレイン領域及び第２のソ
ース／ドレイン領域を形成し、 第１のトランジスタのゲート電極（Ｇａ１）を第２のト
ランジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ
１）と接続し、 第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）を書込みビット線（Ｂ）と接続し、 第２のトランジスタのゲート電極（Ｇａ２）を書込みワ
ード線（ＷＳ）と接続し、 第３のトランジスタのゲート電極（Ｇａ３）を読出しワ
ード線（ＷＡ）と接続し、 第１のトランジスタの第２のソース／ドレイン領域（１
Ｓ／Ｄ２）を第３のトランジスタの第１のソース／ドレ
イン領域（３Ｓ／Ｄ１）と接続し、 第３のトランジスタの第２のソース／ドレイン領域（３
Ｓ／Ｄ２）を読出しビット線（Ｂ）と接続し、 第１のトランジスタ、第２のトランジスタ及び第３のト
ランジスタを縦型トランジスタとして形成することを特
徴とするＤＲＡＭセル装置の製造方法。 - 【請求項１０】 基板（１）内に互いにほぼ並列して延
びている第１のトレンチ（Ｇ１）と第２のトレンチ（Ｇ
２）を形成し、 第１のトレンチ（Ｇ１）の第１の側面（１Ｆ１）及び第
２のトレンチ（Ｇ２）の第１の側面（２Ｆ１）にゲート
誘電体（Ｇｄ）を備え、 第２のトランジスタのゲート電極（Ｇａ２）を第１のト
レンチ（Ｇ１）内にスペーサとして第１のトレンチ（Ｇ
１）の第１の側面（１Ｆ１）に接するように形成し、 書込みワード線（ＷＳ）が第１のトレンチ（Ｇ１）に沿
って延びており、 第３のトランジスタのゲート電極（Ｇａ３）を第２のト
レンチ（Ｇ２）内にスペーサとして第２のトレンチ（Ｇ
２）の第１の側面（２Ｆ１）に接するように形成し、 読出しワード線（ＷＡ）が第２のトレンチ（Ｇ２）に沿
って延びていることを特徴とする請求項９記載の方法。 - 【請求項１１】 第２のトランジスタの第１のソース／
ドレイン領域（２Ｓ／Ｄ１）を第１のトレンチ（Ｇ１）
の底面に接するように形成し、 第３のトランジスタの第１のソース／ドレイン領域（３
Ｓ／Ｄ１）を第２のトレンチ（Ｇ２）の底面に接するよ
うに形成し、 第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）を第１のトレンチ（Ｇ１）の第１の側面（１
Ｆ１）の側方に接するように形成し、 第３のトランジスタの第２のソース／ドレイン領域（３
Ｓ／Ｄ２）を第２のトレンチ（Ｇ２）の第１の側面（２
Ｆ１）の側方に接するように形成し、 書込みビット線（Ｂ）と読出しビット線（Ｂ）を書込み
ワード線（ＷＳ）と読出しワード線（ＷＡ）に対して横
方向に走るように形成し、 書込みビット線（Ｂ）を第２のトランジスタの第１のソ
ース／ドレイン領域（２Ｓ／Ｄ１）の上方に、また読出
しビット線（Ｂ）を第３のトランジスタの第１のソース
／ドレイン領域（３Ｓ／Ｄ１）の上方に形成することを
特徴とする請求項１０記載の方法。 - 【請求項１２】 第２のトレンチ（Ｇ２）の第２の側面
（２Ｆ２）にゲート誘電体（Ｇｄ）を備え、 第１のトランジスタのゲート電極（Ｇａ１）を第２のト
レンチ（Ｇ２）内に第２のトレンチ（Ｇ２）の第２の側
面（２Ｆ２）に接するように形成し、 第２のトランジスタの第２のソース／ドレイン領域（２
Ｓ／Ｄ２）を第１のトレンチ（Ｇ１）の底面に接するよ
うに形成し、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）を第２のトレンチ（Ｇ２）の第２の側面（２
Ｆ２）の側方に接するように形成し、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）の上方に導電パターン（Ｌ）の水平素子（Ｌ
ｈ）が第１のトランジスタのゲート電極（Ｇａ１）と接
続するように形成し、 第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）に接す
るようにゲート誘電体（Ｇｄ）を形成し、 第１のトレンチ（Ｇ１）内に第１のトレンチ（Ｇ１）の
第２の側面（１Ｆ２）に接するように導電パターン
（Ｌ）の垂直素子（Ｌｖ）を、第２のトランジスタの第
１のソース／ドレイン領域（２Ｓ／Ｄ１）及び導電パタ
ーン（Ｌ）の水平素子（Ｌｈ）と接続するように形成
し、 それぞれ読出しビット線（Ｂ）としてもまた書込みビッ
ト線（Ｂ）としても使用されるビット線（Ｂ）を形成す
ることを特徴とする請求項１１記載の方法。 - 【請求項１３】 半導体材料を含む基板（１）を基板
（１）の表面（Ｏ）に接する層（Ｓ）内で第２の導電形
により第１のドーパント濃度でドープし、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）を第１のトレンチ（Ｇ１）の第２の側面（１
Ｆ２）の側方に接するように形成し、 第１のメモリセルの第３のトランジスタの第２のソース
／ドレイン領域（３Ｓ／Ｄ２）及び隣接する第２のメモ
リセルの第２のトランジスタの第２のソース／ドレイン
領域（２Ｓ／Ｄ２）をそれらが互いに接するか又は１つ
に合するように形成し、 基板（１）内に、第１のトランジスタの第１のソース／
ドレイン領域（１Ｓ／Ｄ１）、第１のトランジスタの第
２のソース／ドレイン領域（１Ｓ／Ｄ２）、第２のトラ
ンジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ
１）、第２のトランジスタの第２のソース／ドレイン領
域（２Ｓ／Ｄ２）、第３のトランジスタの第１のソース
／ドレイン領域（３Ｓ／Ｄ１）及び第３のトランジスタ
の第２のソース／ドレイン領域（３Ｓ／Ｄ２）を第２の
導電形とは反対の第１の導電形によりドープするように
して注入により形成し、 第１のトレンチ（Ｇ１）の外側に第１のトレンチ（Ｇ
１）の第２の側面に接して注入により第２の導電形によ
りドープされた第１のチャネル−ストップ領域（Ｃ１）
を、第１のドーパント濃度よりも高い第２のドーパント
濃度を有するように形成し、 第１のトランジスタの第１のソース／ドレイン領域（１
Ｓ／Ｄ１）、第１のトランジスタの第２のソース／ドレ
イン領域（１Ｓ／Ｄ２）、第２のトランジスタの第１の
ソース／ドレイン領域（２Ｓ／Ｄ１）、第２のトランジ
スタの第２のソース／ドレイン領域（２Ｓ／Ｄ２）、第
３のトランジスタの第１のソース／ドレイン領域（３Ｓ
／Ｄ１）及び第３のトランジスタの第２のソース／ドレ
イン領域（３Ｓ／Ｄ２）の上方にビット線（Ｂ）が延び
ていることを特徴とする請求項１２記載の方法。 - 【請求項１４】 基板（１）の層（Ｓ）内に第１の導電
形によりドープされた領域（Ｇ）を形成し、 表面（Ｏ）上に絶縁材を施し、パターニングされた第１
の絶縁層（Ｓ１）が形成されるようにエッチングし、 領域（Ｇ）から第１のトレンチ（Ｇ１）及び第２のトレ
ンチ（Ｇ２）を形成することにより第１のトランジスタ
の第１のソース／ドレイン領域（１Ｓ／Ｄ１）、第２の
トランジスタの第２のソース／ドレイン領域（２Ｓ／Ｄ
２）及び第３のトランジスタの第２のソース／ドレイン
領域（３Ｓ／Ｄ２）を形成し、 第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ２）を
形成した後第１のチャネル−ストップ領域（Ｃ１）を傾
め方向の注入により形成し、 第１のチャネル−ストップ領域（Ｃ１）の形成後第３の
トランジスタの第１のソース／ドレイン領域（３Ｓ／Ｄ
１）、第１のトランジスタの第２のソース／ドレイン領
域（１Ｓ／Ｄ２）及び第２のトランジスタの第１のソー
ス／ドレイン領域（２Ｓ／Ｄ１）の注入の際に、隣接す
るビット線（Ｂ）間にある第２の範囲（Ｂ２）が注入さ
れないように保護する条片状の第５のフォトレジストマ
スクを使用し、第１のトランジスタのゲート電極（Ｇａ
１）、第２のトランジスタのゲート電極（Ｇａ２）及び
第３のトランジスタのゲート電極（Ｇａ３）を形成する
ためゲート誘電体（Ｇｄ）の形成後導電材を析出し、第
１のトランジスタのゲート電極（Ｇａ１）、第２のトラ
ンジスタのゲート電極（Ｇａ２）及び第３のトランジス
タのゲート電極（Ｇａ３）がスペーサの形に形成される
ようにエッチバックし、 第６のフォトレジストマスクを使用して第２のトレンチ
（Ｇ２）に沿って隣接する第１のゲート電極（Ｇａ１）
を導電材のエッチングにより相互に絶縁し、 引続き第１のトレンチ（Ｇ１）及び第２のトレンチ（Ｇ
２）を絶縁材で満たし、 導電パターン（Ｌ）を形成した後第１０のフォトレジス
トマスクを使用して第３のトランジスタの第２のソース
／ドレイン領域（３Ｓ／Ｄ２）及び第２のトランジスタ
の第２のソース／ドレイン領域（２Ｓ／Ｄ２）を部分的
に露出するように絶縁材をエッチングするようにして第
３の絶縁パターン（Ｉ３）を絶縁材から形成し、 引続き導電材を施し、第１１のフォトレジストマスクを
使用してビット線（Ｂ）及びビット線（Ｂ）の接触部
（Ｋ）が形成されるようにパターニングすることを特徴
とする請求項１３記載の方法。 - 【請求項１５】 第１の絶縁パターン（Ｉ１）を形成し
た後第２の絶縁パターン（Ｉ２）を、絶縁材を施し第１
のトレンチ（Ｇ１）の第２の側面（１Ｆ２）及び第２の
トレンチ（Ｇ２）の第２の側面（２Ｆ２）は覆わない第
７のフォトレジストマスクを使用して第１のゲート電極
（Ｇａ１）が部分的に露出されるようにエッチングして
形成し、 第１のトレンチ（Ｇ１）の第２の側面（１Ｆ２）を覆わ
ない第８のフォトレジストマスクを使用して第２のトラ
ンジスタの第１のソース／ドレイン領域（２Ｓ／Ｄ１）
を部分的に露出し、引続き導電パターン（Ｌ）を形成す
るために導電材を析出し、パターニングすることを特徴
とする請求項１４記載の方法。 - 【請求項１６】 表面（Ｏ′）上に施された絶縁材をエ
ッチングする前にこの絶縁材の上方に導電層（Ｓ１′）
を施し、 第１のトレンチ（Ｇ１′）及び第２のトレンチ（Ｇ
２′）を絶縁材で満たした後第１のトレンチ（Ｇ１′）
の第２の側面（１Ｆ２* ）及び第２のトレンチ（Ｇ
２′）の第２の側面（２Ｆ２* ）を覆う第１２のフォト
レジストマスクを使用して導電層（Ｓ１′）を部分的に
除去し、 引続き絶縁材を施すとともに第１のトレンチ（Ｇ１）の
第２の側面（１Ｆ２′）を覆わない第１３のフォトレジ
ストマスクを使用してパターニングし、 引続き第２のトランジスタの第１のソース／ドレイン領
域（２Ｓ／Ｄ１′）をエッチングにより露出し、 引続き導電パターン（Ｌ′）を形成するために導電材を
析出及びパターニングすることを特徴とする請求項１４
記載の方法。 - 【請求項１７】 第２のトランジスタの隣接する第２の
ソース／ドレイン領域（２Ｓ／Ｄ２）を絶縁するために
領域（Ｇ）を第２のトランジスタの第２のソース／ドレ
イン領域（２Ｓ／Ｄ２）間にある第４の範囲（Ｂ４）を
覆う第１のフォトレジストマスクを使用して注入により
形成することを特徴とする請求項１５又は１６記載の方
法。 - 【請求項１８】 領域（Ｇ″）をマスクなしの注入によ
り形成し、 隣接する第２のトランジスタの第２のソース／ドレイン
領域を絶縁するためにくぼみ（Ｖ）を形成して絶縁材で
満たすことを特徴とする請求項１５又は１６記載の方
法。 - 【請求項１９】 メモリセル用にそれぞれ第１のコンデ
ンサ板（Ｐ１* ）、コンデンサ誘電体（Ｋｄ* ）及び第
２のコンデンサ板（Ｐ２* ）を有するコンデンサを形成
し、 第１のコンデンサ板（Ｐ１* ）を第１のトランジスタの
第１のソース／ドレイン領域（１Ｓ／Ｄ１* ）と接続す
ることを特徴とする請求項９乃至１８の１つに記載の方
法。 - 【請求項２０】 第１のコンデンサ板（Ｐ１* ）を第１
のトランジスタの第１のソース／ドレイン領域（１Ｓ／
Ｄ１* ）の上方に形成し、 第１のコンデンサ板（Ｐ１* ）を第１のトランジスタの
第１のソース／ドレイン領域（１Ｓ／Ｄ１* ）と接続す
る第２の接触部（Ｋ２* ）を形成し、 コンデンサ誘電体（Ｋｄ* ）を第１のコンデンサ板（Ｐ
１* ）の上方に、第２のコンデンサ板（Ｐ２* ）をコン
デンサ誘電体（Ｋｄ* ）の上方にまたビット線（Ｂ* ）
を第２のコンデンサ板（Ｐ２* ）の上方に形成し、 第２のコンデンサ板（Ｐ２* ）を第１のトレンチ（Ｇ１
* ）に沿って隣接するコンデンサにより接続することを
特徴とする請求項１９記載の方法。
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