KR100487852B1 - 하나 이상의 커패시터 및 이것에 접속된 하나 이상의트랜지스터를 구비한 회로 장치 - Google Patents
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Abstract
본 발명은 하나 이상의 커패시터 및 이것에 접속된 하나 이상의 트랜지스터를 구비한 회로 장치에 관한 것이다. 상기 트랜지스터는 제 1 소오스/드레인 영역(S/D1), 그것에 인접한 채널 영역(KA), 그것에 인접한 제 2 소오스/드레인 영역(S/D2), 게이트 유전체(GD) 및 게이트 전극을 포함한다. 상기 커패시터의 제 1 커패시터 전극(SP)은 제 1 소오스/드레인 영역(S/D1)에 접속된다. 절연 구조물은 회로 장치의 절연 영역을 완전히 둘러싼다. 적어도 제 1 커패시터 전극(SP) 및 제 1 소오스/드레인 영역(S/D1)은 절연 영역 내에 배치된다. 제 2 소오스/드레인 영역(S/D2) 및 커패시터의 제 2 커패시터 전극은 절연 영역 외부에 배치된다. 절연 구조물로 인해, 커패시터의 충전과 방전 사이에 전하가 누설 전류를 통해 제 1 커패시터 전극(SP)으로부터 사라지지 않는다. 채널 영역(KA)에 배치된 터널 배리어(T)는 절연 구조물의 부분이다. 제 1 커패시터 전극(SP)을 제 2 커패시터 전극으로부터 분리시키는 커패시터 유전체(KD)는 절연 구조물의 부분이다.
Description
본 발명은 적어도 하나의 커패시터 및 이것에 접속된 적어도 하나의 트랜지스터를 구비한 회로 장치에 관한 것이다.
이러한 회로 장치는 예컨대 단일-트랜지스터-메모리 셀을 가진 DRAM 셀 장치이다. 메모리 셀은 하나의 트랜지스터 및 이것에 접속된 하나의 커패시터를 포함한다. 상기 커패시터에 정보가 전하의 형태로 저장된다. 워드 라인을 통해 트랜지스터를 제어함으로써, 커패시터의 전하가 비트 라인을 통해 판독될 수 있다. 커패시터의 전하가 비트 라인을 구동시키기 때문에, 판독 시에 트랜지스터를 통해 흐르는 전하가 크면 클수록, 비트 라인에서 판독되는 신호가 커진다. 상기 전하의 증가를 위해, 최근에는 커패시터의 용량을 증가시키고자 한다. 동시에 DRAM-셀 장치의 높은 패킹 밀도를 얻고자 하기 때문에, 작은 장소를 필요로 하는 커패시터가 제시된다. 이러한 작은 장소를 필요로 하는 커패시터는 그 표면의 증가를 위해 복잡한 3차원 홈을 가지거나 또는 그 커패시터 유전체의 유전 상수를 높이기 위해 부분적으로, 프로세스 기술적으로 처리하기 어려운 새로운 재료로 이루어진다.
E. Snow 저, "A metal/oxide tunneling transistor", Applied Physics Letters, 72권, 제 23호, 1998, 3071에는 제 1 소오스/드레인 영역, 제 2 소오스/드레인 영역 및 그 사이에 배치된 채널 영역을 가진 트랜지스터가 개시되어 있다. 전체 채널 영역은 절연 재료로 이루어진 터널 배리어로 채워진다. 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역은 금속으로 이루어진다. 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역 상에 트랜지스터의 게이트 유전체가 배치된다. 상기 게이트 유전체 상에는 트랜지스터의 게이트 전극이 배치된다. 게이트 전극에 적합한 전압이 인가되면, 전극은 터널 배리어를 통해 터널링되고 전류가 트랜지스터를 통해 흐른다.
도 1은 보호층, 홈, 커패시터 유전체, 제 1 커패시터 전극 및 절연층의 제 1 부분층이 형성된 후, 제 1 기판의 횡단면도.
도 2는 제 2 기판 상에 절연층의 제 2 부분층이 형성되고, 2개의 기판이 서로 접속되며, 제 2 기판이 얇아지고 질화물층 및 폴리실리콘층이 형성된 후, 도 1의 횡단면도 및 제 2 기판의 횡단면도.
도 3은 제 1 보조층, 제 1 트렌치, 도전 구조물 및 도핑 영역이 형성된 후, 도 2의 횡단면도.
도 4a는 절연체, 충전 구조물, 제 2 트렌치(도 4b에 도시됨), 제 1 소오스/드레인 영역, 제 2 소오스/드레인 영역 및 콘택이 형성된 후, 도 3의 횡단면도.
도 4b는 도 4a의 단계 후, 도 4a의 횡단면도에 대해 수직으로 자른, 2개의 기판의 횡단면도.
도 4c는 홈, 제 1 트렌치 및 제 2 트렌치가 형성된 2개의 기판의 평면도.
도 5a는 제 1 보조층이 제거되고, 게이트 유전체(도 5b에 도시됨), 워드 라인 및 제 2 충전 구조물이 형성된 후, 도 4a의 횡단면도.
도 5b는 도 5a의 단계 후, 도 4b의 횡단면도.
도 6a는 비트 라인, 절연 스페이서, 제 2 보조층, 중간 산화물, 워드라인 콘택 및 라인이 형성된 후, 도 5a의 횡단면도.
도 6b는 도 6a의 단계 후, 도 5b의 횡단면도.
도 6c는 콘택, 제 2 소오스/드레인 영역, 제 1 트렌치의 측면에 배치된 절연체 부분, 워드 라인 및 워드라인 콘택이 도시된, 도 4c의 평면도.
본 발명의 목적은 선행 기술에 비해 커패시터의 용량이 동일하면서도 트랜지스터가 개방될 때 더 많은 전하가 커패시터로부터 트랜지스터를 통해 흐르는, 하나 이상의 커패시터 및 이것에 접속된 하나 이상의 트랜지스터를 구비한 회로 장치를 제공하는 것이다.
본 발명은 커패시터의 전하가 커패시터의 충전과 방전 사이에 누설 전류로 인해 감소된다는 사실을 기초로 한다. 따라서, 트랜지스터의 개방 시에 커패시터로부터 트랜지스터를 통해 흐르는 전하가 커패시터가 충전된 직후 커패시터의 전하 보다 작다.
상기 목적은 트랜지스터가 제 1 소오스/드레인 영역, 그것에 인접한 채널 영역, 그것에 인접한 제 2 소오스/드레인 영역, 게이트 유전체 및 게이트 전극을 포함하는, 하나 이상의 커패시터 및 이것에 접속된 하나 이상의 트랜지스터를 구비한 회로 장치에 의해 달성된다. 상기 커패시터의 제 1 커패시터 전극은 제 1 소오스/드레인 영역에 접속된다. 절연 구조물은 회로 장치의 절연된 영역을 완전히 둘러싼다. 절연된 영역 내에는 적어도 제 1 게이트 전극 및 제 1 소오스/드레인 영역이 배치된다. 적어도 제 2 소오스/드레인 영역 및 커패시터의 제 2 커패시터 전극은 절연 영역 외부에 배치된다. 터널 배리어는 절연 구조물의 부분이며 채널 영역에 배치된다. 커패시터 유전체는 제 1 커패시터 전극을 제 2 커패시터 전극으로부터 분리시키며 절연 구조물의 부분이다.
제 1 소오스/드레인 영역이 절연 영역 내에 배치되고 제 2 소오스/드레인 영역이 절연 영역 외부에 배치되며 채널 영역이 제 1 소오스/드레인 영역과 제 2 소오스/드레인 영역 사이에 배치되기 때문에, 터널 배리어는 절연 구조물의 부분으로서 채널 영역을 관통 분리한다. 적합한 전압이 게이트 전극에 인가되면 트랜지스터가 도전되므로, 전하가 터널 배리어를 통해 터널링한다.
터널 배리어로 인해, 트랜지스터가 차단된 상태에서 누설 전류를 갖지 않는다. 즉, 커패시터의 전하는 커패시터의 충전과 방전 사이에 터널 배리어로 인해 차단된 트랜지스터를 통해 누설 전류의 형태로 흐르지 않을 수 있다. 절연 구조물은 전하가 저장된 제 1 커패시터 전극 및 이것에 접속된 제 1 소오스/드레인 영역을 완전히 둘러싸기 때문에, 전하가 누설 전류를 통해 사라지지 않을 수 있다. 충전과 방전 사이에 전하가 감소되지 않기 때문에, 트랜지스터가 개방되면, 매우 많은 전하가 트랜지스터를 통해 흐를 수 있다.
트랜지스터는 예컨대 적어도 부분적으로 절연 구조물의 부분인 절연층 상에 배치된다. 절연층은 트랜지스터 및 그에 따라 제 1 소오스/드레인 영역을 그 아래 놓인 재료로부터 분리한다.
예컨대 절연층은 기판 상에 배치된다. 트랜지스터는 예컨대 박막 트랜지스터로서 절연층 상에 배치될 수 있다. 이것을 위해, 절연층 상에 폴리실리콘층이 배치된다. 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역은 폴리실리콘층의, 제 1 도전 타입으로 도핑된 부분이다. 채널 영역은 제 1 도전 타입과는 반대인 제 2 도전 타입으로 도핑된 폴리실리콘층 부분이다. 폴리실리콘층 상에는 게이트 유전체 및 게이트 전극이 배치된다. 대안으로서, 절연층 상에 배치된 트랜지스터는 하기와 같이 형성된다: 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역이 금속으로 이루어질 수 있다. 터널 배리어는 전체 채널 영역을 채운다. 적어도 채널 영역 상에 게이트 유전체와 게이트 전극이 배치된다.
상기 트랜지스터는 MOS 트랜지스터로서 형성될 수 있다.
예컨대, 상기 트랜지스터는 SOI-기판에 속하는 얇은 단결정 실리콘층 내에 배치된다. SOI-기판의 부분인 절연층은 얇은 단결정 실리콘층 하부에 배치되며 이것을 나머지 SOI-기판으로부터 분리한다.
기판은 SOI와 유사한 기판일 수도 있다. 예컨대, 사이에 절연층이 배치되도록 서로 결합된 2개의 실리콘 기판이 사용된다. 이러한 SOI와 유사한 기판을 제조하기 위해, 예컨대 제 1 기판에 절연 재료로 이루어진 제 1 부분층이 그리고 제 2 기판에 절연 재료로 이루어진 제 2 부분층이 제공된다. 그리고 나서, 2개의 부분층이 접하도록 2개의 기판을 결합하여 가열함으로써, 2개의 부분층으로부터 절연층이 형성된다. 그리고 나서, 2개의 기판 중 하나는, 절연층 상에 얇은 단결정 실리콘층만이 남을 때까지 얇아진다. 상기 2개의 기판 중 다른 하나는 지지체 기판으로서 작용한다.
커패시터는 예컨대 절연층 위에 배치된다.
대안으로서, 제 2 커패시터 전극 및 제 1 커패시터 전극의 적어도 일부가 절연층 하부에 배치된다. 제 1 커패시터 전극을 제 1 소오스/드레인 영역과 접속하기 위해, 절연층은 그것을 관통 분리하는 적어도 하나의 개구를 갖는다.
상기 개구 내에는 하나의 콘택 또는 제 1 커패시터 전극의 일부가 배치될 수 있다.
상기 커패시터는 기판의 홈 내에 배치될 수 있다.
트랜지스터는 플레이너 트랜지스터로서 형성될 수 있다. 이 경우에는 터널 배리어의 하단부가 절연층에 인접한다. 터널 배리어의 상단부는 게이트 유전체에 인접한다.
회로 장치의 패킹 밀도를 높이기 위해, 트랜지스터가 버티컬 트랜지스터로서 형성되는 것이 바람직하다. 제 1 소오스/드레인 영역, 채널 영역 및 제 2 소오스/드레인 영역은 층층이 배치된다. 제 1 소오스/드레인 영역이 제 2 소오스/드레인 영역 위에 배치되거나 그 반대로 배치된다.
제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역이 금속으로 이루어지면, 터널 배리어가 전체 채널 영역을 채우고 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역에 인접한다.
트랜지스터가 버티컬 MOS 트랜지스터로서 형성되고 제 2 소오스/드레인 영역이 제 1 소오스/드레인 영역 위에 배치되면, 터널 배리어는 바람직하게는 제 2 소오스/드레인 영역에 인접한다. 터널 배리어가 배치되지 않은 채널 영역의 부분은 터널 배리어 및 제 1 소오스/드레인 영역에 인접한다. 터널 배리어는 바람직하게는 단결정 실리콘으로 이루어진 채널 영역 부분 상에 배치된다. 이러한 배치는 터널 배리어가 단결정 실리콘으로 이루어진 채널 영역 부분 하부에 배치되는 것 보다 더 용이하게 형성될 수 있는데, 그 이유는 절연 재료 상에 단결정 실리콘을 형성하는 것이 어렵기 때문이다.
터널 배리어가 제 2 소오스/드레인 영역에 인접하지만 제 1 소오스/드레인 영역에 인접하지 않으면, 게이트 유전체가 절연 구조물의 부분이다. 터널 배리어가 제 1 소오스/드레인 영역 또는 제 2 소오스/드레인 영역에 인접하지 않으면서 채널 영역 내에 배치되면, 터널 배리어와 제 1 소오스/드레인 영역 사이에 배치된 게이트 유전체의 부분이 절연 구조물의 부분이다. 2가지 경우에, 채널 영역의 일부는 절연 구조물에 의해 둘러싸인 절연 영역 내에 배치된다.
터널 배리어는 제 1 소오스/드레인 영역에 인접할 수 있다. 터널 배리어가 배치되지 않은 채널 영역의 부분은 제 2 소오스/드레인 영역에 인접한다.
버티컬 트랜지스터의 채널 폭을 증가시키기 위해, 게이트 전극이 채널 영역을 링형으로 측면으로 둘러싸는 것이 바람직하다.
회로 장치는 예컨대 메모리 셀을 가진 DRAM 셀 장치이다. 트랜지스터 및 커패시터는 메모리 셀 중 하나의 부분이다. 메모리 셀은 저장될 정보가 전하의 형태로 커패시터에 저장되고, 정보의 판독 시 트랜지스터가 개방되고 전하가 커패시터로부터 트랜지스터를 통해 흐르도록 형성된다. 본 발명에 따른 커패시터 및 트랜지스터의 디자인은 메모리 셀 장치에 특히 바람직한데, 그 이유는 커패시터에 저장딘 전하가 누설 전류를 통해 사라지지 않기 때문이다.
예컨대, 메모리 셀의 트랜지스터의 게이트 전극은 워드 라인에 접속된다. 메모리 셀의 커패시터의 제 2 커패시터 전극은 워드 라인에 대해 횡으로 연장된 비트 라인에 접속된다. 메모리 셀 당 하나의 트랜지스터 및 커패시터가 제공된다.
대안으로서, 제 2 커패시터 전극이 아니라 메모리 셀의 트랜지스터의 제 2 소오스/드레인 영역이 비트 라인에 접속된다.
이하, 메모리 셀의 다른 가능한 디자인을 설명한다:
메모리 셀은 비트 라인과 전압 단자 사이에 직렬 접속된 하나의 메모리 트랜지스터 및 트랜지스터를 포함한다. 하나의 다이오드가 트랜지스터에 접속된 메모리 트랜지스터의 소오스/드레인 영역과 메모리 트랜지스터의 게이트 전극 사이에 접속된다. 커패시터의 제 1 커패시터 전극은 메모리 트랜지스터의 게이트 전극에 접속된다. 트랜지스터의 게이트 전극은 비트 라인에 대해 횡으로 연장된 워드 라인에 접속된다. 전하의 형태로 커패시터에 저장된 정보의 판독 시에, 트랜지스터가 개방되면, 커패시터의 전하가 다이오드를 통해 트랜지터로 흐른다. 동시에, 전하가 전압 단자와 비트 라인 사이에서 트랜지스터를 통해 흐르고, 커패시터에 전하가 충분할 때 메모리 트랜지스터가 개방되면, 메모리 트랜지스터를 통해 흐른다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도면은 척도에 맞지 않는다.
실시예는 DRAM 셀 장치이다. DRAM 셀 장치의 구성을 나타내기 위해, 이하 그 제조 방법을 설명한다:
n-도핑된 실리콘으로 이루어진 약 400 ㎛ 두께의 제 1 기판(1)이 제공된다. 도펀트 농도는 약 1020 cm-3이다. 보호층(S)을 형성하기 위해, 실리콘 질화물이 약 50 nm의 두께로 디포짓된다(참고: 도 1).
마스킹된 에칭에 의해, 제 1 기판(1)에 약 6 ㎛ 깊이의 홈(V)이 형성된다(참고: 도 1). 홈(V)은 원형 수평 횡단면을 가지며, 그 직경은 약 150 nm이다. 홈(V)은 행렬로 배치된다. 인접한 홈(V) 간의 간격은 약 150 nm이다.
커패시터의 커패시터 유전체(KD)를 형성하기 위해, 실리콘 질화물이 약 5 nm의 두께로 디포짓되고 열 산화에 의해 약 2 nm 깊이로 산화된다(참고: 도 1).
커패시터의 제 1 커패시터 전극(SP)을 형성하기 위해, 인시튜 n-도핑된 폴리실리콘이 약 200 nm의 두께로 디포짓되고 화학적-기계적 폴리싱에 의해, 보호층(S)이 노출될 때까지 평탄화된다(참고: 도 1). 제 1 기판(1)은 모든 커패시터의 제 2 커패시터 전극으로서 작용한다.
절연층(I)의 제 1 부분층(T1)을 형성하기 위해, SiO2가 약 200 nm의 두께로 디포짓되고 화학적-기계적 폴리싱에 의해 평탄화된다. 절연층(I)의 제 1 부분층(T1)은 약 100 nm의 두께를 갖는다.
p-도핑된 실리콘으로 형성된 약 400 ㎛ 두께의 제 2 기판(2)이 제공된다. 도펀트 농도는 약 1017 cm-3이다. SiO2가 약 200 nm의 두께로 디포짓되고 화학적-기계적 폴리싱에 의해 평탄화되는 방식으로, 제 2 기판(2)상에 절연층(I)의 약 100 nm 두께의 제 2 부분층(T2)이 제공된다(참고: 도 2).
제 1 기판(1) 및 제 2 기판(2)은 절연층(I)의 제 1 부분층(T1)상에 제 2 부분층(T2)이 놓이도록 쌓여진다. 약 900℃에서의 템퍼링 단계에 의해, 제 1 부분층(T1) 및 제 2 부분층(T2)이 서로 고정 접속되고 절연층(I)을 형성한다(참고: 도 2).
그리고 나서, 제 2 기판(2)이 얇아진다. 이 때, 제 1 기판(I)은 안정화 지지체 플레이트로서 작용한다. 얇아진 후, 제 2 기판(2)은 약 900 nm 두께를 갖는다(참고: 도 2).
디포짓에 의해 약 3 nm 두께의 질화물층(O)이 실리콘 질화물로 형성된다. 폴리실리콘층(M)을 형성하기 위해, 인시튜 도핑된 폴리실리콘이 약 200 nm의 두께로 질화물층(O)상에 디포짓된다(참고: 도 2). 폴리실리콘층(M)의 도펀트 농도는 약 1020 cm-3이다. 제 2 기판(2)은 제 1 표면(O1)에 폴리실리콘층(M)을 가지며, 상기 제 1 표면(O1)에 마주 놓인 표면(O2)에 절연층(I)을 갖는다.
제 1 보조층(H1)을 형성하기 위해, 실리콘 질화물이 약 100 nm의 두께로 폴리실리콘층(M)상에 디포짓된다(참고: 도 3).
포토레지스트로 이루어진 제 1 트렌치 마스크(도시되지 않음)를 이용해서 제 2 기판(2)에 제 1 트렌치(G1)가 형성된다. 상기 트렌치(G1)는 먼저 제 1 보조층(H1), 폴리실리콘층(M), 질화물층 및 제 2 기판(2)을 관통 분리시킨다. 그리고 나서, SiO2가 에칭됨으로써, 제 1 트렌치(G1)가 절연층(I)을 관통 분리하도록 깊어진다(참고: 도 3).
SiO2의 등방성 에칭에 의해 제 1 트렌치(G1)의 측면에 인접한 절연층(I) 부분이 제거된다(참고: 도 3). 에천트로는 예컨대 HF가 적합하다.
인시튜 n-도핑된 폴리실리콘이 약 50 nm의 두께로 디포짓되고, 보호층(S)이 노출될 때까지 에치-백됨으로써, 절연층(I)의 제거된 부분이 도전 구조물(L)로 대체된다(참고: 도 3).
그리고 나서, 열 산화에 의해 약 5 nm 두께의 산화물(도시되지 않음)이 형성된다. 이 때, 도펀트가 도전 구조물(L)로부터 제 2 기판(2)내로 확산되고 거기서 스트립형 도핑 영역(D)을 형성한다(참고: 도 3).
절연체(IS)을 형성하기 위해, 실리콘 질화물이 약 50 nm의 두께로 디포짓된다. 그리고 나서, SiO2가 약 100 nm의 두께로 디포짓됨으로써, 제 1 트렌치(G1)가 충전된다. 화학적-기계적 폴리싱에 의해, SiO2 및 실리콘 질화물은 제 1 보조층(H1)이 노출될 때까지 제거된다. 이로 인해, 실리콘 질화물로부터 절연체(IS)가 형성된다. 상기 절연체(IS)가 제 1 트렌치(G1)에 배치되고, 제 1 트렌치(G1)의 측면 및 바닥을 커버하며, 제 1 트렌치(G1)에 마주놓인 부분을 갖는다. 제 1 트렌치(G1)내에 SiO2로 이루어진 제 1 충전 구조물(F1)이 형성된다(참고: 도 4a).
절연층(I)이 노출될 때까지 실리콘 질화물, 폴리실리콘 및 SiO2가 에칭되는 방식으로, 포토레지스트로 이루어진 제 2 트렌치 마스크를 사용해서 제 2 기판(2)내에 제 2 트렌치(G2)가 형성된다(참고: 도 4b 및 4c).
제 2 트렌치(G2)에 의해 패터닝된 도핑 영역(D)로부터 트랜지스터의 제 1 소오스/드레인 영역(S/D1)이 형성된다. 제 1 트렌치(G1)와 제 2 트렌치(G2)에 의해 패터닝된 폴리실리콘층(M)으로부터, 트랜지스터의 제 2 소오스/드레인 영역(S/D2)이 형성된다. 제 1 트렌치(G1)와 제 2 트렌치(G2)에 의해 패터닝된 질화물층(O)으로부터, 터널 배리어(T)가 형성된다. 제 1 소오스/드레인 영역(S/D1)과 제 2 소오스/드레인 영역(S/D2) 사이에 배치된 제 2 기판(2)의 부분은 트랜지스터의 채널 영역(KA)으로서 작용한다. 터널 배리어(T)는 채널 영역(KA)에 배치된다.
제 2 트렌치(G2)에 의해 제 2 트렌치(G2)의 바닥에서 도전 구조물(L)의 부분이 노출된다. 도전 구조물(L)의 상기 부분은 예컨대 He, HBr, Cl2, C2F6에 의한 에칭에 의해 제거된다. 따라서, 도전 구조물(L)이 패터닝되고 서로 분리된 콘택(K)을 형성한다. 상기 콘택은 제 1 소오스/드레인 영역(S/D1)을 각각 그 아래 놓인 제 1 커패시터 전극(SP)에 접속시킨다(참고: 도 4a).
SiO2가 약 150 nm의 두께로 디포짓됨으로써 제 2 트렌치(G2)가 채워지고, 제 1 보조층(H1)이 노출될 때까지 화학적-기계적으로 평탄화되는 방식으로, 도전 구조물(L)의 제거된 부분이 절연 재료로 대체된다. 예컨대 CHF3, O2에 의한 에칭에 의해, 제 1 보조층(H)이 제거된다. 그리고 나서, SiO2가 약 300 nm 깊이로 에치-백됨으로써, 제 2 트렌치(G2)의 바닥이 다시 원래 그 높이에 놓인다. SiO2의 에치-백 시에, 제 1 충전 구조물(F1)도 에치-백됨으로써, 트랜지스터의 채널 영역(KA)을 측면으로 둘러싸는 격자형 홈이 형성된다.
열 산화에 의해 채널 영역(KA)의 노출된 표면에 약 5 nm 두께의 게이트 유전체(GD)가 형성된다. 게이트 유전체(GD)는 제 2 트렌치(G2)의 측면 부분에 배치된다(참고: 도 5b).
워드 라인(W1)을 형성하기 위해, 인시튜 n-도핑된 폴리실리콘이 약 50 nm의 두께로 디포짓됨으로써, 제 1 트렌치(G1)가 채워지는 한편, 제 2 트렌치(G2)는 충전되지 않는다. 그리고 나서, 제 2 트렌치(G2)의 바닥이 노출될 때까지, 폴리실리콘이 약 100 nm 정도 에치-백된다. 따라서, 폴리실리콘으로 워드 라인(W1)이 형성된다(참고: 도 5a 및 5b).
제 2 충전 구조물(F2)을 형성하기 위해, SiO2가 약 100 nm의 두께로 디포짓되고, 제 2 소오스/드레인 영역(S/D2)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다.
비트 라인(B)을 형성하기 위해, 텅스텐이 약 100 nm의 두께로 디포짓된다. 그 위에 제 2 보조층(H2)을 형성하기 위해, 실리콘질화물이 약 50 nm의 두께로 디포짓된다.
포토레지스트로 이루어진 마스크를 이용해서, 제 2 보조층(H2) 및 텅스텐이 패너닝됨으로써, 텅스텐으로 비트 라인(B)이 형성된다. 상기 비트 라인은 약 150 nm 폭을 가지며, 제 1 트렌치(G1)에 대해 평행하게 연장되고, 제 1 트렌치(G1)들 사이에 배치되며, 제 2 소오스/드레인 영역(S/D2)에 인접하고, 제 2 보조층(H2)에 의해 커버된다(참고: 도 6a 및 6b).
비트 라인(B)을 캡슐화하기 위해, 실리콘 질화물이 약 30 nm의 두께로 디포짓되고, 제 2 충전 구조물(F2)이 노출될 때까지 에치-백된다. 따라서, 실리콘 질화물로 절연 스페이서(SR)가 형성된다. 상기 스페이서(SR)는 비트 라인(B)을 측면으로 보호한다(참고: 도 6a).
그리고 나서, SiO2가 약 200 nm의 두께로 디포짓되고 화학적-기계적 폴리싱에 의해 평탄화되는 방식으로, 약 100 nm 두께의 중간 산화물(Z)이 형성된다(참고: 도 6a 및 6b).
워드 라인 콘택(WK)을 형성하기 위해, 중간 산화물(Z)에서 콘택 홀이 제 1 트렌치(G1)내에 배치된 워드 라인(W1)의 부분에 대해 개방된다. 워드 라인(W1)을 따라 서로 인접한 콘택 홀들 사이의 간격은 약 20 ㎛ 이다. 콘택 홀의 개방 시에, 상응하는 제 2 충전 구조물(F2)이 제거됨으로써, 워드 라인(W1)의 부분이 노출된다. 그리고 나서, 텅스텐이 약 200 nm의 두께로 디포짓됨으로써, 콘택 홀이 워드 라인 콘택(WK)으로 채워진다. 포토레지스트로 이루어진 마스크(도시되지 않음)를 이용하여 텅스텐이 패터닝됨으로써, 워드 라인(W1)에 대해 평행하게 연장된 라인(W2)이 형성된다(참고: 도 6a, 6b 및 6c).
전술한 방법에 의해, 하나의 메모리 셀이 하나의 트랜지스터 및 그것에 접속된 하나의 커패시터를 포함하는 DRAM-셀 장치가 형성된다. 각각의 메모리 셀에 대해 하기 사실이 적용된다: 제 1 커패시터 전극(SP), 실리콘으로 이루어진 채널 영역(KA) 부분, 제 1 소오스/드레인 영역(S/D1) 및 콘택(K)은 커패시터 유전체(KD), 터널 배리어(T), 게이트 유전체, 절연층(I), 절연체(IS) 및 보호층(S)으로 이루어진 절연 구조물에 의해 완전히 둘러싸인다.
본 발명의 범주 내에서, 실시예의 여러 변형예이 가능하다. 전술한 층, 영역, 구조물, 라인 및 콘택의 치수는 필요에 따라 조정될 수 있다.
Claims (10)
- 제 1 소오스/드레인 영역(S/D1)과, 상기 제 1 소오스/드레인 영역 위에 배치된 채널 영역(KA)과, 상기 제 1 소오스/드레인 영역(S/D1)에 인접한 제 2 소오스/드레인 영역(S/D2), 게이트 유전체(GD)와 게이트 전극을 포함하는 적어도 하나 이상의 버티칼 트랜지스터;상기 제 1 소오스/드레인 영역(S/D1)에 접속되는 제 1 커패시터 전극(SP)을 포함하는 적어도 하나 이상의 커패시터;적어도 하나 이상의 커패시터 및 적어도 하나 이상의 버티칼 트랜지스터의 일부분을 둘러싸는 절연 구조물;상기 절연 구조물의 일부분으로서, 상기 제 2 소오스/드레인 영역(S/D2)과 상기 채널 영역(KA)사이에 위치하여, 상기 제 2 소오스/드레인 영역(S/D2)이 상기 채널 영역(KA)으로부터 하나의 터널 배리어에 의해 분리되도록 배치되는 터널 배리어;상기 절연 구조물의 일부분으로서, 제 1 커패시터 전극(SP)을 제 2 커패시터 전극으로부터 분리시키는 커패시터 유전체;를 포함하고,상기 제 1 커패시터 전극(SP) 및 제 1 소오스/드레인 영역(S/D1)이 절연된 영역 내에 배치되는 반면에 상기 제 2 소오스/드레인 영역(S/D2) 및 제 2 커패시터 전극은 절연된 영역 외부에 배치되고, 상기 게이트 전극은 상기 채널 영역(KA)을 링형으로 측면으로 둘러싸는 것을 특징으로 하는 하나 이상의 커패시터 및 이것에 접속된 하나 이상의 버티칼 트랜지스터를 구비한 회로 장치.
- 제 1항에 있어서,- 상기 트랜지스터가 적어도 부분적으로 절연 구조물의 일부분인 절연층(I)상에 배치되는 것을 특징으로 하는 회로 장치.
- 제 2항에 있어서,- 상기 제 2 커패시터 전극 및 제 1 커패시터 전극(SP)의 적어도 일부가 절연층(I)의 하부에 배치되고,- 상기 절연층(I)은 제 1 커패시터 전극(SP)을 제 1 소오스/드레인 영역(S/D1)에 접속하기 위해 절연층(I)을 관통 분리하는 적어도 하나 이상의 개구를 갖는 것을 특징으로 하는 회로 장치.
- 제 3항에 있어서,- 상기 터널 배리어(T)가 배치되지 않은 채널 영역(KA) 부분이 터널 배리어(T)와 제 1 소오스/드레인 영역(S/D1)에 인접하는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,- 상기 회로 장치가 메모리 셀을 가진 DRAM 셀 장치이고,- 상기 트랜지스터 및 커패시터가 메모리 셀 중 하나의 일부분인 것을 특징으로 하는 회로 장치.
- 제 5항에 있어서,- 상기 메모리 셀의 트랜지스터의 게이트 전극이 워드 라인(W1)에 접속되고,- 상기 메모리 셀의 커패시터의 제 2 커패시터 전극 또는 상기 메모리 셀의 트랜지스터의 제 2 소오스/드레인 영역(S/D2)이 워드 라인(W1)에 대해 횡으로 연장된 비트 라인(B)에 접속되는 것을 특징으로 하는 회로 장치.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 트랜지스터가 MOS 트랜지스터인 것을 특징으로 하는 회로 장치.
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