JPH02198170A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ａｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置に適
用して有効な技術に関するものである。

〔従来技術〕

ダイナミックＲＡＭのメモリセルは、メモリセル選択用
のＭＩＳＦＥＴ（トランスファＭＩＳＦＥＴ）とその一
方の半導体領域に直列に接続された情報蓄積用容量素子
とからなっている。ＤＲＡＭの集積度を増大するために
、前記容量素子の容量値を低減させずに半導体基板に占
める面積を縮小させる技術が研究されている。このよう
な技術の一つとして、半導体基板の主面に深い穴（ｔｒ
ｅｎｃｈ）を掘り、この穴の中に前記トランスファＭ　
Ｉ　Ｓ　Ｉｉ’ＥＴと容量素子を重さねて形成する技術
が、アイイーデイ−エムテクニカルダイジェスト、（Ｉ
ＥＤＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ）第７１
４頁から第７１７頁、１９８５年に記載されている。前
記トランスファＭＩ８ＦＥＴと容量素子は、容量素子が
前記穴の下部に形成され、トランスファＭＩＳＦＥＴが
前記穴の上部に形成される。そして、容量素子は、穴の
壁面に誘電体膜を設けた後、その穴の中に多結晶シリコ
ンを埋込んで形成される。

穴の中に埋込んだ多結晶シリコン膜が容量素子の一方の
電極であり、半導体基板がもう一方の電極である。そし
て、前記容量素子の多結晶シリコン膜は、谷の上部に形
成されたトランスファＭＩＳＦＥＴのソース又はドレイ
ンに接続され、このトランスファＭＩ８ＦＥＴを通して
、情報の書込み時にその情報に応じて接地電位Ｖｓｓ例
えばＯｖ又は電源電位Ｖｃｃ例えば５Ｖが印加される。

容量素子の一方の電極である半導体基板は、その主面に
形成されるＮチャネルＭＩ８ＦＥＴの動作を安定にする
ため、接地電位Ｖｓｓあるいはそれ以下の電位に固定さ
れる。この半導体基板の電位が容量素子の基準電位とな
る。このように、半導体基板を容量素子の一方の電極と
して使用するので、前記半導体基板の穴の周囲の不純物
の濃度が低いと、Ｈ（ハイレベル）の情報すなわち電源
電位Ｖｃｃに対応した情報を書込むときに、穴の周囲が
空乏化して所定の容量値が得られなくなるので、半導体
基板の容量素子が設けられる深い部分をｐ生型にして空
乏化を防止している。ただし、トランスファＭＩＳＦＥ
Ｔのソース又はドレインの近傍では、ｐ型不純物の不純
物濃度が高いとＭＩＳＦＥＴが動作しなくなるので、ｐ
型領域となっている。

〔発明が解決しようとする問題点〕

本発明者は、前記従来の技術のメモリセルについて検討
した結果、次の問題を見出した。

すなわち、半導体基板が容量素子の一方の電極として使
用され、この半導体基板の電位は接地電位Ｖｓｓあるい
はそれ以下にするので、容量素子の基準電位として１／
２ＶＣＣ（電源電圧Ｖｃｃの約半分の電圧）を採用する
ことができない。このため容量素子の誘電体膜の薄膜化
を図ることができないという問題があった。一方、前記
のように、半導体基板の容量素子の一方の電極となる部
分は、ｐ生型にされるが、トランスファＭＩＳＦＥ　Ｔ
のソース又はドレインの近傍では半導体基板中のｐ型不
純物の不純物濃度が低くされなければならないため、基
板中の容量素子の体積が制限され、容量素子の実効的な
容量値が低下するという問題があった。

本発明の目的は、ビット線とワード線とが重なった微小
な領域にメモリセルを構成することができ、またメモリ
セルの容量素子の基準電位として１／２Ｖｃｃを採用し
た半導体基板上置を提供することにある。

本発明の他の目的は、ビット線とワード線とが重なった
微小な領域にメモリセルを構成することができ、またメ
モリセルの容量素子の容量値が高い半導体記憶装置を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体基板と同一導電型のシリコン柱を前記半導体基板
の主面に起立させて設け、ビット線な前記半導体基板の
主面と平行な方向に延在させて前記シリコン柱の下部の
側面に接続させ、前記シリコン柱の前記ビット線が接続
している部分に前記シリコン柱と反対導電型の第１半導
体領域を設け、前記シリコン柱の上部に該７リコ／柱と
反対導電型の第２半導体領域を設け、前記シリコン柱の
前記第１半導体領域から第２半導体領域までの間の中間
部の側面にゲート絶縁膜を設け、該ゲート絶縁膜の周囲
に前記半導体基板の主面と平行でかつ前記ビット線の延
在する方向とは異なる方向に延在するワード線を設けて
メモリセルのトランスファＭＩ８ＦＥ’ｌ’ｔｔ構成し
、前記第２半導体領域の周囲に誘電体膜を介して容量電
極を設けて前記メモリセルの容量素子を構成した 〔作用〕 上述した手段によれば、容量素子の基準電位が印加され
る容ｔｔ極（プレート）が半導体基板から分離されてい
るので、容量素子の基準電位として１／２ＶＣＣを採用
することができ、これから誘電体膜の薄膜化を図ること
ができるこれにより容量素子の容量値を大きくすること
ができる。

また、前記容量電極（プレート）が半導体基板上の導電
体からなっているため、情報の書込み時に空乏化するこ
とがないので、容量値を大きくすることができる。

〔発明の実施例〕

以下、本発明をダイナミックＲＡＭのメモリセルに適用
した一実施例を図面を用いて説明する。

第１図は、本発明の一実施例のダイナミックＲＡＭのメ
モリセルの斜視図、 第２図は、第１図に示したメモリセルの４ビツトの平面
図、 第３図は、第２図のメモリセルのトランスファＭＩＳＦ
ＥＴの部分の平面図、 第４図は、第２図のメモリセルのビット線が接続されて
いる部分の平面図、 第５図は、第２図に示したメモリセルを■−■切断線で
切ったときの断面図、 第６図は、第２図に示したメモリセルを■−■切断線で
切ったときの断面図である。

なお、第２図及び第１図は、メモリセルの構成を分り易
くするため、配線間のバッジページ四ン膜を図示してい
ない。なお、実施例を説明するための全図において、同
一機能を有するものは、同一符号を付け、そのくり返し
の説明は省略する。

本実施例のメモリセルは、第１図乃至第６図に示すよう
に、単結晶シリコンからなるシリコン柱５を備えている
。このシリコン柱５は、上から見た平面形状が四角形を
しているが、これに限定されたものではない。前記シリ
コン柱５を上から見たときの四角形の一辺の長さは、例
えば１μｍであり、シリコン柱５とシリコン柱５の間の
間隔は、例えば１．５μｍ程度である。シリコン柱５は
、ｐ−型の単結晶シリコンからなる半導体基板１と一体
構造となっており、また半導体基板１の上にほぼ垂直に
起立させられている。半導体基板１０表面のシリコン柱
５以外の部分には酸化シリコン膜からなるフィールド絶
縁膜２とｐ型チャネルストッパ領域３とが設けられてい
る。

メモリセルのトランスファＭＩＳＦＥＴは、シリコン柱
５の下部のｎ生型半導体領域４と、シリコン柱５の中間
部のｐ−型半導体領域５Ａと、とのｐ−型半導体領域５
Ａの側面に形成した酸化シリコン膜からなるゲート絶縁
膜７と、このゲート絶縁膜７の周囲に接続し、かつ半導
体基板ｌの主面と平行な方向に延在するワード線８と、
前記シリコン柱５の上部のｎ中型半導体領域１５とで構
成されている。ｐ−型半導体領域５ＡがトランスファＭ
ＩＳＦＥＴのチャネル領域である。前記シリコン柱５の
下部のｎ生型半導体領域４は、第４図に示したように、
シリコン柱５の側面付近に形成され、ｎ生型半導体領域
４が形成されるところのシリコン柱５の中央部分はｐ−
型領域となっている。ｎ生型半導体領域４の側面にはビ
ット線６が取り囲むようにして接続されており、またこ
のビット線６は、フィールド絶縁膜２上を半導体基板１
の主面と平行な方向でかつワード線８とほぼ直角な方向
に延在している。ワード線８のゲート絶縁膜７に接続し
ている部分は、ｐ−型半導体領域５Ａの周囲を取り込む
ようにして設けられている。ｎ中型半導体領域１５が形
成されているシリコン柱５は、シリコン柱５の表面から
中心部までｎ生型の半導体領域となっている。そして、
前記ｎ中型半導体領域４の上端部をワード線８の側部に
少し回り込ませ、またｎ中型半導体領域１５の下端部を
ワード線８の側部に少し回り込ませている。これにより
ワード線８の電位をハイレベル（例えば５Ｖ）にしたと
きにｎ生型半導体領域４とｎ生型半導体領域１５０間が
良好に導通するようにしている。

メモリセルの容量素子は、前記シリコン柱５の上端部の
ｎ中型半導体領域１５と、このｎ十型半導体領域１５０
表面に形成した例えば酸化シリコン膜からなる誘電体膜
９と、該誘電体膜９の表面に接して前記ｎ中型半導体領
域１５を榎って設けた容量素子の一方の電極（プレート
電極）１０とで構成している。ｎ＋型半導体領域１５が
、トランスファＭＩＳＦＥＴのソース又はドレインの一
方と、容量素子のもう一方の電極（蓄積メート）とを兼
ねている。プレート電極１０は、半導体基板１上の全て
のシリコン柱５のｎ中型半導体領域１５を覆うように、
−枚の板のようになっている。

なお、限定されるものではないが、誘電体膜９の膜厚は
ゲート絶縁膜７の膜厚より薄くなっている。

このように、ｎ中型半導体領域１５がシリコン柱５の上
部に設けられているため、ｐ−型半導体領域５Ａと接す
る面積が非常に小さく、このため書き込まれた情報の半
導体基板ｌ中へのリークが小さくなっている。また、容
量素子の一方の電極である容：ｆｔ［極（プレート電極
）１０は、フィールド絶縁膜２．第１層目の絶縁膜１１
．第２層目の絶縁膜１２．第３Ｎ目の絶縁膜１３．第４
層目の絶縁膜１４を介して半導体基板１の上に設けられ
ている。このため、容量電極１０には、半導体基板１と
異る電位、例えば電源電位Ｖｃｃの約１／２の電位すな
わち１　／　２　Ｖ　ｃ　ｃを印加することができる。

半導体基板１には接地電位Ｖｓｓ例えば０■あるいはこ
れより低い電位を印加する。前記第１層目のパッジペー
ジ四ン膜１１は例えば酸化シリコン膜からなり、第２層
目の絶縁膜１２．第３層目の絶縁膜１３及び第４層目の
絶縁膜１４は、例えば酸化シリコン膜又はＰＳＧ膜から
なっている。

前記ビット線６、ワード線８およびグレート電極１０の
それぞれは、例えばｎ生型多結晶シリコン膜の上にタン
グステンシリサイド膜を重ねた２層膜（ポリサイド膜）
からなっている。ビット線６とワード線８０間は、絶縁
膜１１と絶縁膜１２が絶縁している。絶縁膜１１は、ビ
ット線６の上のみに設けられており、ビット線６とピッ
）ｌｌｉｌｊＩ６０間には設けられていない。このビッ
ト線６とビット線６０間は、絶縁膜１２が埋められてい
る。

ワード線８とプレート電極１０の間は、絶縁膜１３と絶
縁膜１４とで絶縁されている。絶縁膜１３は、ワード線
８の上のみに設けられており、ワード線８とワード線８
０間には設けられていない。ワード線８とワード線８０
間は、絶縁膜１４が埋められている。１６は容量電極１
０と図示していない周辺回路のアルミニウム配線との間
を絶縁する例えば酸化シリコン膜、ＰＥＧ膜あるいは窒
化シリコン膜等からなる第５層目の絶縁膜である。１７
は最上層のパッシベーション膜であり、例えばＣＶＤに
よって得られる酸化シリコン膜や窒化シリコン膜からな
っている。

次に、第７図は、前記ビット線６と、周辺回路を構成す
るＭＩＳＦＥＴとの接続の一例を示す断面図であり、領
域Ａは前記メモリセルの断面図、領域Ｂは周辺回路を構
成するＮチャネルＭＩ　５ＦＥＴの断面図である。

周辺回路を構成するＮチャネルＭＩＳＦＥＴは、第７図
の領域Ｂに示したようＫ、ソース、ドレインとなる２つ
のｎ串型半導体領域２０と、半導体基板１０表面の薄い
酸化シリコン膜からなるゲート絶縁膜２２と、前記ワー
ド線８と同層で形成される。例えば多結晶シリコン膜と
タングステンシリサイド膜とで構成したゲート電極２１
とからなっている。ビット線６は、前記２つのｎ串型半
導体領域２０のうちの一方に接続している。他方のｎ串
型半導体領域２０にはアルミニウム配＃１２３が接続さ
れている。

次に、前記メモリセルの製造方法を説明する。

第８図乃至第３０図は、第１図に示すダイナミックｌ（
、Ａ　Ｍのメモリセルの製造工程を説明するための断面
図であり、第５図又は第６図と同一部分の断面図である
。

本実施例のメモリセルの製造方法は、まず第８図に示す
ように、ｐ−型単結晶シリコンからなる半導体基板１の
上にｎ中型半導体領域１５をエピタキシャル成長させる
。次に、第９図に示すように、ｎ中型半導体領域１５の
表面を熱酸化して薄い酸化シリコン膜３１を形成し、こ
の上に例えばＣＶＤで窒化シリコン膜３２を形成し、さ
らにこの上に例えばＣＶＤによりリンシリケートガラス
（ＰＥＧ）膜３３を形成し、これらＰＳＧ膜３３゜窒化
シリコン膜３２．酸化シリコン膜３１を図示していない
レジスト膜をマスクとして用いたエツチングによりシリ
コン柱５のパターンにパターニングする。この後、前記
レジスト膜を除去した後、ｎ中型半導体領域１５及び半
導体基板１０ＰＳＧ膜３３．窒化シリコン膜３２．酸化
シリコン膜３１から露出している部分を例えば反応性イ
オンエツチング（ＲＩＥ）でエツチングして、シリコン
柱５を形成する。シリコン柱５は、ｎ中型半導体領域１
５とその下のｐ−型半導体領域５Ａとからなっている。

次に、シリコン柱５の側面及び半導体基板１０表面を熱
酸化して薄い酸化シリコン膜３４（第１Ｏ図）を形成す
る。次に、ＰＥＧ膜３３゜窒化シリコン膜３２．酸化シ
リコン膜３１．シリコン柱５．半導体基板１を覆うよう
に、例えば窒化シリコン膜３５（第１０図）を形成する
。この後、第１０図に示すように、ＲＩＥ等の異方性エ
ツチングで半導体基板１の表面の酸化シリコン膜３４が
露出するまで前記窒化シリコン膜３５をエッチする。こ
のエツチングによってシリコン柱５の側部のみに窒化シ
リコン膜３５を残すことができる。次に、半導体基板１
の表面部のシリコン柱５以外の部分全面にｐチャネルス
トッパ領域３を形成するためのｐ型不純物例えばボロン
（Ｂ）をイオン打込みで導入する。この後、第１１図に
示すように、窒化シリコン膜３２．３５を熱酸化のマス
クとして、それらから露出している半導体基板ｌの表面
を熱酸化してフィールド絶縁膜２を形成する。この後、
窒化シリコン膜３５．酸化シリコン膜３４．ＰＳＧ膜３
３．窒化シリコン膜３２゜酸化シリコン膜３１のそれぞ
れを取り除いて、シリコン柱５の表面を露出させる。次
に、第１２図に示すように、シリコン柱５とフィールド
絶縁膜２の表面に、ビット線６を形成するための例えば
多結晶シリコン膜とタングステンシリサイド膜からなる
２層膜６Ａを例えばＣＶＤで形成する。この２層膜のう
ちの多結晶シリコン膜はｎ型不純物例えばＡｓが導入さ
れたｎ中型多結晶シリコン膜とする。次に、第１３図に
示すように、バイアススパッタ法で、２層膜６Ａの上に
酸化シリコン膜等からなる絶縁膜１１をその上面が平担
になるまで十分に厚（形成する。次に、第１４図に示す
ように、絶縁膜１１を所定の膜厚までエッチバックして
、２＃膜６Ａのシリコン柱５を構成しているｐ−型半導
体領域５人を覆っている部分の中間部より上の方を露出
させる。次に、第１５図（第５図と同一部分で、２層膜
６Ａをパターニングしてビット線６を形成する以前の断
面図）に示すように、前記２層膜６Ａの露出した部分を
等方性のエツチングでエッチしてシリコン柱５（ｐ−型
半導体領域５Ａとｎ中型半導体領域１５）を露出させる
。次に、ビット線６のパターンをしたレジスト膜３６を
シリコン柱５，２層膜６Ａ、絶縁膜１１の上に形成し、
まず絶縁膜１１のレジスト膜３６から露出した部分を例
えばＲＩＥでエッチしてその下の２層膜６Ａを露出させ
た後、その２層膜６への露出した部分を例えばＲＩＥで
エッチすることによりバターニングして、第１６図（第
５図と同一部分）及び第１７図（第６図と同一部分）に
示すように、ビット線６を形成する。ビット線６を形成
した後に、レジスト膜３６を除去する。

次に、第１８図に示すように、ビット線６の多結晶シリ
コン膜中のｎ型不純物例えばＡｓを熱処理によってシリ
コン柱５の中に拡散させて、ｎ中型半導体領域４を形成
する。次に、例えばバイアススパッタ法で酸化シリコン
膜又はＰＳＧ膜をその上面が平担になるまで厚く堆積し
た後、ｎ中型半導体領域４の上端が現れるまでエッチバ
ックして、第１９図（第５図と同一部分）及び第２０図
（第６図と同一部分）に示したように絶縁膜１２を形成
する。この絶縁膜１２はビット線６とビット線６０間を
埋めてなおかつ上面が平担になっている。次に、第２１
図（第５図と同一部分）及び第２２図（第６図と同一部
分）Ｋ示すように、シリコン柱５のビット線６．絶縁膜
１１．１２のそれぞれから露出している表面を熱酸化し
てゲート絶縁膜７を形成する。次に、絶縁膜１２及びゲ
ート絶縁膜７０表面金体に、ワードＰａ８を形成するた
めの例えば多結晶シリコン膜とタングステンシリサイド
膜からなる２層膜８Ａを例えばＣＶＤで形成する。次に
、例えばバイアススパッタ法で酸化シリコン膜又はＰＳ
Ｇ膜をその上面が平担になるまで厚く形成した後、第２
３図に示したように、ｎ中型半導体領域１５の下端部ま
でＲＩＥ等の異方性エツチングを用いてエッチバックし
て絶縁膜１３を形成する。シリコン柱５及び絶縁膜７を
覆っている２層膜８Ａの中間部より上の部分は絶縁膜１
３から露出する。次に、第２４図に示すように、２層膜
８Ａの絶縁膜１３から露出している部分を等方性エツチ
ングで除去する。次に、ワード線８を形成するためのレ
ジスト膜３７（第２５図及び第２６図）をバターニング
した後、まず絶縁膜１３のレジスト膜３７から露出して
いる部分を例えば几ＩＥでエツチングした後、２層膜８
Ａの露出した部分をエツチングして、第２５図（第５図
と同一部分）及び第２６図（第６図と同一部分）に示す
ように、ワード線８を形成する。この後、レジスト膜３
７を除去する。次に１バイアススパツタ法で例えば酸化
シリコン膜又はＰＳＧ膜をその上面が平担になるまで厚
く形成した後、第２７図（第５図と同一部分）及び第２
８図（第６図と同一部分）に示したように、所定の膜厚
までエッチバックして絶縁膜１４を形成する。この絶縁
膜１４は、ワード線８とワード線８０間を埋めてなおか
つ上面が平担になりている。ｎ中型半導体領域１５の側
面の部分のゲート絶縁膜７が露出する。

なお、ｎ中型半導体領域１５の上面の上に形成されてい
たゲート絶縁膜７は、パッジページ冒ン膜１４を形成す
るための前記エッチパック時にエツチングされている。

次に、ゲート絶縁膜７の露出していた部分を等方性エツ
チングを用いてｎ中型半導体領域１５の表面を露出させ
た後、第２９図に示すように、熱酸化によってｎ中型半
導体領域１５の表面に酸化シリコン膜からなる誘電体膜
９を形成する。次に、第３０図に示すように、例えばＣ
ＶＤで多結晶シリコン膜とタングステンシリサイド膜と
の２層膜かもなる容量電極（プレート電極）１０を形成
する。この後、第５図及び第６図に示した絶縁膜１６、
第７図に示したアルミニウム配線２３、第５図及び第６
図のパッジベージ１ン膜１７を順次形成する。

周辺回路を構成するＮチャネルＭＩＳＦＥＴの製造方法
については、半導体基板１上のメモリセルが形成される
領域にｎ中型エピタキシャル層を形成する前に、周辺回
路が形成される領域の半導体基板１上を、例えばＣＶＤ
によるシリコン酸化膜とナイトライド膜の２層膜で覆い
メモリセルのシリコン柱５を形成するための、エピタキ
シャル層生長、及びエツチングのマスクとする。この二
層膜からなる絶縁膜は、メモリセル領域上の絶縁膜１２
が形成された後、除去され、周辺回路領域の半導体基板
表面のみの熱酸化の後、ワード線８と同層の導電層から
なるゲート電極を形成する。

ソース、ドレインとなる２つのｎ中型半導体領域２０は
、例えば、メモリセル領域上の絶縁膜１６が形成された
後に、ゲート電極をマスクとして使用するインプラによ
りｎ型不純物を導入することにより形成する。その後の
工程は既知の技術に従うＯ なお、前記シリコン柱５は、第３１図及び第３２図に示
したように、多結晶シリコン膜を熱処理して単結晶化す
ることにより形成することもできる。

第３１図及び第３２図は、前記メモリセルの製造方法の
中で説明したシリコン柱５の形成方法と異るシリコン柱
５の形成方法を説明するだめのメモリセル部分の断面図
である。

シリコン柱５の前記具る形成方法は、まず第３１図に示
すように、フィールド絶縁膜２及び半導体基板１のフィ
ールド絶縁膜２から露出している部分を覆うように例え
ばＣＶＤで多結晶シリコン膜５０を形成する。この多結
晶シリコン膜５０の膜厚は、シリコン柱５の形成に必要
な程度とする。次に、多結晶シリコン膜５０の上にシリ
コン柱５を形成するための図示していないレジスト膜を
形成した後、前記多結晶シリコン膜５０の前記レジスト
膜から露出した部分をＲＩＥでエッチし【、第３２図に
示すように、シリコン柱５を形成する。エツチングした
後、レジスト膜を除去する。

この段階ではシリコン柱５は、単結晶化されておらず、
多結晶のままである。この後、所定の温度で加熱して、
多結晶シリコン膜からなっていたシリコン柱５を単結晶
化する。

以上、説明したように、本発明のメモリセルによれば、
半導体基板１と同一導電型のシリコン柱５を前記半導体
基板１の主面に起立させて設け、ビット線６を前記半導
体基板１の主面と平行な方向に延在させて前記シリコン
柱５の下の部分の側面に接続させ、前記シリコン柱５の
前記ビット線６が接続している部分に前記シリコン柱５
と反対導電型の第１半導体領域４を設け、前記シリコン
柱５の上部に該シリコン柱５と反対導電型の第２半導体
領域１５を設け、前記シリコン柱５の中間部の側面にゲ
ート絶縁膜７を設け、該ゲート絶縁膜７の周囲に前記半
導体基板１の主面と平行でかつビット線にほぼ垂直な方
向に延在するワード線８を設けてメモリセルのトランス
ファＭＩＳＦＥＴを構成し、前記第２半導体領域１５の
周囲に誘電体膜９を介して容量電極１０を設けて前記メ
モリセルの容量素子を構成したことにより、容量素子の
容量電極（プレート）１０が半導体基板１から分離され
て半導体基板１の上にあるので、容量素子の基準電位と
して１／２ＶＣＣを採用することができ、これからｖｊ
ｔ体膜９の薄膜化を図ることができる。

また、前記容量電極（プレート電極）１０が半導体基板
１の上に設けた導電体からなっていることから情報の書
込み時に空乏化することがないので、容量素子の容量値
を大きくすることができる。

また、容量素子の一方の電極であるｎ中型半導体領域１
５のｐ−型半導体領域５Ａと接している部分が非常に小
さいので、情報となる電荷のｐ型半導体領域５人中への
リークが少なく、情報の保持時間を長くすることができ
る。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、容量素子の容ｔｈｔ電極（プレート）が半導
体基板から分離されて半導体基板の上にあるので、容量
素子の基準電位として１／２ＶＣＣを採用することがで
き、これから誘電体膜の薄膜化を図ることができる。

前記容量電極（プレート）が導電体からなっていること
から情報の書き込み時に空乏化することがないので、容
量値を高くすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のダイナミックＲＡＭのメ
モリセルの斜視図、 第２図は、第１図に示したメモリセルの４ビツトの平面
図、 第３図は、第２図のメモリセルのトランスファＭＩＳＦ
”ＥＴの部分（ワード線が接続されている部分）を半導
体基板の主面と平行な方向（第１図に示すＹ方向）に切
ったときの平面図、第４図は、第２図のメモリセルのビ
ット線が接続されている部分を半導体基板の主面と平行
な方向（第１図に示すＸ方向）に切ったときの平面図、
第５図は、第２図に示したメモリセルを■−ｖ切断線で
切ったときの断面図、 第６図は、第２図に示したメモリセルを■−■切断線で
切ったときの断面図、 第７図は、第１１図に示すビットｌＲ６と周辺回路との
接続の一例を示した断面図、 第８図乃至第３０図は、第１図に示すダイナミックＲＡ
Ｍのメモリセルの製造工程を説明するための図であり、
第５図又は第６図と同一部分の断面図である。 第３１図及び第３２図は、メモリセルの製造方法の中で
説明されるシリコン柱５の形成方法と異る形成方法でシ
リコン柱５を形成する方法を説明するためのメモリセル
部分の断面図である。 図中、４・・・ｎ中型半導体領域、５・・・シリコン柱
、６・・・ビット線、７・・・ゲート絶縁膜、８・・・
ワード線、９・・・防電体膜、１０・・・容量電極、１
１．１２，１３゜１４・・・パッシベーション膜、１５
・・・ｎ中型半導体領域である。 ４ｉｎ＋１ １ｆＰ−１ 第 図 １’ｌ”Ｉ　　　□ １ｆＰ−１８６４ｆｎ”ｌ　　２３（Ｐｌ　１２１ｆＰ
’１

Claims (1)

1. 【特許請求の範囲】 １、１つのトランスファＭＩＳＦＥＴと１つの容量素子
   から構成されるメモリセルを有する半導体集積回路装置
   であって、 第１導電型の半導体基板、半導体基板は一主表面を持つ
   ； 前記半導体基板上に、半導体基板の主面と平行な方向に
   延在する複数のビット線と 前記半導体基板上に、半導体基板の主面と平行でかつ前
   記ビット線とは、直交する方向に延在する複数のワード
   線と 前記ビット線とワード線が交差するところの前記半導体
   基板主面に起立させたシリコン柱であって、前記半導体
   基板と同一型の導電性を有し、ビット線が接続する前記
   シリコン柱の下部側面には前記半導体基板とは異なる導
   電型の第２導電型の第１半導体領域、シリコン柱上部に
   第２導電型の第２半導体領域、及び前記第１半導体領域
   と第２半導体領域との間に位置し前記ワード線が第１の
   絶縁膜を介して接続するところの第１導電型の第３半導
   体領域を有するシリコン柱と 前記シリコン柱の第２半導体領域の部分を誘電体膜を介
   して覆うように設けられた導電体膜とを有し、前記ワー
   ド線、絶縁膜、第１、第２、及び第３半導体領域とで前
   記メモリセルのトランスファＭＩＳＦＥＴを構成し、前
   記第２半導体領域、誘電体膜及び導電体膜とで前記メモ
   リセルの容量素子を構成することを特徴とする半導体集
   積回路装置。 ２、前記半導体基板主面の前記シリコン柱以外の部分に
   はフィールド絶縁膜が設けられ、このフィールド絶縁膜
   で前記半導体基板と前記ビット線との間を絶縁すること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、前記ワード線、第１の絶縁膜、第３半導体領域及び
   第１、第２半導体領域は各々、ゲート電極、ゲート絶縁
   膜、チャネル形成領域及びソース又ドレイン領域として
   前記メモリセルのトランスファＭＩＳＦＥＴを構成する
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。 ４、前記ビット線とワード線の間及び前記ワード線と前
   記導電体膜の間には各々、第２絶縁膜及び第３絶縁膜が
   設けられていることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ５、前記第２半導体領域及び前記導電体膜とで前記メモ
   リセルの前記容量素子の一方の電極及び他方の電極を構
   成することを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ６、前記導電体膜には電源電圧の半分の電圧もしくは、
   それに近い電圧が印加される、ことを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。 ７、前記第１導電型、及び第２導電型はｐ型及びｎ型で
   あることを特徴とする特許請求の範囲第１項記載の半導
   体集積回路装置。 ８、半導体基板主面上に１つの柱状に形成された１つの
   トランスファＭＩＳＦＥＴと１つの容量素子から構成さ
   れるメモリセルを有する半導体集積回路装置の製造方法
   であって、 第１導電型の導電性を有する前記半導体基板主面に第２
   導電型のエピタキシャル層を形成する工程と 前記第２導電型のエピタキシャル層及び前記半導体基板
   をエッチングすることにより単結晶シリコン柱を形成す
   る工程、このシリコン柱は第１導電型の第１領域とその
   上部に位置する第２導電型の第２領域を有する。 前記半導体基板主面の前記単結晶シリコン柱以外の表面
   に第１の絶縁膜を形成する工程と前記第１の絶縁膜上及
   び前記単結晶シリコン柱表面に第２導電型の不純物を含
   む第１の導電層を形成する工程、 前記第１の導電層上に第２の絶縁膜を形成する工程、 前記第２の絶縁膜及び前記第１の導電層をエッチバック
   した後パターニングすることによりビット線を形成する
   工程、ビット線は前記単結晶シリコン柱の第１領域に接
   続する。 前記ビット線上の第２絶縁膜及び第１絶縁膜上に第３絶
   縁膜を形成する工程と 前記単結晶シリコン柱の前記ビット線、第２及び第３絶
   縁膜から露出している表面を熱酸化して第４絶縁膜を形
   成する工程と 前記第４絶縁膜及び第３絶縁膜表面に第２導電層を形成
   する工程と 前記第２導電層をエッチバックすることによりワード線
   を形成する工程、前記第２導電層上に第５絶縁膜を形成
   し、この第５絶縁膜から露出した部分の前記第２導電層
   をエッチバックする。 前記ワード線上の第５絶縁膜及び第３絶縁膜上に第６絶
   縁膜を形成する工程と 前記第６絶縁膜から露出している部分の前記第４絶縁膜
   を除去する工程と 前記第６絶縁膜から露出している前記単結晶シリコン柱
   の第２領域表面に熱酸化によりシリコン酸化膜を形成す
   る工程と 前記シリコン酸化膜上に第３導電層を形成する工程とを
   有することを特徴とする半導体集積回路装置の製造方法
   。 ９、特許請求の範囲第１項に記載の半導体集積回路装置
   の製造方法においてさらに次の工程を含む、 前記第２導電型の不純物を含む第１導電層からビット線
   を形成した後、熱処理する工程。これによって前記単結
   晶シリコン中の第１領域に、前記第１導電層に含まれる
   第２導電型不純物が拡散され第１半導体領域が形成され
   ることを特徴とする半導体集積回路装置の製造方法。 １０、前記第１半導体領域は前記単結晶シリコン柱の第
   １領域の周辺に形成されることを特徴とする特許請求の
   範囲第９項記載の半導体集積回路装置の製造方法。 １１、前記第１の導電層はＡｓを含んだ多結晶シリコン
   膜と、高融点金属のシリサイド膜からなる２層膜からな
   ることを特徴とする特許請求の範囲第８項記載の半導体
   集積回路装置の製造方法。 １２、前記第２及び第３の導電層は、多結晶シリコン膜
   と高融点金属のシリサイド膜からなる２層膜からなるこ
   とを特徴とする特許請求の範囲第８項記載の半導体集積
   回路装置の製造方法。 １３、前記単結晶シリコン柱の第２領域、前記酸化シリ
   コン膜及び前記第３導電層によって、前記メモリセルの
   容量素子が形成される、これにおいて、前記第２領域及
   び第３導電層は、前記容量素子の一方及び他方の電極を
   構成し、前記シリコン酸化膜は、前記容量素子の誘電体
   膜を構成することを特徴とする特許請求の範囲第８項記
   載の半導体集積回路装置の製造方法。