KR940001425B1 - 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 - Google Patents

Abstract

내용 없음.

Description

수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 탬의 구조

제1a도는 종래의 수평구조를 갖는 다이내믹 램의 단면구조도.

제1b도는 제1a도의 다이내믹 램 구조에 대한 등가회로도.

제1c도는 종래의 적층구조의 캐패시터를 갖는 다이내믹 램의 단면구조도.

제2a도 내지 제2v도는 본 발명의 바람직한 실시예에 따른 수직구조를 갖는 다이내믹 램의 제조공정도.

제3도는 본 발명의 제조공정에 따라 만들어진 수직구조를 갖는 다이내믹 램의 평면도.

제4a도와 제4b도는 제3도에서의 A-A'선과 B-B'선의 단면도.

제5도는 본 발명의 제조공정에 의하여 만들어진 수직 구조의 다이내믹 램의 회로구성의 일부를 나타내는 도면이다.

본 발명은 바이폴라형 다이내믹 램을 제조하는 방법 및 그 구조에 관한 것으로서, 스위칭용 트랜지스터의 상부에 저장용 캐패시터가 형성된 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법과 그 다이내믹 램의 구조에 관한 것이다.

일반적으로 다이내믹 램의 고집적화는 반도체장치의 제조장비 및 공정기술의 발달과 설계기술 및 메모리셀 구조의 개발에 의해서 이루어져 왔다. 그러나, 상기의 반도체제조장비의 개발과 셀구조에 대한 반도체소자의 물리적 한계로 인하여 고집적 메모리소자를 개발 하는데에는 많은 문제점이 야기되었다.

즉, 메모리셀을 축소하여 상기의 고집적화를 달성하려면 저장용 캐패시터의 면적을 줄여야하는데 저장용 캐패시터와 스위치용 트랜지스터(또는, 트랜지스퍼 트랜지스터)가 평면상으로 배열되어 있는 메모리구조에서는 상기한 물리적한계로 인하여 캐패시터의 면적과 트랜지스터를 줄일수가 없을 뿐아니라 또한 메모리의 고집적화를 꾀하려면 반도체 제조장비등에 의한 미세형상 기술의 개발이 요구되었다.

그러나, 상기의 미세형상기술등 공정기술의 개발은 그 기술적인 제약으로 인하여 한계가 있기 때문에 종래보다 기술개발의 많은 어려움이 있다. 따라서 본 발명은 상기한 물리적 한계와 공정기술의 한계를 극복하여 고집적화를 달성하기 위한 반도체장치의 제조방법 및 그의 구조 개량에 관한 것이다. 제1a도는 스위칭용 트랜지스터와 저장용 캐패시터가 수평으로 배열되어 있는 종래의 평면구조의 다이내믹 램의 단면구조이고, 제1b도는 제1a도의 다이내믹 램의 등가회로도이다. 제la도에 있어서, 40과 41은 제1b에서 예시한 트랜지스터 Q의 드레인 및 소오스(또는 소오스 및 드레인)를 나타내고 있고, 상기의 드레인 및 소오스는 실리콘기판(10)에 형성되어 있다. 60은 비트라인 B1,etc.,과 드레인(또는 소오스)을 형성하는 확산영역(40)사이의 접촉부를 예시하고 있다. 20은 워드라인 W13을 비트라인 B1으로 부터 이격되게 하기위한 절연막을 나타내고 있다. 전극 PE와 워드라인 W10,W11등은 폴리실리콘으로 형성되어 있고 비트라인 B1등은 알루미늄으로 형성되어 있다. N채널의 MOSFET에서 상기의 저장용 캐패시터 Co는 하이전압이 상기의 전극 PE에 인가될때 채널(50)과 전극 PE사이에 형성된다. 이러한 구조에서는 펄스전압이 워드라인에(예를들던, W10에)인가될때 워드라인 W10 및 비트라인 B1사이의 교차점에 접속된 드레인(40)과 소오스(41)를 포함하는 트랜지스터 Q가 도통되므로 상기의 저장용 캐패시터(Co)의 저장전압은 리드아웃(Read-out)되어서 이 전압이 상기의 비트라인 B1과 상기의 저장용 캐패시터 Co의 용량(Capacitance)에 의해 나뉘어진다.

구체적으로 상기한 종래의 다이내믹 램 셀에 정보를 저장할 경우에는 리드라인 W10에 전압을 인가하는 트랜지스터 Q의 게이트에 상기의 전압이 걸리면서 트랜지스터 Q는 도통상태가 된다.

이때 비트라인 B1에 있는 정보(즉, ″1″ 또는 ″0″레벨의 전압)가 상기의 도통된 트랜지스터 Q를 통하여 저장용 캐패시터 Co에 저장된다.

한편, 상기의 캐패시터 Co의 일측 전극은 플레이트 전압으로서 일정한 기준전압이 인가되고, 타측 전극인 저장전극(Storage electrode)은 상기의 캐패시터 Co에 저장된 전압을 유지하게 된다.

그리고 비트라인 B1의 전압을 충분하게 상기의 캐패시터에 저장하기 위해서는 워드라인 W10상의 전압이 비트라인 B1상의 전압보다 문턱전압 만큼 높아야 한다. 또한 캐패시터에 저장된 정보를 읽기위해서는 비트라인 B1을 기준전압으로 프리챠지(Precharge)시킨 다음 워드라인 W10에 펄스전압을 인가하면 트랜지스터 Q가 도통되어서 상기의 캐퍼시터에 저장된 정보가 비트라인으로 제공된다. 이때, 비트라인상에는 미세한 전위변동이 있게되고 이러한 전위변화를 증폭하여 출력된 신호인 정보를 읽게된다.

이와같이 메모리셀에 정보를 기입 또는 독출하는 대포적인 스택형구조를 갖는 종래의 다이내믹 램의 구조가 제1c도에 구체적으로 도시되어있다. 제1c도에는 10은 실리콘 기판이고, 40과 41은 제1도에서 예시한 바와같이 트랜지스터 Q의 드레인 및 소오스(또는 소오스 및 드레인)를 각각 나타내며, B1과 W10은 각각 비트라인 및 워드라인을 나타내고 있다. 저장용 캐패시터는 PE,SE,DE로 구성되는바, PE는 플레이트 전극을 나타내고 SE는 저장전극을 나타내며, DE는 유전체막을 나타내고 있다.

상기와같은 스위칭용 트랜지스터 Q와 저장용 캐패시터 Co의 구조가 기판상에서 평면으로 배열되어 있는 스택형 구조를 갖는 종래의 다이내믹 램에 대해서는 1977.8.23자로 특허허여된 USP4,044,340에 개시되어 있고, 또한 USP3,876,992, USP3,979,734 및 USP4, 190,466호에도 상기한 스택형구조를 예시하고 있다. 잘알려진 상기한 스택형 다이내믹 램의 구조에 있어서 스위칭용 트랜지스터와 저장용 캐패시터 Co는 실리콘 기판(10)상에서 평면적으로 배열되어 있다.

이러한 구조에서 단일 메모리셀에 대해서는 상기의 트랜지스터와 캐패시터의 면적이 수직구조보다도 크게되어 있고, 또한 비트라인 B1과 캐패시터 Co의 플레이트전극이 분리되어 있기 때문에 비트라인의 콘택트등을 형성해야 하기 때문에 메모리의 제조공정이 복잡하고 종래보다 고집적화된 메모리를 얻을 수 없는 문제점이 있었다.

아울러, 트랜스퍼 트랜지스터가 MOS형 트랜지스터이므로 바이폴라 트랜지스터보다 전류구동능력이 낮아서 동작속도가 다소 느린 문제점이 있었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기위한 것으로서 스위칭용 트랜지스터와 저장용 캐패시터를 수직구조를 배열하여 기본셀의 면적을 감소시킴으로서 고집적화시킬수 있는 수직구조를 갖는 바이폴라형 다이내믹 램의 제조방법 및 그 구조를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 스위칭용 트랜지스터로 NPN형 바이폴라 트랜지스터를 사용하여 처리속도를 향상시킬수 있는 수직구조를 갖는 바이폴라형 다이내믹 램의 제조방법 및 그의 구조를 제공하는데 있다. 제2a도 내지 제2v도는 본 발명의 제1실시예에 따른 수직구조를 갖는 다이내믹 램의 제조공정도를 도시한 것이다. 본 발명의 수직구조를 갖는 바이폴라형 다이내믹 램의 제조공정은 스위칭용 NPN 바이폴라 트랜지스터를 형성하는 공정(제2a도 내지 제2p도)과 저장용 캐패시터를 형성하는 공정(제2q도 내지 제2v도)으로 크게 나뉘어진다. 제2a도는 반도체기판상에 에피택셜층을 성장시키는 공정을 도시한 것으로서 N⁺기판(1)상에 1㎛정도의 두께로 N-에피택셜층(2)을 성장시킨다. 제2b도는 상기 N^-에피택셜층(2)내에 NPN트랜지스터의 베이스 영역을 형성하는 공정을 도시한 것이다. N^-에피택셜층(2)으로 보론을 0.4㎛정도로 깊게 이온주입(Deep implantation)하여 NPN트랜지스터의 베이스 영역이 되는 P^-영역(3)을 형성한다.

이때, 보론의 이온주입공정에 의하여 형성된 P^-영역 (3)에 의하여 N^-에피택셜층(2)은 P^-영역(3)상부의 N^-에피택셜층(2a)과 P^-영역(3)하부의 N^-에피택셜층(2b)으로 분리되어지는데 이러한 상,하부의 N^-에퍼택셜층(2a),(2b)은 베이스와 콜렉터, 베이스와 에미터간의 접합누설(junction leakage)전류와 접합용량(junction capautance)을 감소시키는 역할을 한다. 제2c도 내지 제2f도는 필드영역과 액티브영역을 정의한다음 제1스페이서를 형성하는 공정을 도시한 것이다. 제2c도를 참조하면, 먼저 상기 상부 N^-에피택셜층(2a)상에 질화막(4)과 산화막(5)을 순차적으로 형성한 다음, 액티브 영역과 필드영역을 한정하기위하여 상기산화막(5)상에 트렌치(Trench) 마스크층(6)을 형성한다. 제2d도를 참조하면, 상기 트렌치마스크층(6)을 사용하여 상기 산화막(5)과 질화막(4)을 순차 식각하는 것에 의해 액티브 영역과 필드영역을 정의한 다응 상기 마스크층(6)을 제거한다. 이때 산화막(5)과 질화막(4)이 식각된 부분은 필드영역이고, 식각 되지않은 부분은 액티브 영역이 된다.

제2e도를 참조하면, 상기 산화막(5)과 상기 질화막(4)을 마스크층으로서 사용하여 필드 영역내의 상기 상부 N^-에피택셜층(2a)을 비등방성 건식식각한다.

이와같이 상부의 N^-에피택셜층(2a)을 식각한 다음 기판전면에 걸쳐 산화막(7)을 1000Å의 두께로 다시 성장시키고, 이 산화막(7)을 비등방성 건식식각하여 액티브영역의 상기 N^-에피택셜층(2a)의 측면에 제2f와 같이 제1스페이서(8)를 형성한다. 제2g도 내지 제2k는 제2스페이서를 형성한 다음 필드산화막을 형성하는 공정을 도시한 것이다. 제2g도를 참조하면, 상기 산화막(5), 상기 질화막(4) 및 상기 제1스페이서(8)를 마스크층으로서 사용하여 상기 P^-영역(3)과 이 P^-영역(3) 하부의 상기 N^-에피택셜층(2b)을 기판(1)까지 비등방성 건식식각한다. 그 다음, 제2h도와 같이 기판전면에 걸쳐 질화막(9)을 증착시킨 다음 제2i도와 같이 질화막(9)을 비등방성 건식식각하여 트랜지스터의 형성을 위한 액티브영역의 측면에 제2스페이서(10)를 형성한다. 제2j도를 참조하면, 산화공정을 이용하여 필드영역상에 소자분리용 필드산화막(11)을 형성하고, 제2k도와 같이 제2스페이서(10)와 산화막(5)을 순차로 제거한다.

제21도 내지 제2n도는 워드라인 형성공정을 도시한 것이다. 먼저, 제21도와 같이 기판전면에 걸쳐 P⁺폴리실리콘막(12)을 기판전면에 걸쳐 증착시키고, 그 위에 제2m도와 같이 포토레지스트막(13)을 도포한 다음 P⁺폴리실리콘막(12)과 포토레지스트막(13)의 상층부를 즉, 상기 질화막(4)까지 건식식각하여 기판을 평탄화시킨다.

상기 포토레지스트막(13)을 제거한 다음 워드라인을 정의하기 위하여 워드라인 마스크를 사용하여 P^-폴리실리콘막(12)을 건식식각하면 제2n과 같이 워드라인이 정의된다. 이때, 워드라인으로 상기 P⁺폴리실리콘막(12)대신에 고융점금속(Refractory metal)을 사용할수도 있다.

제2o도와 같이 절연막(14)을 사용하여 기판을 다시 평탄화시키는데, 이때 평탄화용 절연막으로 CVD산화막을 사용한다. 제2p도를 참조하면, 상기와 같이 평탄화시킨 다음에 축적노드와 트랜지스터의 콜렉터간의 셀프-콘택(Self-contact)을 위하여 산화막(15)을 2000Å 정도의 두께로 성장시킨 다음 액티브영역의 표면에 남아있는 질화막(4)을 전면 제거한다. 제2q를 참조하면, 다시 기판전면에 걸칙 질화막(16)과, 산화막과 같은 절연막(17)을 순차로 형성한다.

그다음 캐패시터 영역을 정의하기 위하여 그위에 스토리지 마스크(18)을 올려놓은 다음 이 마스크(18)를 사용하여 캐패시터가 형성될 영역의 절연막(17)과 질화막(16)을 식각하면 제2r도와 같이 된다.

제2S도 내지 제2T는 축적노드(storage node)를 형성하는 공정으로서, 먼저 제2s도와 같이 기판전면에 걸쳐 축적 노드용 N⁺폴리실리콘막(19)을 형성하고 그리고 As등의 불순물을 임플랜트하여 확산시킨뒤 N^-콜렉터영역(24)을 형성하고, 그위에 포토레지스트막(20)을 도포한 다음 상기 N^-폴리실리콘막(19)과 포토레지스트막(20)의 상층부를 건식식각하면 기판표면이 제2t도와 같이 평탄화되게 된다.

제2u를 참조하면, 축적노드(저장전극)용 N⁺폴리실리콘막(19)상에 캐패시터 유전체막(21)을 형성한 다음 플레이트 전극이 되는 N⁺폴리실리콘막(22)을 순차적으로 증착시키면 제2v도와 같이 된다.

최종적으로, 제4a도 및 제4b도와 같이 알루미늄등의 금속을 기판전면에 형성한 다음 비트라인(23)을 정의하면 본 발명의 캐패시터와 스위칭용 트랜지스터가 수직구조로 배열된 다이내딕 램을 얻게 된다.

제3도는 상기 제2도에 도시되어 이는 바와같은 제조공정도에 의하여 제고된 본 발명의 바이폴라형 다이내믹 램셀이 매트릭스 형태로 배열된 레이아웃을 도시한 것이고, 제4a도는 제 3도의 A-A'선에 따른 단면도 즉 비트라인 방향에서의 다이내믹 램의 단면도이며, 제4b도는 제3도의 B-B'선에 따른 단면도 즉, 워드라인 방향에서의 다이내믹 램의 단면도를 각각 도시한 것이다.

제3도에 있어서, 제4a도 및 제4b도를 참조하여 보면 본원 발명의 바이폴라형 다이내믹 램은 액티브영역 즉 바이폴라 트랜지스터와 축적캐패시터층이 수직구조로 되어 있음을 알 수 있다.

제4a도 및 제4b도에 있어서, N⁺기판(1), P^-영역(3) 및 N⁺영역(24)은 각각 스위칭용 바이폴라형 NPN 트랜지스터의 에미터, 베이스 및 콜렉터영역이 되며, N⁺폴리실리콘막(19), 유전체막(21) 및 N⁺폴리실기콘막(22)은 저장용 캐패시터의 저장전극, 유캐패시터유전체 및 플레이트 전극을 각각 나타낸다.

한편, 베이스 영역인 P^-영역(3)의 측면에 형성되어 P^-영역(3)가 직접 접촉되어 있는 P⁺폴리실리콘막(12)은 워드라인이고, 상기 플레이트 전극인 N⁺폴리실리콘막(22)의 상부에 형성되어 있는 금속층(23)은 비트라인이다.

본원 발명의 다이내믹 램의 구조적 특성을 살펴보면 다음과 같다.

첫째로, 제2도에서 설명한 바와같이 바이폴라 트랜지스터의 분리영역 즉 필드영역내의 P^-영역(3)과 N^-에피택셜층(2b)을 트렌치형으로 식각하여준 다음 필드산화막(11)을 형성함으로써 트랜지스터의 활성영역이섬(island)의 형태를 이루는 구조를 갖는다.

둘째로, 바이폴라 트랜지스터의 콜렉터 영역(24)과 워드라인(12)이 제1스페이서(8)에 의하여 절연되고, 베이스영역(3)이 워드라인(12)과 직집 접촉되어 워드라인 방향으로 연결되는 구조를 갖는다.

셋째로, 바이폴라 트랜지스터의 콜렉터영역(24)의 상에 저장용 캐패시터의 저장전극(19)이 형성되며, 그위에 유전체막(21)과 플레이트전극(22)이 순차형성되어 스위칭용 바이폴라 트랜지스터와 저장용 캐패시터가 수직으로 배열된 구조를 갖는다. 넷째로, 바이폴라 트랜지스터의 베이스영역(3) 및 에미터영역 (1), 베이스영역(3) 및 콜렉터 영역(24)사이의 접합용량을 감소시키기 위하여 N^-에피택셜층(2)내에 P^-불순물을 도우핑시켜 P^-베이스 영역을 형성함으로써 각각의 베이스영역(3) 및 에미터영역(1), 베이스영역(3) 및 콜렉터영역(24)사이에 N^-영역(2a),(2b)이 형성된 구조를 갖는다. 다섯째, 수직구조로 배열된 스위칭용 바이폴라 트랜지스터와 저장용 캐패시터에 있어서 플레이트전극(22)의 상부에 비트라인(23)이 직접 헝성된 구조를 갖는다.

제5도는 본 발명의 제조방법에 의하여 완성된 제4a도 및 제4b도와 같은 수직구조를 갖는 다이내믹 램의 등가회로도를 도시한 것이다.

스위칭용 NPN바이폴라 트랜지스터(Q)의 에미터영역(E)에는 기준전압이 인가되고, 베이스영역(B)은 워드라인(WL)과 연결되며, 콜렉터영역은 저장용 캐패시터(Co)의 저장전극(SE)과 연결되고, 그의 플레이트전극(PE)은 비트라인(BL)과 연결구성되었다.

상기와 같이 구성된 본원 발명의 다이내믹 램의 동작원리는 다음과 같다.

먼저, 정보를 저장할 때에는 워드라인(WL)에 전압을 인가하여 스위칭용 트랜지스터(Q)를 도통시키고, 비트라인(BL)에 저장정보 ″0″의 정보일때는 ″0″V를 ″1″의 정보일때에는 ″전원전압(V_DD)″을 인가하여 저장용 캐패시터(Co)에 해당하는 정보를 저장시킨다.

이때, 스위칭용 바이폴라 트랜지스터의 에미터는 일정한 기준전압(Vp)을 항상 유지한다.

다음, 정보를 읽을때에는 비트라인(BL)을 기준전압으로 프리챠지시킨다음 워드라인(WL)에 전압을 인가하면 바이폴라 트랜지스터(Q)가 턴온되어 저장용 캐패시터(Co)의 저장전극(SE)의 전위가 에미터전압과 같은 기준전압(Vp)으로 변화되어 비트라인(BL)의 전위는 미세하게 변동되고, 비트라인의 미세한 전위변동을 증폭하여 정보를 읽게 되는 것이다. 바이폴라 트랜지스터를 사용함으로써 전류구동능력을 향상시켜 처리속도를 향상시킬 수 있다. 상기한 바와같이 본원 발명에 의하면 다음과 같은 효과를 얻을 수 있다.

1. 비트라인을 저장용 캐패시터의 플레이트전극에 연결하고, 저장전극을 스위칭용 바이폴라 트랜지스터의 콜렉터상에 형성하며, 베이스의 측면에 워드라인이 직접 접촉되어 스위칭용 트랜지스터와 저장용 캐패시터와 수직구조로 배열되어 있기때문에 메모리셀의 면적을 축소시킬 수 있다.

2. 기본 메모리셀이 차지하는 면적이 주어진 디자인 룰에서 작아질 수 있기 때문에 고밀도 다이내믹 램을 제작할 수 있다.

3. 스위칭용 트랜지스터로서 바이폴라 트랜지스터를 사용함으로써 처리속도를 향상시킬 수 있다.

4. 기본 메모리셀이 차지하는 평면적이 작고 바이폴라 트랜지스터의 베이스영역이 α-입자에 대하여 포텐셜 배리어(Potential Barrier) 역할을 하므로 α-입자에 대한 영향을 감소시킬 수 있다.

5. 비트라인을 저장용 캐패시터의 플레이트 전극과 같이 사용함으로써 다이내믹 램셀의 제조공정이 매우 용이하여 고속 고밀도의 기억소자를 제조할 수 있다.

Claims (9)

1. 스위칭 트랜지스터(Q)와 저장용 캐패시터(Co)가 수직구조로 배열되어 있는 바이폴라형 다이내믹 램에 있어서, 에미터 영역으로 사용되는 반도체 기판(1)과, 상기 반도체 기판(1)상에 형성되어 있고 또한 필드산화막(11)에 의해 서로 전기적으로 격리되어 있는 제1형의 제1불순물층(2b)과, 상기 제1불순물층(2b)상에 형성된 제2형의 베이스 영역(3)과, 상기 베이스 영역(3)상에 형성된 제1형의 제2불순물층(2a)과, 상기 제2불순물층(2a)상에 형성된 콜렉터 영역(24)과, 적층되어 있는 상기 제2불순물층(2a)과 상기 콜렉터영역(24)의 양단에 형성된 제1스페이서(8)와 상기 적층되어 있는 베이스 영역(3)과 제1스페이서(8)의 양단에 형성된 워드라인(12)과, 상기 콜렉터 영역(24)에 접촉되면서 그 위에 형성되어 있되, 절연막(17)에 의해 서로 전기적으로 격리되어 있는 캐패시터의 축적노드(19)와, 상기 축적노드(19)상부의 표면에 형성된 유전체막(21)과, 상기 유전체막(21) 및 상기 절연막(17)의 상부에 형성된 플레이트 전극(22)을 포함하는 수직구조를 갖는 바이폴라형 다이내믹 램.
2. 제1항에 있어서, 상기 콜렉터영역(24)과 상기 워드라인(12)이 상기 제1스페이서(8)에 의해 분리되어 지는 것을 특징으로 하는 수직구조를 갖는 바이폴라형 다이내믹 램 구조.
3. 제2항에 있어서, 상기 제1스페이서(8)가 산화막인것을 특징으로 하는 수직구조를 갖는 바이폴라형 다이내믹 램.
4. 제1항에 있어서, 베이스 콘택트가 상기 베이스 영역(3)의 측면에 형성되어서 상기 워드라인(12)에 접촉되는 것을 특징으로 하는 수직구조를 갖는 바이폴라형 다이내믹 램.
5. N⁺기판(1)상에 N^-에피택셜층(2)을 성장시킨다음 이 N^-에피택셜층(2)내에 P^-베이스영역(3)을 형성시킴과 동시에 상기 N^-에피택셜층(2)을 상.하부 에피택셜층(2a)(2b)으로 분리시키는 공정과, 상기 상부 N^-에피택셜층(2a)위에 질화막(4)과 산화막(5)을 순차로 형성한다음 트렌치마스크(6)를 사용하여 상기 산화막(5)과 상기 질화막(4) 및 상기 상부 N^-에피택셜층(2a)을 순차식각하여 필드영역과 액티브영역을 한정하는 공정과, 상기 액티브 영역의 상기 상부 N^-에피택셜층(2a)의 측면에 제1스페이서(8)를 형성하는 공정과, 상기 질화막(4), 상기 산화막(5) 및 상기 제1스페이서(8)를 마스크로 하여 필드영역내의 상기 P^-베이스영역(3)과 상기 하부 N^-에피택셜층(2b)을 식각하는 공정과, 상기 액티브 영역의 측면에 제2스페이서(10)를 형성한 다음 소자분리용 필드산화막(11)을 형성하는 공정과, 상기 제2스페이서(10)를 제거한 다음 워드라인을 형성하는 공정과, 절연막(14)을 사용하여 기판을 평탄화시킨다음 산화막(15)을 성장시키는 공정과, 상기 트랜지스터영역의 표면에 남아 있는 상기 절연막(4)을 제거한 다음 질화막(16)과 산화막(17)을 형성하고, 마스크(18)를 사용하여 상기 질화막(16)과 상기 산화막(17)을 식각하여 캐패시터 영역을 한정하는 공정과, 저장전극(19)을 형성한 다음 유전체막(21)을 형성하는 공정과, 플레이트전극으로 N⁺폴리실리콘막(22)을 형성한다음 비트라인(23)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 수직구조의 바이폴라형 다이내믹 램의 제조방법.
6. 제5항에 있어서, 상기 제2스페이서(10)로서 질화막이 사용되는 것을 특징으로하는 수직구조의 바이폴라형 다이내믹 램의 제조방법.
7. 제5항에 있어서, 상기 워드라인 형성공정은 기판전면에 걸쳐 P⁺폴리실리콘막(12)을 형성하고 불순물을 임플랜트하여 확산시킨뒤 N⁺콜렉터 영역(24)을 형성하고, 그 위에 포토레지스트막(13)을 도포하는 스텝과, 상기 질화막(4)까지 상기 P⁺폴리실리콘막(12)과 포토레지스트막(13)을 비등방성 건식식각한 다음 상기 포토레지스트막(13)을 제거하는 스텝과, 상기 P^-폴리실리콘막(12)을 건식식각하여 워드라인을 정의하는 스텝으로 이루어지는 것을 특징으로 하는 수직구조의 바이폴라형 다이내믹 램의 제조방법.
8. 제5항에 있어서, 상기 평탄화용 절연막(14)으로서 CVD산화막이 사용되는 것을 특징으로 하는 수직구조의 바이폴라형 다이내믹 램의 제조방법.
9. 제7항에 있어서, 상기 산화막(15)은 콜렉터영역 (24)과 저장전곽(19)간의 셀프-콘택용으로 사용되어지는 것을 특징으로 하는 수직 구조의 바이폴라형 다이내믹 램의 제조방법.