JPS62105466A - ダイナミツク・ランダム・アクセス・メモリ - Google Patents

ダイナミツク・ランダム・アクセス・メモリ

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JPS62105466A
JPS62105466A JP61193002A JP19300286A JPS62105466A JP S62105466 A JPS62105466 A JP S62105466A JP 61193002 A JP61193002 A JP 61193002A JP 19300286 A JP19300286 A JP 19300286A JP S62105466 A JPS62105466 A JP S62105466A
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cell
bit
layer
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は集積半導体メモリ回路に関し、更に具体的にい
うと、２進情報を記憶するのにキャパシタを用いる高密
度なメモリ・セルを有するメモリに関する。
Ｂ、従来の技術 集積半導体メモリ回路、特に、基本的には１つの記憶キ
ャパシタと１つのスイッチを含むセル髪用いたメモリ回
路は高いメモリ・セル密度を達成している。小さなダイ
ナミック・メモリ・セルを与えるための最も簡単な回路
の一例は米国特許第３３８７２８６号に示されている。
各セルは１つの記憶キャパシタと、このキャパシタをビ
ット／センス線に選択的に接続するスイッチ・デバイス
として働く１つの電界効果トランジスタとを用いる。
米国特許第３８１１０７６号および同第３８４１９２６
号には、Ｐ型半導体基板のＮ″′拡散領域とドープ・ポ
リシリコン層との間に誘電体層を挟んだ構造によってセ
ルの記憶キャパシタを形成するようにした単一デバイス
型の電界効果トランジスタ・メモリ・セルが示されてい
る。ポリシリコン層は記憶キャパシタを越えて延びてお
り、このポリシリコン層に負のバイアス、すなわち一定
の負電圧を与えることにより、隣接セル相斤聞のフィー
ルド・シールドとして働くようにな−〕でいる。
記憶キャパシタのＮ′″拡散領域は半導体基板の表面の
ドープした絶縁層部分からドーパントを基板に外方拡散
することによって形成している。
アイ・ビー・エム・テクニカル・ディスクロージャ・プ
リテン（ＴＲＭ　　Ｔ６ＣｈｎｊＣａｌ　Ｄｉｓｃｌｏ
ｓｕｒｅＢｕｌｌｓｔｊｎ）　、第２１巻、第９号、１
９７９年２月、第３８２３−３８２５頁には、２層のポ
リシリコンを用いたｑｔ−デバイス・メモリ・セルが示
されている。
上述したメモリ・セルは平面的な、すなわち２次元の構
成の高密度なセルを有するメモリを提供しているが、そ
れでも各セルは相当な半導体表面積を必要としている。
各セルの面積を減じるため、セル構造を３次元化するも
のが提案され、米国特許第４３３５４５０号には、１へ
レンチあるいは溝の側壁上にトランジスタを配置して、
記憶ノー１くがトランジスタの下側に位置するようにし
たメモリ・セルが示されている。
米国特許第４．３９７０７５号には、ウェルあるいはト
レンチの中に記憶キャパシタ祭有する高密度な縦型セル
が示されている。米国特許第４３２７４７Ｃｉ号−にも
いくぶん類似したセルが示されている。
米国特許第４４６２０４０号は、垂直な側壁を持−）だ
トレンチの中に記憶キャパシタおよび転送デバイスを配
置するようにしたｔｌｔ−デバイス・ダイナミック・ラ
ンダム・アクセス・メモリを開示している。また、米国
特許第４２７１４−．１８号は、トレンチあるいは溝の
底部に記憶ノードを配置し、基板の−１一部にビット／
センス線を設け、１〜レンチの側壁に転送デバイスを設
けるようにしたＱｌ−デバイス・メモリ・セルを示して
いる。
Ｃ９発明が解決しようとする問題点 本発明の目的は半導体基板の表面積を少ししか使わず高
密度であり且つ比較的大きな記憶キャパシタを有する改
良されたメモリ・セルを提供することである。
一：（− Ｄ０問題点を解決するための手段 本発明において、メモリ・セルは溝あるいはトレンチに
形成される。メモリ・セルは、１−レンチの下部に設け
られた記憶キャパシタ、基板の表面に配置されたビット
／センス線、記憶キャパシタとビット／センス線との間
にトレンチ側壁］〕に設けられた転送デバイス、及び記
憶キャパシタを電気的に分離するためのフィールド・シ
ールドを有する。
Ｅ、実施例 第３図は本発明のメモリ・セル・アレイの平面図を示し
ている。このアレイは４つのメモリ・セル１０．１２．
１４．１６を含み、これらのメモリ・セルはＰ型半導体
基板に設けられたトレンチ１８．２０．２２．２４に形
成されている。第１図および第２図はそれぞれ第３図の
線１−１、線２−２に沿って得られる断面図であり、Ｐ
型半導体基板は２６で示されている。各セルは１〜レン
チの底部および側壁の下部に沿って基板２６に設けられ
た第１のＮ１拡散領域２８を有する。
第１のＮ１拡散領域２８は記憶ノードとして作用し、記
憶キャパシタ３０の第１のプレートとして働く。各トレ
ンチ】８．２０．２２．２４に隣接した基板２６の表面
には第２のＮ＋拡散領域３２が設けられる。この第２の
Ｎ”拡散領域３２は、第１図では垂直方向に示されてい
るが、互いに平行であり、アレイに対するピッ１〜／セ
ンス線３２として働く、各ビット／センス線３２はアレ
イの１列のセルと関連づけられている。トレンチ１８．
２０．２２．２４の中および第２のＮ＋拡散領域３２の
上には、第１の二酸化シリコン層３４が成長される。
トレンチ１８．２０．２２．２４の中および基板２６の
表面」二の第１の二酸化シリコン層３４の」二に、第１
のドープ・ポリシリコン層３６が付着される。第１のド
ープ・ポリシリコン層３６は記憶キャパシタ３０の第２
のプレートとして働くと共に、各メモリ・セルの記憶キ
ャパシタ３０とビット／センス線３２の間のフィールド
・シー、ルドとして働く。各トレンチの一方の側壁上の
第１のポリシリコン層３６には、ピッ１へ／センス＄：
’、２と第１のＮ＋拡散領域２８の隣接端との間の部分
に開「Ｊ３８が形成される。残−）たポリシリコン層３
６の部分に第２の一酸化シリコン層４ｏが形成される。
第２の二酸化シリコン層４０の１１および開口３８内の
第１の二酸化シリコン層の上に、第２のドープ・ポリシ
リコン層４２が付着される。
第２のポリシリコン層４２は、第１および第２のＮ＋拡
散領域２８および３２がソース・ドレイン電極として作
用する電界効果トランジスタ４４の制御電極すなわちゲ
ート電極として働く。次いで、トレンチ１８．２０．２
２．２４はポリイミド４６のような適当な材料で完全に
満たされる。
銅をドープしたアルミニラ１１でつくることができる導
電線４８がピッ１へ／センス線３２と直交して平行に形
成される。導電線４８は第１図では水平に示されている
。各導電線４８はアレイの１行のセルのゲート電極４２
と接触し、ワード線として働く。
以上から明らかなように、本発明トこよれば非常に高密
度なメモリ・セルを得ることができる。そして、各メモ
リ・セルはトレンチの中に、大きな記憶キャパシタと、
スイッチング転送デバイスと、第１のポリシリコン層３
６に適当な電圧が与えられたときに隣接セル間の電流あ
るいは電荷の漏れを防止するように働くフィールド・シ
ールドとを有する。
メモリ・アレイへのデータの書込みおよびそこからの読
出しは従来と同様に、例えば前に引用した米国特許第３
３８７２８６号に述べられているように行なオ〕れる。
本発明のメモリ・セルは任意の知られているプロセスを
用いて製造する事ができる。例えばＮ＋ピッ１−／セン
ス線拡散領域３２はヒ素をドープした化学気相付着（Ｃ
ＶＤ）酸化物層をストリップ状に画成し、その後熱ドラ
イブ・インによってシリコン基板２６にヒ素をトープす
ることによって形成することができる。次に、ドープし
ていない第２のＣＶＤ酸化物層を、上記のドープ酸化物
ストリップと直交するストリップ状に画成する。こ＝７
− れらの直交するストリップは、ビット／センス線拡散領
域３２と自己整合したトレンチ１８．２０．２２．２４
をエツチングするためのマスクとして使用できる。トレ
ンチ１８．２０．２２．２４は反応性イオン・エツチン
グ技術を用いて形成でき、例えば深さ５μ、開口面積１
．．５Ｘ１．５μ（２゜２５μ２）でエッチされる。第
１のＮ＋拡散領域２８は例えば米国特許第４２９５９２
４号に示されるように、トレンチの中に、ドープした薄
い二酸化シリコン層をＣＶＤ付着し、フォトレジストの
ような適当な材料でトレンチを所望の深さまで充填し、
次にドープ二酸化シリコン層の」二部の不要部分をエツ
チングすることによって形成できる。
不要部分を除去した後に、ドープニ酸化シリコン層内の
ドーパン１〜例えばヒ素を１−レンチの底部および側壁
に外方拡散し、Ｎ＋拡散領域２８を形成する。第］の二
酸化シリコン層３４の酸化成長および第１のポリシリコ
ン層３６の付着の後に第１のポリシリコン層３６に開口
３８を形成する場合は、第４図に示すようにトレンチ１
８．２０．２−８＝ ２．２４をフォトレジスト５０で充填し、開口５４を有
する適当なマスク５２を用いて、反応性イオン・エツチ
ング技術によりフォトレジスト５０にウェル５６を形成
する。この場合のマスク５２は例えばポリシリコンのよ
うな非腐食性の層を使用しうる。フォトレジスト５０に
ウェル５６を形成した後に、例えばＨＮＯ，／ＨＦのよ
うな湿式エツチング剤またはプレオンのドライ・プラズ
マ・エツチングにより第１のポリシリコン層３６に開口
３８を形成する。次に、第１のポリシリコン層３６を酸
化して第２の二酸化シリコン層４０を成長させ、次に第
２のポリシリコン層４２を付着させる。
第１のポリシリコン層３６は開口３８を除けばアレイ全
体で連続しているが、第２のポリシリコン層４２は隣接
するワード線４８が互いに接触しないように個別のスト
リップにエッチする必要がある。記憶ノード−記憶ノー
ド間のパンチ・スルーを防止するため、記憶ノード間の
および記憶ノートの下側のＰ型基板ドーピングは約５Ｘ
１．Ｏ”〜１．　Ｘ　ｉ　０１７ホウ素原子／ｄにされ
るのがよい。
勿論、もし希望するならば、基板をＮ型、拡散領域２８
．３２をＰ＋型とすることもできる。また、二酸化シリ
コン層の所では、二酸化シリコン／窒化シリコンの２層
構造を使用することもできる。
以上の説明かられかるように、本発明によれば、トレン
チ構造を利用して記憶キャパシタおよびスイッチング・
デバイスを形成しているため、ダイナミック・ランダム
・アクセス・メモリのメモリ・セル密度を著しく高める
ことができる。しかも各セルは比較的大きな記憶キャパ
シタに２進情報を記憶することができるから、記憶信号
を検出するのに高感度のセンス・アンプを用いる必要が
ない。
トレンチを利用した縦型セル構造により、記憶ノードの
キャパシタンスは基板表面のセル面積にそれほど依存し
なくなり、しかもフィールド・シールドを組込むことが
できる。
Ｆ０発明の効果 トレンチの中に記憶キャパシタ、転送デバイスおよびフ
ィールド・シールドを組込むことにより、高密度で高性
能なダイナミック・ランダム・アクセス・メモリを実現
することができる。
【図面の簡単な説明】 第１図は第３図の線１−１の断面図、第２図は第：３図
の線２−２の断面図、第３図は本発明によるメモリ・セ
ルのアレイの平面図、および第４図は中間の製造段階を
示す断面図である。 １０．１２．１４．１６・・・・メモリ・セル、１８．
２０．２２．２４・・・・ｌ−レンチ、２６・・・・基
板、２８・・・・Ｎ＋拡散領域、３ｏ・・・・記憶キャ
パシタ、３２・・・・ビット／センス線用Ｎ＋拡散領域
、３４．４０・・・・二酸化シリコン層、３６．４２・
・・・ポリシリコン層、４８・・・・ワード線。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） 第２図

Claims (1)

  1. 【特許請求の範囲】 主表面およびこの主表面に形成されたトレンチを有する
    半導体基板と、 上記トレンチ内に形成された記憶キャパシタと、上記主
    表面に形成されたビット／センス線と、上記記憶キャパ
    シタと上記ビット／センス線との間に上記トレンチ内に
    形成された転送デバイスと、 上記記憶キャパシタを電気的に分離するためのフィール
    ド・シールド手段と、 を備えるダイナミック・ランダム・アクセス・メモリ。
JP61193002A 1985-10-31 1986-08-20 ダイナミツク・ランダム・アクセス・メモリ Granted JPS62105466A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US793401 1985-10-31
US06/793,401 US4751558A (en) 1985-10-31 1985-10-31 High density memory with field shield

Publications (2)

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JPS62105466A true JPS62105466A (ja) 1987-05-15
JPH0582988B2 JPH0582988B2 (ja) 1993-11-24

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ID=25159840

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EP (1) EP0221380B1 (ja)
JP (1) JPS62105466A (ja)
AT (1) ATE99456T1 (ja)
AU (1) AU580450B2 (ja)
BR (1) BR8604548A (ja)
CA (1) CA1248231A (ja)
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