JPH0582988B2 - - Google Patents

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JPH0582988B2
JPH0582988B2 JP61193002A JP19300286A JPH0582988B2 JP H0582988 B2 JPH0582988 B2 JP H0582988B2 JP 61193002 A JP61193002 A JP 61193002A JP 19300286 A JP19300286 A JP 19300286A JP H0582988 B2 JPH0582988 B2 JP H0582988B2
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JP
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trench
storage capacitor
wall
bit
cell
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Matsukuarupain Kenii Donarudo
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International Business Machines Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は集積半導体メモリ回路に関し、更に具
体的にいうと、２進情報を記憶するのにキヤパシ
タを用いる高密度なメモリ・セルを有するメモリ
に関する。
Ｂ 従来の技術 集積半導体メモリ回路、特に、基本的には１つ
の記憶キヤパシタと１つのスイツチを含むセルを
用いたメモリ回路は高いメモリ・セル密度を達成
している。小さなダイナミツク・メモリ・セルを
与えるための最も簡単な回路の一例は米国特許第
3387286号に示されている。各セルは１つの記憶
キヤパシタと、キヤパシタをビツト／センス線に
選択的に接続するスイツチ・デバイスとして働く
１つの電界効果トランジスタとを用いる。
米国特許第3811076号および同第3841926号に
は、Ｐ型半導体基板のN+拡散領域とドープ・ポ
リシリコン層との間に誘電体層を挟んだ構造によ
つてセルの記憶キヤパシタを形成するようにした
単一デバイス型の電界効果トランジスタ・メモ
リ・セルが示されている。ポリシリコン層は記憶
キヤパシタを越えて延びており、このポリシリコ
ン層に負のバイアス、すなわち一定の負電圧を与
えることにより、隣接セル相互間のフイールド・
シールドとして働くようになつている。記憶キヤ
パシタのN+拡散領域は半導体基板の表面のドー
プした絶縁層部分からドーパントを基板に外方拡
散することによつて形成している。
アイ・ビー・エム・テクニカル・デイスクロー
ジヤ・ブリテン（IBM Technical Disclosure
Bulletin）、第21巻、第９号、1979年２月、第
3823−3825頁には、２層のポリシリコンを用いた
単一デバイス・メモリ・セルが示されている。
上述したメモリ・セルは平面的な、すなわち２
次元の構成の高密度なセルを有するメモリを提供
しているが、それでも各セルは相当な半導体表面
積を必要としている。各セルの面積を減じるた
め、セル構造を３次元化するものが提案され、米
国特許第4335450号には、トレンチあるいは溝の
側壁上にトランジスタを配置して、記憶ノードが
トランジスタの下側に位置するようにしたメモ
リ・セルが示されている。
米国特許第4397075号には、ウエルあるいはト
レンチの中に記憶キヤパシタを有する高密度な縦
型セルが示されている。米国特許第4327476号に
もいくぶん類似したセルが示されている。
売国特許第4462040号は、垂直な側壁を持つた
トレンチの中に記憶キヤパシタおよび転送デバイ
スを配置するようにした単一デバイス・ダイナミ
ツク・ランダムアクセス・メモリを開示してい
る。また、米国特許第42714118号は、トレンチあ
るいは溝の底部に記憶ノードを配置し、基板の上
部にビツト／センス線を設け、トレンチの側壁に
転送デバイスを設けるようにした単一デバイス・
メモリ・セルを示している。
Ｃ 発明が解決しようとする問題点 本発明の目的は半導体基板の表面積を少ししか
使わず高密度であり且つ比較的大きな記憶キヤパ
シタを有する改良されたメモリ・セルを提供する
ことである。
Ｄ 問題点を解決するための手段 本発明において、メモリ・セルは溝あるいはト
レンチに形成される。メモリ・セルは、トレンチ
の１側壁の下部及び底部に沿つて設けられた記憶
キヤパシタ、基板の表面に配置されたビツト／セ
ンス線、記憶キヤパシタとビツト／センス線との
間でのトレンチの１側壁上に設けられた転送デバ
イス、及び各メモリ・セル相互間を電気的に分離
するようトレンチの他側壁上に設けられたフイー
ルド・シールドを有する。
フイールド・シールドの電極に適当なバイアス
電位を印加する事により、各隣接メモリ・セル相
互間の漏洩電流を抑制できる。
Ｅ 実施例 第３図は本発明のメモリ・セル・アレイの平面
図を示している。このアレイは４つのメモリ・セ
ル１０，１２，１４，１６を含み、これらのメモ
リ・セルはＰ型半導体基板に設けられたトレンチ
１８，２０，２２，２４に形成されている。第１
図および第２図はそれぞれ第３図の線１−１、線
２−２に沿つて得られる断面図であり、Ｐ型半導
体基板２６で示されている。各セルはトレンチの
底部および側壁の下部に沿つて基板２６に設けら
れた第１のN+拡散領域２８を有する。
第１のN+拡散領域２８は記憶ノードとして作
用し、記憶キヤパシタ３０の第１のプレートとし
て働く。各トレンチ１８，２０，２２，２４に隣
接した基板２６の表面には第２のN+拡散領域３
２が設けられる。この第２のN+拡散領域３２は、
第３図に列状に図示されているように互に平行で
あり、各列のセルに結合していてメモリ・セル・
アレイに対するビツト／センス線として働く。ト
レンチ１８，２０，２２，２４の中および第２の
N+拡散領域３２の上には、第１の二酸化シリコ
ン層３４が成長される。
トレンチ１８，２０，２２，２４の中および基
板２６の表面上の第１の二酸化シリコン層３４の
上に、第１のドープ・ポリシリコン層３６が付着
される。第１のドープ・ポリシリコン層３６は記
憶キヤパシタ３０の第２のプレートとして働くと
共に、各メモリ・セルの記憶キヤパシタ３０とビ
ツト／センス線３２の間のフイールド・シールド
として働く。各トレンチの一方の側壁上の第１の
ポリシリコン層３６には、ビツト／センス線３２
と第１のN+拡散領域２８の隣接端との間の部分
に開口３８が形成される。残つたポリシリコン層
３６の部分に第２の二酸化シリコン層４０が形成
される。第２の二酸化シリコン層４０の上および
開口３８内の第１の二酸化シリコン層の上に、第
２のドープ・ポリシリコン層４２が付着される。
第２のポリシリコン層４２は、第１および第２の
N+拡散領域２８および３２がソース・ドレイン
電極として作用する電界効果トランジスタ４４の
制御電極すなちゲート電極として働く。次いで、
トレンチ１８，２０，２２，２４はポリイミド４
６のような適当な材料で完全に満たされる。
銅をドープしたアルミニウムでつくることがで
きる導電線４８がビツト／センス線３２と直交し
て平行に形成される。導電線４８は第１図では水
平に示されている。各導電線４８はアレイの１行
のセルのゲート電極４２と接触し、ワード線とし
て働く。
以上から明らかなように、本発明によれば非常
に高密度なメモリ・セルを得ることができる。そ
して、各メモリ・セルはトレンチの中に、大きな
記憶キヤパシタと、スイツチング転送デバイス
と、第１のポリシリコン層３６に適当な電圧が与
えられたときに隣接セル間の電流あるいは電荷の
漏れを防止するように働くフイールド・シールド
とを有する。
メモリ・アレイへのデータの書込みおよびそこ
からの読出しは従来と同様に、例えば前に引用し
た米国特許第3387286号に述べられているように
行なわれる。
本発明のメモリ・セルは任意の知られているプ
ロセスを用いて製造する事ができる。例えばN+
ビツト／センス線拡散領域３２はヒ素をドープし
た化学気相付着（CVD）酸化物層をストリツプ
状に画成し、その後熱ドライブ・インによつてシ
リコン基板２６にヒ素をドープすることによつて
形成することができる。次に、ドープしていない
第２のCVD酸化物層を、上記のドープ酸化物ス
トリツプと直交するストリツプ状に画成する。こ
れらの直交するストリツプは、ビツト／センス線
拡散領域３２と自己整合したトレンチ１８，２
０，２２，２４をエツチングするためのマスクと
して使用できる。トレンチ１８，２０，２２，２
４は反応性イオン・エツチング技術を用いて形成
でき、例えば深さ5μ、開口面積1.5×1.5μ（2.25μ2）
でエツチされる。第１のN+拡散領域２８は例え
ば米国特許第4295924号に示されるように、トレ
ンチの中に、ドープした薄い二酸化シリコン層を
CVD付着し、フオトレジストのような適当な材
料でトレンチを所望の深さまで充填し、次にドー
プ二酸化シリコン層の上部の不要部分をエツチン
グすることによつて形成できる。不要部分を除去
した後に、ドープ二酸化シリコン層内のドーパン
ト例えばヒ素をトレンチの底部および側壁に外方
拡散し、N+拡散領域２８を形成する。第１の二
酸化シリコン層３４の酸化成長および第１のポリ
シリコン層３６の付着の後に第１のポリシリコン
層３６に開口３８を形成する場合は、第４図に示
すようにトレンチ１８，２０，２２，２４をフオ
トレジスト５０で充填し、開口５４を有する適当
なマスク５２を用いて、反応性イオン・エツチン
グ技術によりフオトレジスト５０にウエル５６を
形成する。この場合のマスク５２は例えばポリシ
リコンのような非腐食性の層を使用しうる。フオ
トレジスト５０にウエル５６を形成した後に、例
えばHNO3／HFのような湿式エツチング剤また
はフレオンのドライ・プラズマ・エツチングによ
り第１のポリシリコン層３６に開口３８を形成す
る。次に、第１のポリシリコン層３６を酸化して
第２の二酸化シリコン層４０を成長させ、次に第
２のポリシリコン層４２を付着させる。
第１のポリシリコン層３６は開口３８を除けば
アレイ全体で連続しているが、第２のポリシリコ
ン層４２は隣接するワード線４８が互いに接触し
ないように個別のストリツプにエツチする必要が
ある。記憶ノード−記憶ノード間のパンチ・スル
ーを防止するため、記憶ノード間のおよび記憶ノ
ードの下側のＰ型基板ドーピングは約５×1016〜
１×1017ホウ素原子／cm3にされるのがよい。勿
論、もし希望するならば、基板をＮ型、拡散領域
２８，３２をP+型とすることもできる。また、
二酸化シリコン層の所では、二酸化シリコン／窒
化シリコンの２層構造を使用することもできる。
以上の説明からわかるように、本発明によれ
ば、トレンチ構造を利用して記憶キヤパシタおよ
びスイツチング・デバイスを形成しているため、
ダイナミツク・ランダム・アクセス・メモリのメ
モリ・セル密度を著しく高めることができる。し
かも各セルは比較的大きな記憶キヤパシタに２進
情報を記憶することができるから、記憶信号を検
出するのに高感度のセンス・アンプを用いる必要
がない。トレンチを利用した縦型セル構造によ
り、記憶ノードのキヤパシタンスは基板表面のセ
ル面積にそれほど依存しなくなり、しかもフイー
ルド・シールドを組込むことができる。
Ｆ 発明の効果 セル相互間の隔離手段を含む主要なセル構成素
子が半導体基板の主表面の細いトレンチ（縦溝）
の内側壁及び内底壁上に形成され、セルの表面領
域を含む主表面は連続的な半導体材料のため各セ
ルに対するビツト／センス線への接点が不要にな
り、転じてワード線の幅を縮少して高集積度をも
たらす。更に、トレンチの各対向する側壁上に転
送デバイスの制御電極及びフイールド・シールド
手段を、各々、設けると共に内側壁の下部から内
底側に亘つて記憶キヤパシタを設けているので、
比較的細いトレンチでも大容量のキヤパシタンス
が得られると共に各セル間に十分な電気的隔離が
達成できる。特に、フイールド・シールド手段を
側壁に設けたため、水平方向の表面領域を占有せ
ずに十分な隔離が達成され、更に記憶キヤパシタ
の電極延長部をフイールド・シールド手段に利用
することも可能である。
【図面の簡単な説明】
第１図は第３図の線１−１の断面図、第２図は
第３図の線２−２の断面図、第３図は本発明によ
るメモリ・セルのアレイの平面図、および第４図
は中間の製造段階を示す断面図である。 １０，１２，１４，１６……メモリ・セル、１
８，２０，２２，２４……トレンチ、２６……基
板、２８……N+拡散領域、３０……記憶キヤパ
シタ、３２……ビツト／センス線用N+拡散領域、
３４，４０……二酸化シリコン層、３６，４２…
…ポリシリコン層、４８……ワード線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の主表面上の規則的に離散した位
    置から内部に向けて穿設された複数個のトレンチ
    と、 該トレンチに近接して上記主表面に形成された
    複数列のビツト／センス線領域と、 トレンチの所定の内側壁の上部に配置された制
    御電極を有する転送デバイスと、 上記内側壁を含む少なくとも１つの内側壁の下
    部及び内底壁に亘つて配置された記憶キヤパシタ
    とから成る複数個のメモリ・セルを含むダイナミ
    ツク・ランダム・アクセス・メモリであつて、 隣接したメモリ・セルを相互に電気的に隔離す
    るよう所定の電位が印加されたフイールド・シー
    ルド手段を上記所定の内側壁に対向する他の内側
    壁上で記憶キヤパシタと上記主表面との間に位置
    する部分に配置していることを特徴とする上記メ
    モリ。
JP61193002A 1985-10-31 1986-08-20 ダイナミツク・ランダム・アクセス・メモリ Granted JPS62105466A (ja)

Applications Claiming Priority (2)

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US06/793,401 US4751558A (en) 1985-10-31 1985-10-31 High density memory with field shield
US793401 1985-10-31

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JPS62105466A JPS62105466A (ja) 1987-05-15
JPH0582988B2 true JPH0582988B2 (ja) 1993-11-24

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ID=25159840

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US (1) US4751558A (ja)
EP (1) EP0221380B1 (ja)
JP (1) JPS62105466A (ja)
AT (1) ATE99456T1 (ja)
AU (1) AU580450B2 (ja)
BR (1) BR8604548A (ja)
CA (1) CA1248231A (ja)
DE (1) DE3689467T2 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE33261E (en) * 1984-07-03 1990-07-10 Texas Instruments, Incorporated Trench capacitor for high density dynamic RAM
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) * 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US5102817A (en) * 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
US5164917A (en) * 1985-06-26 1992-11-17 Texas Instruments Incorporated Vertical one-transistor DRAM with enhanced capacitance and process for fabricating
USRE33972E (en) * 1986-07-15 1992-06-23 International Business Machines Corporation Two square memory cells
US4949151A (en) * 1986-09-24 1990-08-14 Hitachi, Ltd. Bipolar transistor having side wall base and collector contacts
US4829017A (en) * 1986-09-25 1989-05-09 Texas Instruments Incorporated Method for lubricating a high capacity dram cell
US4916524A (en) * 1987-03-16 1990-04-10 Texas Instruments Incorporated Dram cell and method
JPH0810757B2 (ja) * 1987-05-25 1996-01-31 松下電子工業株式会社 半導体装置の製造方法
DE3851102D1 (de) * 1987-07-10 1994-09-22 Siemens Ag Hochintegrierbare Speicherzelle und Verfahren zu ihrer Herstellung.
US5109259A (en) * 1987-09-22 1992-04-28 Texas Instruments Incorporated Multiple DRAM cells in a trench
JPH01132176A (ja) * 1987-11-18 1989-05-24 Canon Inc 光電変換装置
JPH01143254A (ja) * 1987-11-28 1989-06-05 Mitsubishi Electric Corp 半導体記憶装置
JPH0744226B2 (ja) * 1988-01-21 1995-05-15 富士通株式会社 半導体装置及びその製造方法
US5014099A (en) * 1988-05-26 1991-05-07 Texas Instruments Incorporated Dynamic RAM cell with trench capacitor and trench transistor
US5106776A (en) * 1988-06-01 1992-04-21 Texas Instruments Incorporated Method of making high performance composed pillar dRAM cell
US5103276A (en) * 1988-06-01 1992-04-07 Texas Instruments Incorporated High performance composed pillar dram cell
US4958206A (en) * 1988-06-28 1990-09-18 Texas Instruments Incorporated Diffused bit line trench capacitor dram cell
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5105245A (en) * 1988-06-28 1992-04-14 Texas Instruments Incorporated Trench capacitor DRAM cell with diffused bit lines adjacent to a trench
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
JPH08250677A (ja) * 1994-12-28 1996-09-27 Nippon Steel Corp 半導体記憶装置及びその製造方法
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
JP4609985B2 (ja) * 2004-06-30 2011-01-12 ルネサスエレクトロニクス株式会社 半導体チップおよびその製造方法ならびに半導体装置
US7518179B2 (en) 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
US7314798B2 (en) * 2005-07-25 2008-01-01 Freescale Semiconductor, Inc. Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7285819B2 (en) * 2005-07-25 2007-10-23 Freescale Semiconductor, Inc. Nonvolatile storage array with continuous control gate employing hot carrier injection programming
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7394686B2 (en) * 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US20070020840A1 (en) * 2005-07-25 2007-01-25 Freescale Semiconductor, Inc. Programmable structure including nanocrystal storage elements in a trench
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55141750A (en) * 1979-04-23 1980-11-05 Nec Corp Insulated gate type semiconductor device
JPS60136369A (ja) * 1983-12-26 1985-07-19 Toshiba Corp 半導体装置及びその製造方法
JPS60152056A (ja) * 1984-01-20 1985-08-10 Hitachi Ltd 半導体記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
US3841926A (en) * 1973-01-02 1974-10-15 Ibm Integrated circuit fabrication process
US3811076A (en) * 1973-01-02 1974-05-14 Ibm Field effect transistor integrated circuit and memory
US4225945A (en) * 1976-01-12 1980-09-30 Texas Instruments Incorporated Random access MOS memory cell using double level polysilicon
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
US4271418A (en) * 1979-10-29 1981-06-02 American Microsystems, Inc. VMOS Memory cell and method for making same
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4335450A (en) * 1980-01-30 1982-06-15 International Business Machines Corporation Non-destructive read out field effect transistor memory cell system
US4364074A (en) * 1980-06-12 1982-12-14 International Business Machines Corporation V-MOS Device with self-aligned multiple electrodes
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS58213464A (ja) * 1982-06-04 1983-12-12 Nec Corp 半導体装置
JPS5982761A (ja) * 1982-11-04 1984-05-12 Hitachi Ltd 半導体メモリ
JPS60206163A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
US4672410A (en) * 1984-07-12 1987-06-09 Nippon Telegraph & Telephone Semiconductor memory device with trench surrounding each memory cell
US4769786A (en) * 1986-07-15 1988-09-06 International Business Machines Corporation Two square memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55141750A (en) * 1979-04-23 1980-11-05 Nec Corp Insulated gate type semiconductor device
JPS60136369A (ja) * 1983-12-26 1985-07-19 Toshiba Corp 半導体装置及びその製造方法
JPS60152056A (ja) * 1984-01-20 1985-08-10 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
DE3689467D1 (de) 1994-02-10
DE3689467T2 (de) 1994-06-23
AU580450B2 (en) 1989-01-12
EP0221380A3 (en) 1989-06-28
BR8604548A (pt) 1987-05-26
CA1248231A (en) 1989-01-03
EP0221380B1 (en) 1993-12-29
US4751558A (en) 1988-06-14
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EP0221380A2 (en) 1987-05-13
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ATE99456T1 (de) 1994-01-15

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