JPS60136369A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60136369A JPS60136369A JP58244089A JP24408983A JPS60136369A JP S60136369 A JPS60136369 A JP S60136369A JP 58244089 A JP58244089 A JP 58244089A JP 24408983 A JP24408983 A JP 24408983A JP S60136369 A JPS60136369 A JP S60136369A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
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- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技１Ｉｌｊ分野〕
本発明は半導体装置及びその製造方法に関し特にＭＯＳ
ダイナミックＲＡＭ及びその製造方法に係る。
ダイナミックＲＡＭ及びその製造方法に係る。
従来のＭＯＳダイナミックＲＡＭの構造の一例をＸＳ１
図及び第２図を参照して説明する。なお、第２図は第１
図の■−■線に沿う断面図である。
図及び第２図を参照して説明する。なお、第２図は第１
図の■−■線に沿う断面図である。
図中１は例えばｐｊｊＪｌシリコン基板であυ、この基
板１表面にはフィールド酸化膜２が形成されている。こ
のフィールド酸化膜２によって囲まれた基板１表面の一
部にはキャパシタの塙板側電１祇となるｎ型不純物領域
３が形成されている。このｎ型不純物頭域３上にはキャ
パシタ酸化膜４を介してキャパシタ電画５が形成されて
おシ、更にこのキャパシタ電極５表面には眉間Ｍ ｅ＆
膜６が形成されている。これらセルキャパシタ以外の基
板１表面にはダート絶縁膜７を介してトランスファダー
ト電極８１が形成されており、図示しない隣接したメモ
リセルへ延長されている。また、前記層間、把縁膜６上
には図示しない隣接しｔ９メモリセルから延長されたト
ランスファダート畦極８２が形成されている。前記トラ
ンスファダート成極８１の両側方の基板１表面にはソー
ス、ドレイン領域となるｎ型不純物頭載９，１０が形成
されている。
板１表面にはフィールド酸化膜２が形成されている。こ
のフィールド酸化膜２によって囲まれた基板１表面の一
部にはキャパシタの塙板側電１祇となるｎ型不純物領域
３が形成されている。このｎ型不純物頭域３上にはキャ
パシタ酸化膜４を介してキャパシタ電画５が形成されて
おシ、更にこのキャパシタ電極５表面には眉間Ｍ ｅ＆
膜６が形成されている。これらセルキャパシタ以外の基
板１表面にはダート絶縁膜７を介してトランスファダー
ト電極８１が形成されており、図示しない隣接したメモ
リセルへ延長されている。また、前記層間、把縁膜６上
には図示しない隣接しｔ９メモリセルから延長されたト
ランスファダート畦極８２が形成されている。前記トラ
ンスファダート成極８１の両側方の基板１表面にはソー
ス、ドレイン領域となるｎ型不純物頭載９，１０が形成
されている。
上記ＭＯ８ｄ ＲＡＭはｌトランジスタｌキャノ４′／
り型と称されるものであり、その動作は以下のようなも
のである。すなわち、書込み時にはｎ型不純物領域１０
に情報電荷を与え、トランスファゲート′電極８１を選
択状態にすることによシ＋ 情報電荷をｎ型不純物領域９を介してｎｍｍ不純物職域
３伝達する。ｎ型不純物領域３はキャパシタ酸化膜４を
介してキヤ・ぐシタ電極５と対向しておシ、例えば接地
電位に固定されたキャノクシタ岨極５とｎ型不純物領域
３との間には一定の静電容量が存在するので電荷が蓄積
される。
り型と称されるものであり、その動作は以下のようなも
のである。すなわち、書込み時にはｎ型不純物領域１０
に情報電荷を与え、トランスファゲート′電極８１を選
択状態にすることによシ＋ 情報電荷をｎ型不純物領域９を介してｎｍｍ不純物職域
３伝達する。ｎ型不純物領域３はキャパシタ酸化膜４を
介してキヤ・ぐシタ電極５と対向しておシ、例えば接地
電位に固定されたキャノクシタ岨極５とｎ型不純物領域
３との間には一定の静電容量が存在するので電荷が蓄積
される。
この゛状態でトランスファゲート電極８１ を非選択状
態にするとデータが保持される。また、読出し時にはト
ランスファダート電極８１を選択状態にすればｎ型不純
物領域３に蓄積された電、 ＋ 荷かｎ型不純物領域１０へ伝達される。
態にするとデータが保持される。また、読出し時にはト
ランスファダート電極８１を選択状態にすればｎ型不純
物領域３に蓄積された電、 ＋ 荷かｎ型不純物領域１０へ伝達される。
上述した従来のＭＯ８ｄＲＡＭではｎ型不純物頭載３、
キャパシタ酸化膜４及びキャパシタ電極５からなるセル
キャパシタと、トランスファダート電極８１ 、ダート
酸化ｊ漠７及びｎ 不純物領域９．１０からなる転送ト
ランジスタとが同一平面上にある。このため、単位セル
当シの面積をセルキャパシタと転送トランジスタとが奪
いあう形となっている。したがって、このような構造で
は近年の記憶容量の増加順向に伴う単位セル面積の縮小
化に対応できないという問題がある。
キャパシタ酸化膜４及びキャパシタ電極５からなるセル
キャパシタと、トランスファダート電極８１ 、ダート
酸化ｊ漠７及びｎ 不純物領域９．１０からなる転送ト
ランジスタとが同一平面上にある。このため、単位セル
当シの面積をセルキャパシタと転送トランジスタとが奪
いあう形となっている。したがって、このような構造で
は近年の記憶容量の増加順向に伴う単位セル面積の縮小
化に対応できないという問題がある。
′また、素子の微細化に伴い、ソース、ドレイン領域と
なるｎ４不純吻領域９，１０近傍のチャネル領域で電界
集中が起こシ、ホットキャリアの発生に起因するトラン
ジスタのしきい値電圧の変動などの問題が生じる。
なるｎ４不純吻領域９，１０近傍のチャネル領域で電界
集中が起こシ、ホットキャリアの発生に起因するトラン
ジスタのしきい値電圧の変動などの問題が生じる。
本発明は上記第１Ｈに鑑魯てなされたものであシ、単位
セルあたシの面積を縮小するとともにソース、ドレイン
領域近傍のチャネル領域における電界集中を防止し得る
大容量かつ素子特性の良好な半導体装置及びこのような
半導体装置を簡便な工程で製造し得る方法を提供しよう
とするものである。
セルあたシの面積を縮小するとともにソース、ドレイン
領域近傍のチャネル領域における電界集中を防止し得る
大容量かつ素子特性の良好な半導体装置及びこのような
半導体装置を簡便な工程で製造し得る方法を提供しよう
とするものである。
本願ｊ４４１の発明の半導体装置は、半導体基板表面に
形成された溝の側壁にダート絶縁膜を介して形成された
ダート電極と、前記溝底部及び溝周辺（溝による段差の
上面すなわち溝間の突出部）の基板表面のダート電極近
傍の低濃度不純物領域及びこの領域に隣接する高濃度不
純物領域からなる基板と逆導電型の不純物置載と、前記
溝ｊ底部及び溝周辺の不純物領域のうちいずれか一方上
にキャパシタ絶縁膜を介して形成されたキャパシタ電・
＋Ｍとを有することを特徴とするものである。
形成された溝の側壁にダート絶縁膜を介して形成された
ダート電極と、前記溝底部及び溝周辺（溝による段差の
上面すなわち溝間の突出部）の基板表面のダート電極近
傍の低濃度不純物領域及びこの領域に隣接する高濃度不
純物領域からなる基板と逆導電型の不純物置載と、前記
溝ｊ底部及び溝周辺の不純物領域のうちいずれか一方上
にキャパシタ絶縁膜を介して形成されたキャパシタ電・
＋Ｍとを有することを特徴とするものである。
このような構造の半導体装置は７４側壁にダート−極を
形成しているので平面におけるダート電極の占有面積を
減少することができ、単位セル面積を縮小することがで
きる。また、ソース。
形成しているので平面におけるダート電極の占有面積を
減少することができ、単位セル面積を縮小することがで
きる。また、ソース。
ドＶイン領域となる不純物領域がいわゆるＬＤＤ構造と
なっているため、素子が微細化しても艮好な素子特注を
維持することができる。
なっているため、素子が微細化しても艮好な素子特注を
維持することができる。
また、本ａ第２の発明の半導体装置の製造方法は、半導
体基板表面に溝を形成し、異方性エツチングを用いて溝
側壁にダート絶縁膜を介してゲート′成極を形成する工
程の前後にそれぞれ基板と逆導電型の不純物の低ドーズ
イオン注入と高ドーズイオン注入とを行なうことにより
溝底部及び溝周辺にいわゆるＬＤＤ構造の不純物領域を
形成し、更に異方性エツチングを用いて眉間絶縁Ｊ摸を
形成した後、溝底部及び溝周辺の不純物領域のうちいず
れか一方上にキヤ・臂シタ絶縁膜を弁してキャ）Ｊ？シ
タ電極を形成することを特徴とするものである。
体基板表面に溝を形成し、異方性エツチングを用いて溝
側壁にダート絶縁膜を介してゲート′成極を形成する工
程の前後にそれぞれ基板と逆導電型の不純物の低ドーズ
イオン注入と高ドーズイオン注入とを行なうことにより
溝底部及び溝周辺にいわゆるＬＤＤ構造の不純物領域を
形成し、更に異方性エツチングを用いて眉間絶縁Ｊ摸を
形成した後、溝底部及び溝周辺の不純物領域のうちいず
れか一方上にキヤ・臂シタ絶縁膜を弁してキャ）Ｊ？シ
タ電極を形成することを特徴とするものである。
このような方法によれば、本顔比１の発明の半導体装置
を極めて前便な工程で製造すること４図に示す製造方法
を併記して説明する。
を極めて前便な工程で製造すること４図に示す製造方法
を併記して説明する。
（１ン まず、例えばｐ型シリコン基板１１表面の一部
を反応性イオンエツチング（以下、ＲＩＥと略記する）
によシ選択的にエツチングし、例えば幅１．８μｍ１深
さ１．５μｍの溝１２を形成する（第３図（ａ）図示〕
。次に、基板１１表面の一部を等方性エツチングまたは
やや等方性エツチングを帯びた異方性エツチングによシ
エッチングし、例えば幅０．８μｍ１深さ０．８μｍの
素子分離用溝１３．１３を形成した後、フィールド反転
防止のイオン注入を行なう。つづいて、全面に例えば厚
さ５０００ＸのＣＶＤ酸化膜１４を堆積する。この結果
、素子分離用溝１３．１３は幅が狭いのでＣＶＤ４ｆｉ
化膜１４が光填された状態となるが、ｉ４＃ １２内に
は底面及び側壁に厚さ５０００ＸのＣＶＤ醒化ｊ摸１４
が１揉積された状態となる（同図（ｂ）図示）。つづい
て、ＲＩＥによＨｃｖＬ）Ｕ化膜１４を全面エッチバッ
クすることにより’４子分雛用溝１３．１３内にのみＣ
ＶＤ酸化膜を埋設し、フィールド酸化ノ摸１５，１５を
形成する（同図（ｃ）図示）。第３図（ｅ）までの工程
を経た段階での平面図は給４図に示すようになる。すな
わち、フィールド酸化膜Ｊ５．Ｊ５によって囲まれた領
域が２ビット分のメモリセル領域であシ、その中央部を
溝１２．・・・が隣接する多数のメモリセルに亘って平
行して延長された状態となっている。
を反応性イオンエツチング（以下、ＲＩＥと略記する）
によシ選択的にエツチングし、例えば幅１．８μｍ１深
さ１．５μｍの溝１２を形成する（第３図（ａ）図示〕
。次に、基板１１表面の一部を等方性エツチングまたは
やや等方性エツチングを帯びた異方性エツチングによシ
エッチングし、例えば幅０．８μｍ１深さ０．８μｍの
素子分離用溝１３．１３を形成した後、フィールド反転
防止のイオン注入を行なう。つづいて、全面に例えば厚
さ５０００ＸのＣＶＤ酸化膜１４を堆積する。この結果
、素子分離用溝１３．１３は幅が狭いのでＣＶＤ４ｆｉ
化膜１４が光填された状態となるが、ｉ４＃ １２内に
は底面及び側壁に厚さ５０００ＸのＣＶＤ醒化ｊ摸１４
が１揉積された状態となる（同図（ｂ）図示）。つづい
て、ＲＩＥによＨｃｖＬ）Ｕ化膜１４を全面エッチバッ
クすることにより’４子分雛用溝１３．１３内にのみＣ
ＶＤ酸化膜を埋設し、フィールド酸化ノ摸１５，１５を
形成する（同図（ｃ）図示）。第３図（ｅ）までの工程
を経た段階での平面図は給４図に示すようになる。すな
わち、フィールド酸化膜Ｊ５．Ｊ５によって囲まれた領
域が２ビット分のメモリセル領域であシ、その中央部を
溝１２．・・・が隣接する多数のメモリセルに亘って平
行して延長された状態となっている。
（１１）次いで、熱酸化を行ない露出した基板１１表面
に例えば厚さ１２０Ｘのケ゛−ト酸化膜１６を形成する
。つづいて、ｎ型不純物、例え＋ ばＡｓ を１０ｃｍ 程度の比販的低ドーズ量でイオン
注入する。この結果、イオン束にほぼ垂直な面、すなわ
ち溝１２の底部及び溝１２の周辺の基板１１表面には熱
処理後にｎ−型不純物領域１７．１８が形成される。つ
づいて、全面に例えば厚さ３０００Ｘの多結晶シリコン
膜１９を堆積する（第３図（ｄ）図示）。つづいて、多
結晶クリコン膜１９をＲＩＥにょシ溝１２側壁に［ｆｌ
Ｊえば１、２μｍｎの高さで残存するようにエツチング
し、トランスファダート電極２０，２Ｑを形成する。
に例えば厚さ１２０Ｘのケ゛−ト酸化膜１６を形成する
。つづいて、ｎ型不純物、例え＋ ばＡｓ を１０ｃｍ 程度の比販的低ドーズ量でイオン
注入する。この結果、イオン束にほぼ垂直な面、すなわ
ち溝１２の底部及び溝１２の周辺の基板１１表面には熱
処理後にｎ−型不純物領域１７．１８が形成される。つ
づいて、全面に例えば厚さ３０００Ｘの多結晶シリコン
膜１９を堆積する（第３図（ｄ）図示）。つづいて、多
結晶クリコン膜１９をＲＩＥにょシ溝１２側壁に［ｆｌ
Ｊえば１、２μｍｎの高さで残存するようにエツチング
し、トランスファダート電極２０，２Ｑを形成する。
これらトランスファゲート電極２０．２０は溝１２側壁
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファダート電極２０
．２０をマスクとしてｎ型不純物例えばＡｓ＋を１０ｔ
、ｍ 程度の比較的高ドーズ量でイオン注入する。この
結果、熱処理後に前記ｎ−型不純物頑頭載７．１８から
の不純物の拡散らるいは隔ドーズイオン注入時に溝１２
上端部側壁に斜め方向から低ドーズイオン注入されたと
みなしてよい不純物の拡散によシ、溝１２底部の基板１
１表面にはトランスファゲート電極２０ ＋ ２０近傍
のｎ−型不純物領域２ Ｊ ａ ＋ ２１ ａ及びこれ
らの領域に隣接する訂型不純物領域２１ｂからなるｎ型
不純物領域２ノが、溝１２周辺の基板１１表面にはトラ
ンスファダート電極２０．２０近傍のｎ−型不純物領域
２２ａ ＋ ２２ ａ及びこれらの領域に隣接す＋ るｎ型不純物領域２２ｂ ｌ ２２ｂからなるｎ型不純
物領域２２．２２がそれぞれ形成される（同図（ｅ）図
示）。つづいて、トランスファダート電極２０．２０を
マスクとしてダート酸化膜１６をウェットエツチングし
た後、全面に例えば厚さ３０００ｉのＣＶＤ酸化Ｍ２３
を堆積する（同図（ｆ）図示）。つづいて、ＣＶＤ酸化
膜２３をＲＩＥによシエッチバックしてトランスファダ
ート電極２０．２０を覆うように残存させ、層間絶縁膜
２４を形成する（同図（ｇ）図示）。
に沿って多数のメモリセルに亘って延長されており、ワ
ード線となる。つづいて、トランスファダート電極２０
．２０をマスクとしてｎ型不純物例えばＡｓ＋を１０ｔ
、ｍ 程度の比較的高ドーズ量でイオン注入する。この
結果、熱処理後に前記ｎ−型不純物頑頭載７．１８から
の不純物の拡散らるいは隔ドーズイオン注入時に溝１２
上端部側壁に斜め方向から低ドーズイオン注入されたと
みなしてよい不純物の拡散によシ、溝１２底部の基板１
１表面にはトランスファゲート電極２０ ＋ ２０近傍
のｎ−型不純物領域２ Ｊ ａ ＋ ２１ ａ及びこれ
らの領域に隣接する訂型不純物領域２１ｂからなるｎ型
不純物領域２ノが、溝１２周辺の基板１１表面にはトラ
ンスファダート電極２０．２０近傍のｎ−型不純物領域
２２ａ ＋ ２２ ａ及びこれらの領域に隣接す＋ るｎ型不純物領域２２ｂ ｌ ２２ｂからなるｎ型不純
物領域２２．２２がそれぞれ形成される（同図（ｅ）図
示）。つづいて、トランスファダート電極２０．２０を
マスクとしてダート酸化膜１６をウェットエツチングし
た後、全面に例えば厚さ３０００ｉのＣＶＤ酸化Ｍ２３
を堆積する（同図（ｆ）図示）。つづいて、ＣＶＤ酸化
膜２３をＲＩＥによシエッチバックしてトランスファダ
ート電極２０．２０を覆うように残存させ、層間絶縁膜
２４を形成する（同図（ｇ）図示）。
（１１Ｄ 次いで、熱酸化によシ露出した基板１１表面
に例えば厚さ１００Ｘの熱酸化）戻（キャパシタ酸化膜
）２５を形成した後、全面に例えば厚さ３０００Ｘの多
結晶クリコン膜２６を堆積する（同図（ｈ）図示）。つ
づいて、図示しないホトレジストパターンをマスクとし
て多結晶クリコンＪ％２６を選択的にエツチングし、溝
１２周辺のｎ型不純物領域２２．２２上にキャパシタ酸
化膜２５を介してキャノ母シタ１に極２７．２７を形成
する。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行ない、キヤ・やシタ。
に例えば厚さ１００Ｘの熱酸化）戻（キャパシタ酸化膜
）２５を形成した後、全面に例えば厚さ３０００Ｘの多
結晶クリコン膜２６を堆積する（同図（ｈ）図示）。つ
づいて、図示しないホトレジストパターンをマスクとし
て多結晶クリコンＪ％２６を選択的にエツチングし、溝
１２周辺のｎ型不純物領域２２．２２上にキャパシタ酸
化膜２５を介してキャノ母シタ１に極２７．２７を形成
する。つづいて、前記ホトレジストパターンを除去した
後、熱酸化を行ない、キヤ・やシタ。
電極；＃、２７表ｉ間絶縁膜２８．２８を形成する。つ
づいて、図示しないホトレジストパターンをマスクとし
て溝１２底部のｎ型不純物領域２１表面の熱酸化膜をエ
ツチングした後、ホトレジストパターンを除去する（同
図（１）図示）。
づいて、図示しないホトレジストパターンをマスクとし
て溝１２底部のｎ型不純物領域２１表面の熱酸化膜をエ
ツチングした後、ホトレジストパターンを除去する（同
図（１）図示）。
つづいて、全面に例えばＡ／、膜を蒸着した後、パター
ニングしてトランスファダート電極２０゜２０と直交す
る方向に延長されたビット線２９を形成し、ＭＯ８ｄＲ
ＡＭを製造する（同図（１）図示）。
ニングしてトランスファダート電極２０゜２０と直交す
る方向に延長されたビット線２９を形成し、ＭＯ８ｄＲ
ＡＭを製造する（同図（１）図示）。
しかして、第３図（ｊ）図示のＭＯ８ｄＲＡＭは基板１
１表面に形成された溝１２の側壁にダート酸化膜１６を
介してトランスファダート電極２０を形成しているので
、平面における単位セル面積のうち転送トランジスタの
占有する面積を非常に小さくすることができ、ひいては
単位セル面積自体を縮小化することができる。また、ソ
ース。
１表面に形成された溝１２の側壁にダート酸化膜１６を
介してトランスファダート電極２０を形成しているので
、平面における単位セル面積のうち転送トランジスタの
占有する面積を非常に小さくすることができ、ひいては
単位セル面積自体を縮小化することができる。また、ソ
ース。
ドレイン領域となるｎ型不純物領域２１．２２はトラン
スファゲート成極２０，２０近傍のｎ−型不純物領域及
びこれに隣接する計型不縄物領域からなるいわゆるＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ａｎ
ｄＳｏｕｒｃｅ ）構造となっているためドレイン領域
近傍のチャネル頭載における・電界集中を緩和すること
ができ、ホットキャリアの発生によるトランジスタの信
頼性低下を防止することができる。
スファゲート成極２０，２０近傍のｎ−型不純物領域及
びこれに隣接する計型不縄物領域からなるいわゆるＬＤ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ａｎ
ｄＳｏｕｒｃｅ ）構造となっているためドレイン領域
近傍のチャネル頭載における・電界集中を緩和すること
ができ、ホットキャリアの発生によるトランジスタの信
頼性低下を防止することができる。
また、上記実施１ｆｌＪの方法によれば、第３図（ｄ）
の工程における低ドーズイオン注入と同図（、）の工程
におけるトランスファゲート電極２０．２０をマスクと
する高ドーズイオン注入だけで、自己整合的にいわゆる
ＬＤＤ構造のソース、ドレイン線域となるｎ型不純物領
域２１．２２を形成することができ、通常のＭＯＳトラ
ンジスタにＬＤＤ構造のソース、ドレイン領域を形成す
る場合のようにダート−極の側壁に例えばＣＶＤ ｄ化
膜からなる高ドーズイオン注入のマスクとなるスペーサ
を形成する工程は必要ない。また、転送トランジスタの
チャネル長は第３図（ａ）の工程で形成される溝１２の
深さによって決定されるが、チャネル長を長く（すなわ
ち溝１２を深く）しても平面における単位セル面積は増
大しないへ、短チヤネル化に伴うサツスレッ７Ｗルド特
性の悪化による電荷の漏洩を防止することができ、ｄＲ
ＡＭの信頼性低下を防止することができる。更に、第３
図Ｕ）の工程でｎ型不純物領域２１ｂとビット線２９と
のコンタクトをとるために図示しないホトレジストパタ
ーンをマスクとしてｎ＋鳳不純物置域２Ｉｂ上の酸化膜
を除去するが、この写真蝕刻工程のマスク合わせ精度は
それほど必要でないのでビットｆａ２９と計型不純物領
域２１ｂとの自己整合的接続（ＳｅｌｆＡｌｉｇｎ Ｃ
ｏｎｔａｃｔ ）が可能である。以上述べたように極め
て簡便な工程でセル面積を大幅に減少できるとともにｄ
ＲＡＭの信頼性を向上することができる。
の工程における低ドーズイオン注入と同図（、）の工程
におけるトランスファゲート電極２０．２０をマスクと
する高ドーズイオン注入だけで、自己整合的にいわゆる
ＬＤＤ構造のソース、ドレイン線域となるｎ型不純物領
域２１．２２を形成することができ、通常のＭＯＳトラ
ンジスタにＬＤＤ構造のソース、ドレイン領域を形成す
る場合のようにダート−極の側壁に例えばＣＶＤ ｄ化
膜からなる高ドーズイオン注入のマスクとなるスペーサ
を形成する工程は必要ない。また、転送トランジスタの
チャネル長は第３図（ａ）の工程で形成される溝１２の
深さによって決定されるが、チャネル長を長く（すなわ
ち溝１２を深く）しても平面における単位セル面積は増
大しないへ、短チヤネル化に伴うサツスレッ７Ｗルド特
性の悪化による電荷の漏洩を防止することができ、ｄＲ
ＡＭの信頼性低下を防止することができる。更に、第３
図Ｕ）の工程でｎ型不純物領域２１ｂとビット線２９と
のコンタクトをとるために図示しないホトレジストパタ
ーンをマスクとしてｎ＋鳳不純物置域２Ｉｂ上の酸化膜
を除去するが、この写真蝕刻工程のマスク合わせ精度は
それほど必要でないのでビットｆａ２９と計型不純物領
域２１ｂとの自己整合的接続（ＳｅｌｆＡｌｉｇｎ Ｃ
ｏｎｔａｃｔ ）が可能である。以上述べたように極め
て簡便な工程でセル面積を大幅に減少できるとともにｄ
ＲＡＭの信頼性を向上することができる。
なお、上記実施例では溝周辺の基板表面のｎ型不純物領
域を用いてセルキャパシタを形成し、溝底部の基板表面
のｎ型不純物領域をビット線と接続させたが、この構成
を逆にして溝周辺の基板表面のｎ型不純物領域をビット
線と接続させ、溝底部の法板表面のｎ型不純物領域を用
いてセルキャノ′ｅツタを形成してもよい。このような
ＭＯ８ｄＲＡＭを第５図（ａ）〜（ｄ）に示す製造方法
を併記して説明する。
域を用いてセルキャパシタを形成し、溝底部の基板表面
のｎ型不純物領域をビット線と接続させたが、この構成
を逆にして溝周辺の基板表面のｎ型不純物領域をビット
線と接続させ、溝底部の法板表面のｎ型不純物領域を用
いてセルキャノ′ｅツタを形成してもよい。このような
ＭＯ８ｄＲＡＭを第５図（ａ）〜（ｄ）に示す製造方法
を併記して説明する。
まず、第３図（ａ）〜（Ｃ）に対応する工程でｐ型シリ
コン基板３１表面を溝３２．３２及び素子分離用溝３３
．３３を形成した後、素子分離用溝３３．３３にのみ例
えばＣＶＤ酸化膜を埋設してフィールド酸化膜ｓ４．ｓ
４を形成する。この段階で溝３２．３２の周辺部（溝３
２と溝３２との間の突出部）はフィールド酸化膜３４．
３４によって囲まれた２ビット分のメモリセリ領域の中
央に位置している（第５図（ａ）図示）。次に、第３図
（ｄ）〜（ｇ）に対応する工程でダート酸化膜３５の形
成、ｎ型不純物の低ドーズイオン注入、溝３２．３２側
壁でのトランス７アダート電極３６゜３６の形成、ｎ型
不純物の高ドーズイオン注入等の工程によシ、溝３２．
３２底部の基板３１表面にトランスファダート電極３６
．３６近傍のｎ−型不純物領域３７ｍ 、、９７＆とこ
れらの領域に隣接するｎ型不純物領域Ｊ ７ ｂ、３７
ｂとからなるｎ型不純物領域３７．３１を、溝３２．３
２周辺の基板３１表面にトランス７アダート電極３６．
３６近傍のｎ−型不純物領域３８ｍ ＋ ３８ａとこれ
らの領域に隣接するｎ屋不純物領域３８ｂとからなるｎ
型不純物領域３８をそれぞれ形成する。つづいて、トラ
ンスファダート電極３６．３６を握うように層間絶、・
諌１貞３９ 、Ｊ９を形成する（同図（ｂ）図示）６次
いで、第３図（ｈ）及び（１）に対応する工程でキャノ
ｆシタ醒化膜４０を形成した後、全面に例えば多結晶シ
リコンｇを堆積し、これをパターニングして溝３２．３
２底部のｎ型不純物領域３７゜３７上にキャｉ４シタ酸
化膜４０．４０を介してキャパシタ電極４１．４１を形
成する。つづいて、キャパシタ電極４１．４１表面にノ
ー間絶縁膜４２．４２を形成した後、溝３２．３２周辺
のｎ型不純物置域３８表面の酸化膜を選択的にエツチン
グしてれ型不純物領域３８を露出させる（同図（Ｃ）図
示）。次いで、第３図（ｊ）に対応する工程で全面に例
えばＡＪ膜を蒸着した後、・クターニングして溝３２．
３２周辺のｎｍ不純物領域３８と接続するビット線４３
を形成し、ＭＯ８ｄＲＡＭを製造する（同図（ｄ）図示
）。
コン基板３１表面を溝３２．３２及び素子分離用溝３３
．３３を形成した後、素子分離用溝３３．３３にのみ例
えばＣＶＤ酸化膜を埋設してフィールド酸化膜ｓ４．ｓ
４を形成する。この段階で溝３２．３２の周辺部（溝３
２と溝３２との間の突出部）はフィールド酸化膜３４．
３４によって囲まれた２ビット分のメモリセリ領域の中
央に位置している（第５図（ａ）図示）。次に、第３図
（ｄ）〜（ｇ）に対応する工程でダート酸化膜３５の形
成、ｎ型不純物の低ドーズイオン注入、溝３２．３２側
壁でのトランス７アダート電極３６゜３６の形成、ｎ型
不純物の高ドーズイオン注入等の工程によシ、溝３２．
３２底部の基板３１表面にトランスファダート電極３６
．３６近傍のｎ−型不純物領域３７ｍ 、、９７＆とこ
れらの領域に隣接するｎ型不純物領域Ｊ ７ ｂ、３７
ｂとからなるｎ型不純物領域３７．３１を、溝３２．３
２周辺の基板３１表面にトランス７アダート電極３６．
３６近傍のｎ−型不純物領域３８ｍ ＋ ３８ａとこれ
らの領域に隣接するｎ屋不純物領域３８ｂとからなるｎ
型不純物領域３８をそれぞれ形成する。つづいて、トラ
ンスファダート電極３６．３６を握うように層間絶、・
諌１貞３９ 、Ｊ９を形成する（同図（ｂ）図示）６次
いで、第３図（ｈ）及び（１）に対応する工程でキャノ
ｆシタ醒化膜４０を形成した後、全面に例えば多結晶シ
リコンｇを堆積し、これをパターニングして溝３２．３
２底部のｎ型不純物領域３７゜３７上にキャｉ４シタ酸
化膜４０．４０を介してキャパシタ電極４１．４１を形
成する。つづいて、キャパシタ電極４１．４１表面にノ
ー間絶縁膜４２．４２を形成した後、溝３２．３２周辺
のｎ型不純物置域３８表面の酸化膜を選択的にエツチン
グしてれ型不純物領域３８を露出させる（同図（Ｃ）図
示）。次いで、第３図（ｊ）に対応する工程で全面に例
えばＡＪ膜を蒸着した後、・クターニングして溝３２．
３２周辺のｎｍ不純物領域３８と接続するビット線４３
を形成し、ＭＯ８ｄＲＡＭを製造する（同図（ｄ）図示
）。
しかして、第５図（ｄ）図示のＭＯ８ｄＲＡＭ及び第５
図（ａ）〜（ｄ）に示した方法も上記実施例と同様な効
果を得ることができる。ただし、第５図（ｄ）図示のＭ
Ｏ８ｄＲＡＭでは２個の転送トランジスタ間の相互干渉
を防ぐために、溝３２．３２周辺のｎ型不純物領域３８
の横幅を広くすることが望ましい。
図（ａ）〜（ｄ）に示した方法も上記実施例と同様な効
果を得ることができる。ただし、第５図（ｄ）図示のＭ
Ｏ８ｄＲＡＭでは２個の転送トランジスタ間の相互干渉
を防ぐために、溝３２．３２周辺のｎ型不純物領域３８
の横幅を広くすることが望ましい。
なお、以上の説明ではフィールド絶縁ｊ漠を形成するの
に素子分離用溝に絶縁膜を埋設する方法を用いたが、表
面の平坦性のよい微細素子分離法であれば選択酸化法で
もよい。
に素子分離用溝に絶縁膜を埋設する方法を用いたが、表
面の平坦性のよい微細素子分離法であれば選択酸化法で
もよい。
また、実施例では第３図（、）の工程で基板１１表表面
体にダート酸化膜１６が存在する状態でＡ８ の尚ドー
ズイオン注入を行なったが、この高ドーズイオン注入は
トランスファゲート電極２０．２０をマスクとしてダ−
）［化膜１６の露出した部分をエツチングした後に行な
ってもよい。
体にダート酸化膜１６が存在する状態でＡ８ の尚ドー
ズイオン注入を行なったが、この高ドーズイオン注入は
トランスファゲート電極２０．２０をマスクとしてダ−
）［化膜１６の露出した部分をエツチングした後に行な
ってもよい。
更に、実施例ではトランス７了ダート電極材料及びキャ
パシタ電極材料として多結晶シリコンを用いたが、これ
に限らず金属あるいは金属ケイ化物を用いてもよい。
パシタ電極材料として多結晶シリコンを用いたが、これ
に限らず金属あるいは金属ケイ化物を用いてもよい。
以上詳述した如く本発明によれば、大容量かつ素子特性
の良好な半導体装置及びこのような半導体装置を闇便な
工程で製造し得る方法を提供できるものである。
の良好な半導体装置及びこのような半導体装置を闇便な
工程で製造し得る方法を提供できるものである。
第１図は従来のＭＯ８ｄＲＡＭの断面図、第２図は第１
図の…−■線に沿う断面図、第３図（ａ）〜（ｊ）は本
発明の実施例におけるＭＯＳ ｄＲＡＭを得るための製
造方法を示す断面図、第４図は第３図（ｃ）に対応する
平面図、第５図（ａ）〜（ｄ）は本発明の他の実施例に
おけるＭＯ８ｄＲＡＭを得るための製造方法を示す笛ｒ
面図である。 １１．３１・・・ｐ型／リコン基板、１２．３２・・・
溝、１３・・・ＣＶＤ酸化膜、１４．３３・・・素子分
離用溝、１５．３４・・・フィールド１浚化膜、１６．
３５・・・ダート酸化膜、１７．１８・・・ｎ−型不純
物領域、１９・・・多結晶シリコン膜、２０．３６・・
・トランスファダート電極、２１ｇ＋２２ａ、３７ｍ、
３８ｈ・−バー型不純物領域、２１ｂ、２２ｂ、３７ｂ
、３８ｂ・・・ｒ型不純物領域、２１．２２．３７．３
８・・・ｎ型不純物領域、２ Ｊ−ＣＶＤ ｄ化膜、２
４．３９・・・層間絶はｊ換、２５．４０・・・キャパ
７タ威化膜、２６・・・多結晶シリコン膜、２７．４１
・・・キャノ母シタ電極、２ ｇ 、 ’４２・・・層
間絶縁膜、２９．４３・・・ビット線・ 出願人代理人 弁理士 錦 江 武 彦第１図 第２図 第３０ （ａ）
図の…−■線に沿う断面図、第３図（ａ）〜（ｊ）は本
発明の実施例におけるＭＯＳ ｄＲＡＭを得るための製
造方法を示す断面図、第４図は第３図（ｃ）に対応する
平面図、第５図（ａ）〜（ｄ）は本発明の他の実施例に
おけるＭＯ８ｄＲＡＭを得るための製造方法を示す笛ｒ
面図である。 １１．３１・・・ｐ型／リコン基板、１２．３２・・・
溝、１３・・・ＣＶＤ酸化膜、１４．３３・・・素子分
離用溝、１５．３４・・・フィールド１浚化膜、１６．
３５・・・ダート酸化膜、１７．１８・・・ｎ−型不純
物領域、１９・・・多結晶シリコン膜、２０．３６・・
・トランスファダート電極、２１ｇ＋２２ａ、３７ｍ、
３８ｈ・−バー型不純物領域、２１ｂ、２２ｂ、３７ｂ
、３８ｂ・・・ｒ型不純物領域、２１．２２．３７．３
８・・・ｎ型不純物領域、２ Ｊ−ＣＶＤ ｄ化膜、２
４．３９・・・層間絶はｊ換、２５．４０・・・キャパ
７タ威化膜、２６・・・多結晶シリコン膜、２７．４１
・・・キャノ母シタ電極、２ ｇ 、 ’４２・・・層
間絶縁膜、２９．４３・・・ビット線・ 出願人代理人 弁理士 錦 江 武 彦第１図 第２図 第３０ （ａ）
Claims (3)
- （１） −導電型の半導体基板表面に形成された溝の側
壁にダート絶縁膜を介して形成されたダート電極と、前
記溝底部及び溝周辺の基板表面に形成された、前記ダー
ト電極近傍の低濃度不純物領域及び該低濃度不純物領域
に隣接する高濃度不純物頭載からなる基板と逆導電型の
不純物領域と、前記ダート電極と絶縁され、前記溝底部
及び溝周辺の基板表面の不純物領域のうちいずれか一方
上にキヤ・９シタ絶縁膜を介して形成されたキヤ・ぐク
タ電極とを具備したことを特徴とする半導体装置。 - （２）−導電型の半導体基板表面を異方性エツチングに
よりエツチングして溝を形成する工程と、基板表面にｒ
−上絶縁膜を形成する工程と、基板と逆導電型の不純物
を低ドーズ量でイオン注入する工程と、全面にダート電
極材料を堆積した後、異方比エツチングによシ該ダート
電極材料をエツチングして前記溝側壁にダート絶縁膜を
介してｆ−）電極を形成する工程と、該ゲート電極をマ
スクとして基板と逆４１Ｘｔ型の不純物を高ドーズ量で
イオン注入し、前記溝底部及び溝周辺にｃ−卜ｉｔ極近
鍾の低濃度不純物領域及び該低濃度不純物領域に隣接す
る高Ａ度不純物項域からなる基板と逆導電型の不純物領
域を形成する工程と、全面に絶縁１漠を堆積した後、異
方性エツチングによシ該絶縁膜をエツチングし、前記ｒ
−）電極を覆うように絶縁膜を残存させる工程と、前記
ダート電極が形成された領域以外の基板表面にキャパシ
タ絶縁膜を形成する工程と、全面にキャノｆシタを極材
料を堆積した後、その一部をエツチングして、溝底部及
び溝周辺の基板表面の不純物領域のうちいずれか一方上
にキャパシタ絶縁膜を介してキヤ・臂シタ電極を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - （３）溝を形成した後に、更に基板の一部を選折重にエ
ツチングして素子分離用溝を形成し、該素子公印用溝に
絶縁膜を埋設することを特徴とする４１がｄｆ請求の範
囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244089A JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244089A JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040661A Division JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136369A true JPS60136369A (ja) | 1985-07-19 |
| JPS6145390B2 JPS6145390B2 (ja) | 1986-10-07 |
Family
ID=17113571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244089A Granted JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136369A (ja) |
Cited By (15)
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1983
- 1983-12-26 JP JP58244089A patent/JPS60136369A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145390B2 (ja) | 1986-10-07 |
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