JPS61237464A - 半導体記憶素子とその製造方法 - Google Patents
半導体記憶素子とその製造方法Info
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- JPS61237464A JPS61237464A JP60079656A JP7965685A JPS61237464A JP S61237464 A JPS61237464 A JP S61237464A JP 60079656 A JP60079656 A JP 60079656A JP 7965685 A JP7965685 A JP 7965685A JP S61237464 A JPS61237464 A JP S61237464A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナミック型ＭＩ８半導体紀憶素子とその製
造方法に関する。
造方法に関する。
（従来技術とその問題点）
近年中導体記憶素子の高集積化、高密度化の傾向が盛ん
でＴｏシ、それに伴りて素子の微細化が進められている
が、微細加工技術の進展はりソグラフイ技術等を始めと
して多ぐの面で各種技術的困難に直面しているっまた、
特にダイナミック臘ランダムアクセスメモリ（以下ＤＲ
ＡＭと略記する）の代表的構造であるトランジスタ８１
つと蓄電用容量１つからなるｌ）？ンジスタメモリセル
に於ては、蓄電容量を小さくし得々いため、その微細化
はさらに難しい問題に直面しており、各種新技法が検討
されているものの、１９８２年１２月に米国ワシントン
で開催された国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉ
ｎｇ）論文予稿集８０６ページから８０７ページにｒ
Ａ Ｃ０ＲＲＩＪＧＡＴＥＤ ＣＡＰＡＣＩＴＡＮＣＥ
Ｃ）３ＬＬ（ＣＣＣ）ＦＯＲ畑ＧＡＢＩＴ ＤＹＮＡ
Ｂ訂ＣＭＯ８紹ＭＯＲＩＥ８ Ｊと題してスナミ（Ｈ，
８ＵＮＡＭＩ ）等によシ発表された論文においては、
蓄電用容量の一部を基板単結晶Ｋ１１ｌ凰凹みを設けて
素子面積の減少をはかると共に約１ミクロン程度の設計
基準を採用して従来のダイナミック散Ｍ０８半導体記憶
素子より素子面積を大幅に減少しているものの、その素
子面積は、周辺の分離領域を含めて約２１平方ミクロン
程度でＴｏＬかシにこの構造を用いて４メガビツトの記
憶回路を作成しようとすると記憶素子部分だけで８８平
方ミリ程度と、かなシ大面積罠なってしまうＯ （発明の目的） 本発明はこのような従来の欠点を除去して、同−設計基
準で従来ＧＦＪ素子より圧倒的に素子面積を減少させ、
しかも制御用トランジスタのチャネル部が′＃Ｌ気的に
基板と接続された半導体記憶素子並びにその製造方法を
提供することにある。
でＴｏシ、それに伴りて素子の微細化が進められている
が、微細加工技術の進展はりソグラフイ技術等を始めと
して多ぐの面で各種技術的困難に直面しているっまた、
特にダイナミック臘ランダムアクセスメモリ（以下ＤＲ
ＡＭと略記する）の代表的構造であるトランジスタ８１
つと蓄電用容量１つからなるｌ）？ンジスタメモリセル
に於ては、蓄電容量を小さくし得々いため、その微細化
はさらに難しい問題に直面しており、各種新技法が検討
されているものの、１９８２年１２月に米国ワシントン
で開催された国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉ
ｎｇ）論文予稿集８０６ページから８０７ページにｒ
Ａ Ｃ０ＲＲＩＪＧＡＴＥＤ ＣＡＰＡＣＩＴＡＮＣＥ
Ｃ）３ＬＬ（ＣＣＣ）ＦＯＲ畑ＧＡＢＩＴ ＤＹＮＡ
Ｂ訂ＣＭＯ８紹ＭＯＲＩＥ８ Ｊと題してスナミ（Ｈ，
８ＵＮＡＭＩ ）等によシ発表された論文においては、
蓄電用容量の一部を基板単結晶Ｋ１１ｌ凰凹みを設けて
素子面積の減少をはかると共に約１ミクロン程度の設計
基準を採用して従来のダイナミック散Ｍ０８半導体記憶
素子より素子面積を大幅に減少しているものの、その素
子面積は、周辺の分離領域を含めて約２１平方ミクロン
程度でＴｏＬかシにこの構造を用いて４メガビツトの記
憶回路を作成しようとすると記憶素子部分だけで８８平
方ミリ程度と、かなシ大面積罠なってしまうＯ （発明の目的） 本発明はこのような従来の欠点を除去して、同−設計基
準で従来ＧＦＪ素子より圧倒的に素子面積を減少させ、
しかも制御用トランジスタのチャネル部が′＃Ｌ気的に
基板と接続された半導体記憶素子並びにその製造方法を
提供することにある。
（発明の構成）
本発明によれば、第１４’ｉｌ、型シリコン単結晶基板
上に側面の一部に第２導ｔｍの第１の不純物ドープ層を
有しかつ上面に前記第２導電型の不純物ドープ層とは連
続していない第２導電型の第２（７）不純物ドープ層を
有する第１導電型の単結晶シリコン層で構成された柱状
構造を有し、第１の不純物ドープ層表面の少くとも一部
が絶縁膜で覆われているか又は表面が絶縁膜で覆われて
いない状態であシ、更にその柱状構造の周囲が基板単結
晶シリコンと電気的に接続された第１導ｉＥ屋シリコン
で第１の不純物ドープ層が途中まで埋まっておシこの埋
め込み層上面に絶縁膜が形成され、当該埋め込み層で覆
われていない柱状構造側面にゲート絶縁膜が形成されて
おシ、このゲート絶縁膜に接しかつ第２導電型の第１及
び第２の不純物ドープ層にまたがりゲート電極となる導
体層を有することを特徴とする半導体記憶素子が得られ
る。
上に側面の一部に第２導ｔｍの第１の不純物ドープ層を
有しかつ上面に前記第２導電型の不純物ドープ層とは連
続していない第２導電型の第２（７）不純物ドープ層を
有する第１導電型の単結晶シリコン層で構成された柱状
構造を有し、第１の不純物ドープ層表面の少くとも一部
が絶縁膜で覆われているか又は表面が絶縁膜で覆われて
いない状態であシ、更にその柱状構造の周囲が基板単結
晶シリコンと電気的に接続された第１導ｉＥ屋シリコン
で第１の不純物ドープ層が途中まで埋まっておシこの埋
め込み層上面に絶縁膜が形成され、当該埋め込み層で覆
われていない柱状構造側面にゲート絶縁膜が形成されて
おシ、このゲート絶縁膜に接しかつ第２導電型の第１及
び第２の不純物ドープ層にまたがりゲート電極となる導
体層を有することを特徴とする半導体記憶素子が得られ
る。
更に本発明によれば、■ 第１導電型の単結晶シリコン
基板上に第２導電型の単結晶シリコン層が形成されたも
のに対してエツチングを施して所望の領域をこのシリ−
７層より深く所望の領域をこのシリコン層よシ深く柱状
に残し。
基板上に第２導電型の単結晶シリコン層が形成されたも
のに対してエツチングを施して所望の領域をこのシリ−
７層より深く所望の領域をこのシリコン層よシ深く柱状
に残し。
■ 露出されたシリコン面を絶縁膜で榎い、エツチング
されて掘り込まれた底面上に堆積した絶縁膜のみを選択
的にエツチング除去し、θ 前記基板を更に深くエツチ
ングし、Ｏ工程［ロ］において形成された絶縁膜をマス
クとして露出シリコン表面に第２導電盤の不純物をドー
グし、その表面を薄い絶縁膜で榎い。
されて掘り込まれた底面上に堆積した絶縁膜のみを選択
的にエツチング除去し、θ 前記基板を更に深くエツチ
ングし、Ｏ工程［ロ］において形成された絶縁膜をマス
クとして露出シリコン表面に第２導電盤の不純物をドー
グし、その表面を薄い絶縁膜で榎い。
■ 柱状構造周囲の掘プこまれ九シリコン基板の底面上
にも形成される薄い絶縁膜と第２導電凰の不純物ドープ
層を選択的にエツチング除去し、ｅ３ 該溝部に第１
導電型のシリコンを前記柱状構造の側面下部に設けられ
た第２導電型の不純物ドープ層の上端を残す所まで城め
込み。
にも形成される薄い絶縁膜と第２導電凰の不純物ドープ
層を選択的にエツチング除去し、ｅ３ 該溝部に第１
導電型のシリコンを前記柱状構造の側面下部に設けられ
た第２導電型の不純物ドープ層の上端を残す所まで城め
込み。
［Ｆ］ 咳埋め込み層表面に絶縁膜を形成し。
［株］ 柱状構造の一１ｉｌ１面の絶縁膜を表面から前
記第２導電型の不純物ドープ層の上端までエツチング除
去してシリコン表面を纒出しそこにゲート絶縁膜を形成
し、 ■ 該ゲート絶縁膜に接し前記第２導電型不純物ドープ
層の上端と前記柱状構造上部に設けた第２導電型の不純
物ドープ層側面とに１７ｔ−かりゲート電極となる導体
層を形成する、。
記第２導電型の不純物ドープ層の上端までエツチング除
去してシリコン表面を纒出しそこにゲート絶縁膜を形成
し、 ■ 該ゲート絶縁膜に接し前記第２導電型不純物ドープ
層の上端と前記柱状構造上部に設けた第２導電型の不純
物ドープ層側面とに１７ｔ−かりゲート電極となる導体
層を形成する、。
ことを特徴とする半導体記憶素子の製造方法が得られる
。
。
更に本発明によれば、■ 所望の領域を柱状に残して＄
１４％、ｍ−の単結晶シリコン基板をエツチングし、 ＠ 柱状構造シリコン側面に第２導電型の不純物をドー
プし、その表面を薄い絶縁膜で覆い、θ 柱状構造周囲
の掘り込まれたシリコン基板の底面上にも形成される薄
い絶縁膜と第２導電型の不純物ドープ層とを選択的にエ
ツチング除去し。
１４％、ｍ−の単結晶シリコン基板をエツチングし、 ＠ 柱状構造シリコン側面に第２導電型の不純物をドー
プし、その表面を薄い絶縁膜で覆い、θ 柱状構造周囲
の掘り込まれたシリコン基板の底面上にも形成される薄
い絶縁膜と第２導電型の不純物ドープ層とを選択的にエ
ツチング除去し。
Ｏ該溝部に第１導′ｖｔ湿のシリコンを前記柱状構造側
面に設けられた第２４１を型の不純物ドープ層Ｕ】上端
を残す所まで埋め込み。
面に設けられた第２４１を型の不純物ドープ層Ｕ】上端
を残す所まで埋め込み。
■ 該埋め込み層表面に絶縁膜を形成し、θ 前記柱状
構造上面に第１導電型の単結晶シリコン層を、更にその
上面に第２導電型の単結晶シリコン層を選択的に形成し
、 （Ｄ 該第１４電鳳の単結晶シリコン層とその上に形成
された第２導寛をの単結晶シリコン層、更に前記第２導
電型不純物ドープ層上端の３者の側面にまたがりてゲー
ト絶縁膜を形成し、■ 該絶縁膜に接し前記柱状構造上
部に選択的に形成した第２導′ｔＩＬ屋の不純物ドーグ
層側面と工程■で形成した柱状構造側面の第２導電型の
不純物ドープ層の上端にまたがｐゲート電極となる導体
層を形成する、。
構造上面に第１導電型の単結晶シリコン層を、更にその
上面に第２導電型の単結晶シリコン層を選択的に形成し
、 （Ｄ 該第１４電鳳の単結晶シリコン層とその上に形成
された第２導寛をの単結晶シリコン層、更に前記第２導
電型不純物ドープ層上端の３者の側面にまたがりてゲー
ト絶縁膜を形成し、■ 該絶縁膜に接し前記柱状構造上
部に選択的に形成した第２導′ｔＩＬ屋の不純物ドーグ
層側面と工程■で形成した柱状構造側面の第２導電型の
不純物ドープ層の上端にまたがｐゲート電極となる導体
層を形成する、。
ことを特徴とする半導体記憶素子の製造方法が得られる
・ （実施例） 以下本発明の実施例を図面を参照しながら詳細に説明す
る０第１図は本願第１の発明の実施例を示す一部切シ欠
き斜視図で、４ビット分の記憶素子を示しているｏ １
０１は単結晶ｐｍシリコン基板、１０２は基板１０１に
垂直な柱状構造のｐ型シリコン単結晶、１０３は当該柱
状構造側壁の下方一部の表面に設けられｐ型シリコン基
板１０１あるいはそれに電気的に接続される形で設けら
れるｐ凰シリコン１０２との間で接合容量を形成するｎ
型不純物ドープ層、１０４は該不純物ドープ層１０３表
面の少なくとも一部を覆う絶縁薄膜でＴｏＤ ｓ ｐ
Ｗシリコン１０５との間にλ（Ｉｓ容量を形成する。
１０６は柱状構造の頂部分に形成され九ｎ型不純物ド
ープ層でｌ）このドープ層と１０３とで制御用ＭＩ５１
トランジスタのソース・ドレイン電極を構成する◎この
２つのドープ層間のｐ屋シリコン１０２がチャネル部を
構成する。このようにして１本の柱の上側に制御用ＭＩ
ＩＩンジスタ、下ｉ１１に蓄電容量が形成されしかもト
ランジスタのチャネル部カ基板と電気的に接続している
◎１０７は前記溝部の残シの部分を埋め込んだシリコン
酸化膜、１０９はゲート絶縁膜、１０８はゲート絶縁膜
に接し２つのｎ型不純物ドープ層１０３と１０６とＫま
九がシ制御用ＭＩＳトランジスタのゲート電極を構成し
ワード線となるｎｆｊ＆多結晶シリコンである０１１Ｏ
は金属でありｎ鳳ドープ層に接続してビット線となる。
・ （実施例） 以下本発明の実施例を図面を参照しながら詳細に説明す
る０第１図は本願第１の発明の実施例を示す一部切シ欠
き斜視図で、４ビット分の記憶素子を示しているｏ １
０１は単結晶ｐｍシリコン基板、１０２は基板１０１に
垂直な柱状構造のｐ型シリコン単結晶、１０３は当該柱
状構造側壁の下方一部の表面に設けられｐ型シリコン基
板１０１あるいはそれに電気的に接続される形で設けら
れるｐ凰シリコン１０２との間で接合容量を形成するｎ
型不純物ドープ層、１０４は該不純物ドープ層１０３表
面の少なくとも一部を覆う絶縁薄膜でＴｏＤ ｓ ｐ
Ｗシリコン１０５との間にλ（Ｉｓ容量を形成する。
１０６は柱状構造の頂部分に形成され九ｎ型不純物ド
ープ層でｌ）このドープ層と１０３とで制御用ＭＩ５１
トランジスタのソース・ドレイン電極を構成する◎この
２つのドープ層間のｐ屋シリコン１０２がチャネル部を
構成する。このようにして１本の柱の上側に制御用ＭＩ
ＩＩンジスタ、下ｉ１１に蓄電容量が形成されしかもト
ランジスタのチャネル部カ基板と電気的に接続している
◎１０７は前記溝部の残シの部分を埋め込んだシリコン
酸化膜、１０９はゲート絶縁膜、１０８はゲート絶縁膜
に接し２つのｎ型不純物ドープ層１０３と１０６とＫま
九がシ制御用ＭＩＳトランジスタのゲート電極を構成し
ワード線となるｎｆｊ＆多結晶シリコンである０１１Ｏ
は金属でありｎ鳳ドープ層に接続してビット線となる。
このようにしてダイナミックメモリセルが構成される。
ＭＩ８容量を形成する絶縁薄膜１０４は５ｐｌｉシリコ
ン基板とのｐｎ接合を完全に覆った１０４ｍのごとき場
合と、前記ｐｎ接合を覆いきりていない１０４ｂのごと
き場合とが絶縁薄膜の一部除去工程の際起こシうる。蓄
電容量はＭＩ８ｆｆｉ容量と接合温容量との合成容量に
なり、前者の場合はＭＩ８厘の面積と接合屋の面積とが
おおむね等しくなり、後者の場合は殆どが接合屋となる
◎これら２つの容量は柱状構造部分の周囲長とｓ ｎｍ
不純物ドープ層１０３とｐｍ埋め込み層１０５の重な夕
合いの高さとの積で表わされる面積と、ｎｆｆ１不純物
ド一プ層１０３がｐｍ層１０２に接する面積との和に従
って増大する・このため柱状構造部分の断面積を小さく
しても、基板深さ方向す表わち高さ方向に寸法を大きく
とることにより充分な大きさの蓄電容量が得られる利点
がある。
ン基板とのｐｎ接合を完全に覆った１０４ｍのごとき場
合と、前記ｐｎ接合を覆いきりていない１０４ｂのごと
き場合とが絶縁薄膜の一部除去工程の際起こシうる。蓄
電容量はＭＩ８ｆｆｉ容量と接合温容量との合成容量に
なり、前者の場合はＭＩ８厘の面積と接合屋の面積とが
おおむね等しくなり、後者の場合は殆どが接合屋となる
◎これら２つの容量は柱状構造部分の周囲長とｓ ｎｍ
不純物ドープ層１０３とｐｍ埋め込み層１０５の重な夕
合いの高さとの積で表わされる面積と、ｎｆｆ１不純物
ド一プ層１０３がｐｍ層１０２に接する面積との和に従
って増大する・このため柱状構造部分の断面積を小さく
しても、基板深さ方向す表わち高さ方向に寸法を大きく
とることにより充分な大きさの蓄電容量が得られる利点
がある。
本構造を用いれば、設計基準をＦとしたとき。
最小占有面積は６Ｆ （２ＦＸ３Ｆ）にまで小さくでき
高密度化が達成可能である◎更に、制御用トランジスタ
のチャネル部は柱状構造中心部のｐｆｆｉ部分を介して
ｐｍ基板に接続されており、チャネル部が基板から浮い
ている場合に起こる不都合（チャネル内のチャージアッ
プ、しきい値電圧の不安定性など）を回避できる利点が
おる。
高密度化が達成可能である◎更に、制御用トランジスタ
のチャネル部は柱状構造中心部のｐｆｆｉ部分を介して
ｐｍ基板に接続されており、チャネル部が基板から浮い
ている場合に起こる不都合（チャネル内のチャージアッ
プ、しきい値電圧の不安定性など）を回避できる利点が
おる。
以下本実施例を更に具体的に示したものを本願第２の発
明（製造方法）と共に第２図を参照しながら説明する。
明（製造方法）と共に第２図を参照しながら説明する。
まず、濃度５Ｘ１０ ３１度のｐｆｆｉ単結晶シリコン
基板２０１上に厚さ約０．５μｍのｎｆｆ１不純物ド一
プ層２０６を形成した基板を用い、厚い８ｉ０１膜パタ
ーンなどの適切な！スフ材を用いて反応性イオンエッチ
フグ（ＲＩＢ）等の異方性エツチングによシ当該基板の
うちメモリセルを形成したい領域を２μｍ檻度掘り込ん
で、横方向３μｍピッチ。
基板２０１上に厚さ約０．５μｍのｎｆｆ１不純物ド一
プ層２０６を形成した基板を用い、厚い８ｉ０１膜パタ
ーンなどの適切な！スフ材を用いて反応性イオンエッチ
フグ（ＲＩＢ）等の異方性エツチングによシ当該基板の
うちメモリセルを形成したい領域を２μｍ檻度掘り込ん
で、横方向３μｍピッチ。
縦方向４．５μｍピッチに配列された１、５μｍＸ１．
５μｍの角柱パターンを形成し九〇このあと露出シリコ
ン搬面をシリコン酸化膜などの絶縁膜２１１で覆りたの
ち掘り込んだシリコン溝部底面上の絶縁膜のみを選択的
に除去した、（第２図（−）。
５μｍの角柱パターンを形成し九〇このあと露出シリコ
ン搬面をシリコン酸化膜などの絶縁膜２１１で覆りたの
ち掘り込んだシリコン溝部底面上の絶縁膜のみを選択的
に除去した、（第２図（−）。
次に、前記シリコン溝部をＫｌで更に６μｍ程度掘り込
んだ後、ヒ素の熱拡散法等圧より柱状構造の側面の一部
にｎ型不純物ドープ層２０３を浅く形成した状態を示す
（第２図（ｂ））。
んだ後、ヒ素の熱拡散法等圧より柱状構造の側面の一部
にｎ型不純物ドープ層２０３を浅く形成した状態を示す
（第２図（ｂ））。
次に前記熱拡散によシ掘り込まれたシリコン溝部底面に
も形成されるｎｆｆ１不純吻ド一プ層を異方エツチング
で選択的に除去したのち％ＭＩ８容量となる薄い絶縁膜
たとえば熱酸化膜や熱酸化膜とＣＶＤ窒化膜との積層２
０４８露出シリコン表面に形成する＠そのあとシリコン
溝部底面上にも堆積された当該絶縁膜を異方性エツチン
グで選択的に除去した。（第２図（Ｃ））。エツチング
の異方性がやや悪いかあるいは柱状構造が少し斜めＫな
りているとｙａｍの下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される０第２図（ｄ）は、前記掘
り込まれたシリコン溝部を選択エピタキシャル成長法に
よりｐｍ、シリコン層２０５で５μｍ程度埋め込しても
よく、選択エビとこの方法をくみあわせてもよい。第２
図（、）は、残りの溝部をＣＶＤ法やＲＦバイアススパ
ッタ法やシリカガラスの塗布法等を用いてシリコン酸化
膜２０７で埋め込んだ後２つのｎｆｌｌ不純物不純ブド
ー１層２０３０６並びにそれらを分離する形で存在する
ｔｓ仮に連続しているｐａｉｌ柱状シリコン２０２の一
部、の表面にまたがった形で接する深さ２．５μｍ程度
の溝２１２を形成した状態を示す０次いで、第１図に示
すごとく、前記シリコン面が露出され丸柱状構造側壁部
分にゲート絶縁膜１０９を形成し、ゲート電極１０８と
なるｎ＋多結晶シリコンなどの導体膜を第２図（ｅ）で
形成した溝部に埋め込み、眉間絶縁膜を全表面上に形成
し、ビット線となる金属配＄１１１０をｎ型不純物ドー
プ層１０６に施すことにより、新しい構造のダイナミッ
ク瓜メモリセルが得られるＯ ｎチャネルＭＯ８）ランジスタにリークが生じる恐れが
ある場合は、シリコン酸化膜２０７の代わ９にボロンガ
ラスＣＢ８Ｇ）をうめこみ、溝２１２を形成したあと熱
処理してゲート電極１０８に接しなイ領域のシリコンに
ボロンをドープすればよい０次に、本願第１（製造方法
）の実施例を第３図を参照しながら説明する。
も形成されるｎｆｆ１不純吻ド一プ層を異方エツチング
で選択的に除去したのち％ＭＩ８容量となる薄い絶縁膜
たとえば熱酸化膜や熱酸化膜とＣＶＤ窒化膜との積層２
０４８露出シリコン表面に形成する＠そのあとシリコン
溝部底面上にも堆積された当該絶縁膜を異方性エツチン
グで選択的に除去した。（第２図（Ｃ））。エツチング
の異方性がやや悪いかあるいは柱状構造が少し斜めＫな
りているとｙａｍの下部の絶縁薄膜が第１図１０４ｂに
示したように一部除去される０第２図（ｄ）は、前記掘
り込まれたシリコン溝部を選択エピタキシャル成長法に
よりｐｍ、シリコン層２０５で５μｍ程度埋め込しても
よく、選択エビとこの方法をくみあわせてもよい。第２
図（、）は、残りの溝部をＣＶＤ法やＲＦバイアススパ
ッタ法やシリカガラスの塗布法等を用いてシリコン酸化
膜２０７で埋め込んだ後２つのｎｆｌｌ不純物不純ブド
ー１層２０３０６並びにそれらを分離する形で存在する
ｔｓ仮に連続しているｐａｉｌ柱状シリコン２０２の一
部、の表面にまたがった形で接する深さ２．５μｍ程度
の溝２１２を形成した状態を示す０次いで、第１図に示
すごとく、前記シリコン面が露出され丸柱状構造側壁部
分にゲート絶縁膜１０９を形成し、ゲート電極１０８と
なるｎ＋多結晶シリコンなどの導体膜を第２図（ｅ）で
形成した溝部に埋め込み、眉間絶縁膜を全表面上に形成
し、ビット線となる金属配＄１１１０をｎ型不純物ドー
プ層１０６に施すことにより、新しい構造のダイナミッ
ク瓜メモリセルが得られるＯ ｎチャネルＭＯ８）ランジスタにリークが生じる恐れが
ある場合は、シリコン酸化膜２０７の代わ９にボロンガ
ラスＣＢ８Ｇ）をうめこみ、溝２１２を形成したあと熱
処理してゲート電極１０８に接しなイ領域のシリコンに
ボロンをドープすればよい０次に、本願第１（製造方法
）の実施例を第３図を参照しながら説明する。
まず、５ Ｘ １０１６ｃｍ−”程度の不純物濃度のｐ
ｍ単結晶シリコン基板３０１を用い、厚い旧０．膜パタ
ーンなどの適切なマスク材を用いて反応性イオンエツチ
ング（几ＩＥ）等の異方性エツチングによシ尚該基板の
うちメモリセルを形成したい領域８６μｍ＠度ｆ！Ａｎ
込んで、前ｉ８実施例と平面方向の寸法が同じ角柱パタ
ーンを形成する０このあとひ素の熱拡散法等により柱状
構造側面にｎ鳳不純物ドープ層３０３８浅く形成し、そ
の表面にＭＩ８容量となる絶縁膜ＩＩ ３０４ 、例え
ば熱酸化膜ヤ熱駿化膜とＣＶＤ窒化膜との積層膜を形成
するっ（第３図（ａ） ）。
ｍ単結晶シリコン基板３０１を用い、厚い旧０．膜パタ
ーンなどの適切なマスク材を用いて反応性イオンエツチ
ング（几ＩＥ）等の異方性エツチングによシ尚該基板の
うちメモリセルを形成したい領域８６μｍ＠度ｆ！Ａｎ
込んで、前ｉ８実施例と平面方向の寸法が同じ角柱パタ
ーンを形成する０このあとひ素の熱拡散法等により柱状
構造側面にｎ鳳不純物ドープ層３０３８浅く形成し、そ
の表面にＭＩ８容量となる絶縁膜ＩＩ ３０４ 、例え
ば熱酸化膜ヤ熱駿化膜とＣＶＤ窒化膜との積層膜を形成
するっ（第３図（ａ） ）。
次に、前記シリコン溝部底面上にも堆積された絶縁膜と
、それに覆われているｎｍ、不純物ドープ層とを異方性
エツチングで選択的に除去し九のち当該溝部を前記実施
例と同様に８１ＨＩＣｊ＊とＨＣｊを原料ガスとした選
択エピタキシャル成長法によ〕ｐｆｆｌシリコン層３０
５で５μｍ程度埋め込み、更に該埋め込み層上部をシリ
コン酸化膜３０７で覆う、（第３図（ｂ））。
、それに覆われているｎｍ、不純物ドープ層とを異方性
エツチングで選択的に除去し九のち当該溝部を前記実施
例と同様に８１ＨＩＣｊ＊とＨＣｊを原料ガスとした選
択エピタキシャル成長法によ〕ｐｆｆｌシリコン層３０
５で５μｍ程度埋め込み、更に該埋め込み層上部をシリ
コン酸化膜３０７で覆う、（第３図（ｂ））。
次に、柱状構造上面を露出し、選択エピタキシャル成長
法により、厚さ１μｍのｐｍシリコン積層３２２．厚さ
０．５μｍ（Ｏｎ減シリコン積層３０６を連続的に形成
する（第３図（Ｃ） ）、この時ｓ ｐｆＪ。
法により、厚さ１μｍのｐｍシリコン積層３２２．厚さ
０．５μｍ（Ｏｎ減シリコン積層３０６を連続的に形成
する（第３図（Ｃ） ）、この時ｓ ｐｆＪ。
シリコン積層を厚さ１．５μｍ形成し、その上面にヒ素
イオン注入などでｎ 層を形成することも可能であるこ
とは当然である◎第３図（Ｃ）の状態は、第２図でいえ
ば（ｄ）図と（ｅ）図の中間の状態に相当する。
イオン注入などでｎ 層を形成することも可能であるこ
とは当然である◎第３図（Ｃ）の状態は、第２図でいえ
ば（ｄ）図と（ｅ）図の中間の状態に相当する。
従って、以下の工程は前記本願第２の発明の実施例の後
半部分を用いうる。この実施例では第３図（ｃ）で明ら
かなようＫｐｆｌｌシリコン積層３２２ｓ ｎ”盟シリ
コン積層３０６％、ともに柱状構造上面の全体に形成し
た０しかしこの２つの積層を柱状構造上面の一部分にだ
け形成してもよい。ただしｐｍシリコン積層３２２は柱
状構造上面のｐ屋部分に少なくとも一部分で接して電気
的に接続されていなければならない。この実施例におい
てもトランジスタにリークが生じる恐れがある場合は前
記実施例のようにボロンをドープすればよＩＡ。
半部分を用いうる。この実施例では第３図（ｃ）で明ら
かなようＫｐｆｌｌシリコン積層３２２ｓ ｎ”盟シリ
コン積層３０６％、ともに柱状構造上面の全体に形成し
た０しかしこの２つの積層を柱状構造上面の一部分にだ
け形成してもよい。ただしｐｍシリコン積層３２２は柱
状構造上面のｐ屋部分に少なくとも一部分で接して電気
的に接続されていなければならない。この実施例におい
てもトランジスタにリークが生じる恐れがある場合は前
記実施例のようにボロンをドープすればよＩＡ。
以上本発明を１つの実施例にもとづいて説明し。
たが実施例のｐ屋とｎ型とを入れ替えても同様の効果が
得られる〇 また、ゲート電極１０８には多結晶シリコンの代わりに
タングステン、モリブデン、チタン等の高融点金属、も
しくはそれらの珪化物、更にはそれあることが望ましい
ので、ゲート電極のうちチャネルにかかる部分、とそれ
以外の部分とをそれぞれ一定の材料にするように多層に
するとよい。
得られる〇 また、ゲート電極１０８には多結晶シリコンの代わりに
タングステン、モリブデン、チタン等の高融点金属、も
しくはそれらの珪化物、更にはそれあることが望ましい
ので、ゲート電極のうちチャネルにかかる部分、とそれ
以外の部分とをそれぞれ一定の材料にするように多層に
するとよい。
（発明の効果）
この結果、本実施例では３μｍＸ４．５μｍ（＝１３．
５μｍ２）の小面積の中に１．５μｍの設計ルールでダ
イナミックｍｙｔ Ｉ ８半導体記憶素子を作製するこ
とができ、しかもなお蓄電容量面積ＭＩ８容量部分だけ
でも３０μｍ と充分大きくできる。ｐｎ接合容量も加
えると更に大きくなる。従ってα線エラー等のソフトエ
ラーにも充分針えうることがわかりた・また制御用トラ
ンジスタの実効チャネル長も１μｍｉｉ度以上と充分に
大きいものにすることが可能であり、シ曹−トチャネル
効果をおさえるこされておシ、チャネル部が基板から浮
いている場合に見られるチャージボンピング現象に伴う
チャネル部電位の振動、バイポーラ動作の懸念はない。
５μｍ２）の小面積の中に１．５μｍの設計ルールでダ
イナミックｍｙｔ Ｉ ８半導体記憶素子を作製するこ
とができ、しかもなお蓄電容量面積ＭＩ８容量部分だけ
でも３０μｍ と充分大きくできる。ｐｎ接合容量も加
えると更に大きくなる。従ってα線エラー等のソフトエ
ラーにも充分針えうることがわかりた・また制御用トラ
ンジスタの実効チャネル長も１μｍｉｉ度以上と充分に
大きいものにすることが可能であり、シ曹−トチャネル
効果をおさえるこされておシ、チャネル部が基板から浮
いている場合に見られるチャージボンピング現象に伴う
チャネル部電位の振動、バイポーラ動作の懸念はない。
本発明を１．５μｍ設計ルールで適用し１メガビツトの
記憶回路を作製すれば記憶素子部分のみの領域が１４．
１ｍｍ２（３，０７ｍｍＸ４．６１ｍｍ）、１μｍ設計
ルールで４メガビツトの場合は２５゜２ｍｍ（４゜１０
ｍｍ Ｘ ６．１４ ｍｍ ）となシ、周辺回路を含め
ても現用の６４ＫＤＲＡＭパッケージと同程度の大きさ
のものに収容可能であることが判明した０
記憶回路を作製すれば記憶素子部分のみの領域が１４．
１ｍｍ２（３，０７ｍｍＸ４．６１ｍｍ）、１μｍ設計
ルールで４メガビツトの場合は２５゜２ｍｍ（４゜１０
ｍｍ Ｘ ６．１４ ｍｍ ）となシ、周辺回路を含め
ても現用の６４ＫＤＲＡＭパッケージと同程度の大きさ
のものに収容可能であることが判明した０
第１図は本発明の構造の１つの実施例を示す一部切シ欠
き斜視図、第２図（ａ） −（ｅ）、第３図（ａ） −
（ｃ）はそれぞれ本発明の製造方法の実施例を示す一部
切９欠き斜視図である。 図にお−て、 １０１．２０１，３０１ ・・・ｐ盤シリ；ン基板１
０２．２０２・・・・・・・・・・・・ｐｍシリコン柱
状構造１０３．２０３，３０３ ・・・ｎｌｉ不純吻ド
ープ層１０２．２０２・・・・・・・・・・・・ｐｍシ
リコン柱状構造ｌＱ３，２０３ ・・・・・・・・・・
・・ｎｌＬ不純不純物グー１層１０４０４・・・・・・
・・・・・・絶縁薄膜１０５．２０５・・・・・・・・
・・・・ｐｍシリコン埋め込み層１０６・・・・・・・
・・・・・・・・・・・・・・ｎ型不純物ドープ層１０
７・・・・・・・・・・田川・・・・・絶縁膜１０８・
・・・・・・・・・・・・・・・・・・・・多結晶シリ
コン或いは高融点金属または高融点金属珪化物などの導
体膜１０９・・・・・・・・・・・・・・・・・・・・
・絶縁薄膜１１０・・・・・・・・・・・・・・・・・
・・・・金 属２１１・・・・・・・・・・・団・・・
・・・・絶縁膜２１２・・・・・・・・・・・・・・・
・・・・・・絶縁膜に掘り込まれた溝１０４．２０４９
３０４ ・・・絶縁薄膜１０５、ｚ０５，３０５
・・・ｐ溢シリコン層１０６・・・・・・・・・・・・
・・・・・・・・・ｎｆＪｌ不純物不純ブドー１層３０
６・・・・・・・・・・・・・・・・・・ｎ臘シリコン
積層１０７．３０７・・・・・・・・・・・・絶縁膜１
０８・・・・・・・・・・・・・・・・・・Ｊ・・多結
晶シリコン或いは高融点金属または高融点金属珪化物な
どの導体膜１０９・・・・・・・・・・・・・・・・・
・・・・絶縁薄膜１１０・・・・・・・・・・・・・・
・・・・・・・金 属２１１・・・・・・・・・・・・
・・・・・・・・・絶縁膜２１２・・・・・・・・・・
・・・・・・・・・・・絶縁膜に掘り込まれた溝３２２
・・・・・・・・・・・・・・・・・・・・・ｐ型シリ
コン積層代薯人弁壇士内原 晋 第１図 茅２記 第２図 第２図 第３図 手続補正書（方式）６゜ １゜事件の表示 昭和６０年 轡許願第７９６５
６号２、発明の名称 半導体記憶素子とその製造方
法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ！Ｓ、７ｍ′工４７今′工何 昭和ど□存 ７ＦｊＪ
ρβ Ｃぎ藝１ン補正の対象 明細書全文 補正の内容 願書に最初に添付した８１Ｉｌａ書の浄書（内容に変更
なし） 代濁り、弁理士市原 ！ ノ
き斜視図、第２図（ａ） −（ｅ）、第３図（ａ） −
（ｃ）はそれぞれ本発明の製造方法の実施例を示す一部
切９欠き斜視図である。 図にお−て、 １０１．２０１，３０１ ・・・ｐ盤シリ；ン基板１
０２．２０２・・・・・・・・・・・・ｐｍシリコン柱
状構造１０３．２０３，３０３ ・・・ｎｌｉ不純吻ド
ープ層１０２．２０２・・・・・・・・・・・・ｐｍシ
リコン柱状構造ｌＱ３，２０３ ・・・・・・・・・・
・・ｎｌＬ不純不純物グー１層１０４０４・・・・・・
・・・・・・絶縁薄膜１０５．２０５・・・・・・・・
・・・・ｐｍシリコン埋め込み層１０６・・・・・・・
・・・・・・・・・・・・・・ｎ型不純物ドープ層１０
７・・・・・・・・・・田川・・・・・絶縁膜１０８・
・・・・・・・・・・・・・・・・・・・・多結晶シリ
コン或いは高融点金属または高融点金属珪化物などの導
体膜１０９・・・・・・・・・・・・・・・・・・・・
・絶縁薄膜１１０・・・・・・・・・・・・・・・・・
・・・・金 属２１１・・・・・・・・・・・団・・・
・・・・絶縁膜２１２・・・・・・・・・・・・・・・
・・・・・・絶縁膜に掘り込まれた溝１０４．２０４９
３０４ ・・・絶縁薄膜１０５、ｚ０５，３０５
・・・ｐ溢シリコン層１０６・・・・・・・・・・・・
・・・・・・・・・ｎｆＪｌ不純物不純ブドー１層３０
６・・・・・・・・・・・・・・・・・・ｎ臘シリコン
積層１０７．３０７・・・・・・・・・・・・絶縁膜１
０８・・・・・・・・・・・・・・・・・・Ｊ・・多結
晶シリコン或いは高融点金属または高融点金属珪化物な
どの導体膜１０９・・・・・・・・・・・・・・・・・
・・・・絶縁薄膜１１０・・・・・・・・・・・・・・
・・・・・・・金 属２１１・・・・・・・・・・・・
・・・・・・・・・絶縁膜２１２・・・・・・・・・・
・・・・・・・・・・・絶縁膜に掘り込まれた溝３２２
・・・・・・・・・・・・・・・・・・・・・ｐ型シリ
コン積層代薯人弁壇士内原 晋 第１図 茅２記 第２図 第２図 第３図 手続補正書（方式）６゜ １゜事件の表示 昭和６０年 轡許願第７９６５
６号２、発明の名称 半導体記憶素子とその製造方
法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ！Ｓ、７ｍ′工４７今′工何 昭和ど□存 ７ＦｊＪ
ρβ Ｃぎ藝１ン補正の対象 明細書全文 補正の内容 願書に最初に添付した８１Ｉｌａ書の浄書（内容に変更
なし） 代濁り、弁理士市原 ！ ノ
Claims (3)
- （１）第１導電型シリコン単結晶基板上に側面の一部に
第２導電型の第１の不純物ドープ層を有しかつ上面に前
記第２導電型の不純物ドープ層とは連続していない第２
導電型の第２の不純物ドープ層を有する第１導電型の単
結晶シリコン層で構成された柱状構造を有し、第１の不
純物ドープ層表面の少くとも一部が絶縁膜で覆われてい
るか又は表面が絶縁膜で覆われていない状態であり、更
にその柱状構造の周囲が基板単結晶シリコンと電気的に
接続された第１導電型シリコンで第１の不純物ドープ層
が途中まで埋まっており、この埋め込み層上面に絶縁膜
が形成され、当該埋め込み層で覆われていない柱状構造
側面にゲート絶縁膜が形成されており、このゲート絶縁
膜に接しかつ第２導電型の第１及び第２の不純物ドープ
層にまたがりゲート電極となる導体層を有することを特
徴とする半導体記憶素子。 - （２）［イ］第１導電型の単結晶シリコン基板上に第２
導電型の単結晶シリコン層が形成されたものに対して、
エッチングを施して所望の領域をこのシリコン層より深
く柱状に残し、 ［ロ］露出されたシリコン面を絶縁膜で覆い、エッチン
グされて掘り込まれた底面上に堆積した絶縁膜のみを選
択的にエッチング除去し、 ［ハ］前記基板を更に深くエッチングし、 ［ニ］工程［ロ］において形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物をドープし
、その表面を薄い絶縁膜で覆い、 ［ホ］柱状構造周囲の掘りこまれたシリコン基板の底面
上にも形成される薄い絶縁膜と第２導電型の不純物ドー
プ層を選択的にエッチング除去し、［ヘ］該溝部に第１
導電型のシリコンを前記柱状構造の側面下部に設けられ
た第２導電型の不純物ドープ層の上端を残す所まで埋め
込み、 ［ト］該埋め込み層表面に絶縁膜を形成し、［チ］柱状
構造の一側面の絶縁膜を表面から前記第２導電型の不純
物ドープ層の上端までエッチング除去してシリコン表面
を露出しそこにゲート絶縁膜を形成し、 ［リ］該ゲート絶縁膜に接し前記第２導電型不純物ドー
プ層の上端と前記柱状構造上部に設けた第２導電型の不
純物ドープ層側面とにまたがりゲート電極となる導体層
を形成する。 ことを特徴とする半導体記憶素子の製造方法。 - （３）［イ］所望の領域を柱状に残して第１導電型の単
結晶シリコン基板をエッチングし、 ［ロ］柱状構造シリコン側面に第２導電型の不純物をド
ープし、その表面を薄い絶縁膜で覆い、［ハ］柱状構造
周囲の掘り込まれたシリコン基板の底面上にも形成され
る薄い絶縁膜と第２導電型の不純物ドープ層とを選択的
にエッチング除去し、［ニ］該溝部に第１導電型のシリ
コンを前記柱状構造側面に設けられた第２導電型の不純
物ドープ層の上端を残す所まで埋め込み、 ［ホ］該埋め込み層表面に絶縁膜を形成し、［ヘ］前記
柱状構造上面に第１導電型の単結晶シリコン層を、更に
その上面に第２導電型の単結晶シリコン層を選択的に形
成し、 ［ト］該第１導電型の単結晶シリコン層とその上に形成
された第２導電型の単結晶シリコン層、更に前記第２導
電型不純物ドープ層上端の３者の側面にまたがってゲー
ト絶縁膜を形成し、 ［チ］該絶縁膜に接し前記柱状構造上部に選択的に形成
した第２導電型の不純物ドープ層側面と工程［ロ］で形
成した柱状構造側面の第２導電型の不純物ドープ層の上
端にまたがりゲート電極となる導体層を形成する、 ことを特徴とする半導体記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079656A JPS61237464A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶素子とその製造方法 |
| US06/845,297 US4737829A (en) | 1985-03-28 | 1986-03-28 | Dynamic random access memory device having a plurality of one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079656A JPS61237464A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237464A true JPS61237464A (ja) | 1986-10-22 |
| JPH0435912B2 JPH0435912B2 (ja) | 1992-06-12 |
Family
ID=13696181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079656A Granted JPS61237464A (ja) | 1985-03-28 | 1985-04-15 | 半導体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-04-15 JP JP60079656A patent/JPS61237464A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435912B2 (ja) | 1992-06-12 |
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