JPH06125054A - メモリセル及びその製造方法 - Google Patents
メモリセル及びその製造方法Info
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- JPH06125054A JPH06125054A JP3119966A JP11996691A JPH06125054A JP H06125054 A JPH06125054 A JP H06125054A JP 3119966 A JP3119966 A JP 3119966A JP 11996691 A JP11996691 A JP 11996691A JP H06125054 A JPH06125054 A JP H06125054A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Abstract
(57)【要約】
【目的】 単一エリア当たり大容量のキャパシタンスを
有するメモリセルを高密度で集積形成する事ができる製
造方法を提供する事。 【構成】 基板１０上に、デバイス用のエリアを残し
て、比較的薄いフィールド酸化物層を形成し、該デバイ
ス用エリアにトレンチを形成し、トレンチの表面に絶縁
酸化物層２４を形成し、基板表面上に比較的薄い第１の
ポリシリコン層２６を形成し、デバイスエリアのゲート
領域用の部分及びフィールド酸化物層上の部分を残し
て、第１のポリシリコン層２６を部分的に除去し、デバ
イスのソース領域３２及びドレイン領域３４を形成し、
基板上に薄い被膜状のシリコン酸化物層３６を形成し、
かつソース領域上に開口を形成し、トレンチ表面を含む
基板表面上に、不純物をドーピングした第２のポリシリ
コン層４２を形成し、該第２のポリシリコン層４２の表
面上に薄い表面絶縁層４４を形成し、該絶縁層４４上に
第３のポリシリコン層４６を形成するステップを有して
いる。
有するメモリセルを高密度で集積形成する事ができる製
造方法を提供する事。 【構成】 基板１０上に、デバイス用のエリアを残し
て、比較的薄いフィールド酸化物層を形成し、該デバイ
ス用エリアにトレンチを形成し、トレンチの表面に絶縁
酸化物層２４を形成し、基板表面上に比較的薄い第１の
ポリシリコン層２６を形成し、デバイスエリアのゲート
領域用の部分及びフィールド酸化物層上の部分を残し
て、第１のポリシリコン層２６を部分的に除去し、デバ
イスのソース領域３２及びドレイン領域３４を形成し、
基板上に薄い被膜状のシリコン酸化物層３６を形成し、
かつソース領域上に開口を形成し、トレンチ表面を含む
基板表面上に、不純物をドーピングした第２のポリシリ
コン層４２を形成し、該第２のポリシリコン層４２の表
面上に薄い表面絶縁層４４を形成し、該絶縁層４４上に
第３のポリシリコン層４６を形成するステップを有して
いる。
Description
【０００１】
【発明の技術分野】本発明は、集積回路デバイスに関
し、特にトランジスタ電極、トレンチ（溝）、フィール
ド酸化物の各領域を覆うように重合されたキャパシタを
有するデバイスに関する。更には、大容量キャパシタン
スを有しかつデバイス上に小面積で形成されるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）用の電
荷蓄積用のキャパシタンスを構成するための製造方法プ
ロセスに関する。
し、特にトランジスタ電極、トレンチ（溝）、フィール
ド酸化物の各領域を覆うように重合されたキャパシタを
有するデバイスに関する。更には、大容量キャパシタン
スを有しかつデバイス上に小面積で形成されるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）用の電
荷蓄積用のキャパシタンスを構成するための製造方法プ
ロセスに関する。
【０００２】
【従来技術】近年、ＤＲＡＭの集積密度が格段に上昇し
ている。大規模ＤＲＡＭデバイスは通常シリコン基板上
に形成され、かつそれぞれのセルは一般に蓄積キャパシ
タンスと結合されるドレインを有するＭＯＳ電界効果ト
ランジスタとして形成される。このようなＤＲＡＭの大
規模集積回路は、それぞれのセルのサイズを小さくする
事によって実現されている。しかしながら、セルのザイ
ズを小さくする事は、蓄積キャパシタンスの容量低下を
まねいてしまい、それによりＳ／Ｎ比の低下及び不所望
信号の発生をまねき、信頼性が低下してしまう。従っ
て、高密度の集積化を実現する上で、微小セル領域であ
っても蓄積キャパシタンスが殆ど低下しないようにする
技術が求められている。
ている。大規模ＤＲＡＭデバイスは通常シリコン基板上
に形成され、かつそれぞれのセルは一般に蓄積キャパシ
タンスと結合されるドレインを有するＭＯＳ電界効果ト
ランジスタとして形成される。このようなＤＲＡＭの大
規模集積回路は、それぞれのセルのサイズを小さくする
事によって実現されている。しかしながら、セルのザイ
ズを小さくする事は、蓄積キャパシタンスの容量低下を
まねいてしまい、それによりＳ／Ｎ比の低下及び不所望
信号の発生をまねき、信頼性が低下してしまう。従っ
て、高密度の集積化を実現する上で、微小セル領域であ
っても蓄積キャパシタンスが殆ど低下しないようにする
技術が求められている。
【０００３】高集積度で形成されたメモリにおいて、蓄
積キャパシタンスの容量を低下させないか、又は増加さ
せるかを実現した技術が、米国特許第４７４２０１８号
に記載されており、該特許には、重合されたキャパシタ
ンスについて開示されている。渡辺氏等による「高集積
密度ＤＲＡＭ用の重合キャパシタセル」 第６００頁、
ＩＥＤＭ、１９８８年 には重合キャパシタンスについ
て記載されており、更に１６ＭビットのＤＲＡＭにおけ
る使用に適するようにした蓄積キャパシタンスの製造プ
ロセスについて記載されている。高集積密度のメモリに
おいて十分に大容量のキャパシタンスを形成するための
他の方式は、重合されたトレンチキャパシタセル使用し
ており、これは、堀口等による「高集積密度高速１６Ｍ
ビットＤＲＡＭのプロセス技術」（第３２４頁、ＩＥＤ
Ｍ、１９８７年）に開示されている。
積キャパシタンスの容量を低下させないか、又は増加さ
せるかを実現した技術が、米国特許第４７４２０１８号
に記載されており、該特許には、重合されたキャパシタ
ンスについて開示されている。渡辺氏等による「高集積
密度ＤＲＡＭ用の重合キャパシタセル」 第６００頁、
ＩＥＤＭ、１９８８年 には重合キャパシタンスについ
て記載されており、更に１６ＭビットのＤＲＡＭにおけ
る使用に適するようにした蓄積キャパシタンスの製造プ
ロセスについて記載されている。高集積密度のメモリに
おいて十分に大容量のキャパシタンスを形成するための
他の方式は、重合されたトレンチキャパシタセル使用し
ており、これは、堀口等による「高集積密度高速１６Ｍ
ビットＤＲＡＭのプロセス技術」（第３２４頁、ＩＥＤ
Ｍ、１９８７年）に開示されている。
【０００４】集積回路デバイスの技術分野においては、
半導体チップ上の所定の単位スペース内に配置できるデ
バイスの数を増大させる事が基本な目的である。従来の
製造プロセスにおいては集積密度を制限して、ウエハ上
にデバイス要素を形成して高さ方向での融通性を得るよ
うにする事に目が向けられていた。
半導体チップ上の所定の単位スペース内に配置できるデ
バイスの数を増大させる事が基本な目的である。従来の
製造プロセスにおいては集積密度を制限して、ウエハ上
にデバイス要素を形成して高さ方向での融通性を得るよ
うにする事に目が向けられていた。
【０００５】垂直方向に向けられた集積回路デバイスの
１つが重合キャパシタンスである。すなわち、重合キャ
パシタンスは、活性及びフィールド酸化物領域上のゲー
ト電極上に延在する重合されたキャパシタンス構造を形
成する事によって得られるものである。ＤＲＡＭセルの
重合キャパシタンスのあるものは、ワードライン及びゲ
ートを有する２つのトランジスタを有している。メモリ
ビットラインは、該トランジスタのソース領域及びドレ
イン領域の一方に接続され、その他方の領域は、キャパ
シタンスの一面に結合されている。キャパシタンスは、
ポリシリコンプレート、重合誘電体、トランジスタのゲ
ート及び該トランジスタの１つの拡散領域上に延在する
ポリシリコンノードにより形成されている。重合セルの
キャパシタンス容量を増加するため、該キャパシタンス
はワードラインの上方まで伸びている。重合キャパシタ
ンスの制限は、ポリシリコンプレート及びポリシリコン
ノードがフィールド領域を十分に越えて延在できないた
めに生じ、これは一般には約０．５マイクロメータのパ
ターン形成分解能の制限により生じるものである。
１つが重合キャパシタンスである。すなわち、重合キャ
パシタンスは、活性及びフィールド酸化物領域上のゲー
ト電極上に延在する重合されたキャパシタンス構造を形
成する事によって得られるものである。ＤＲＡＭセルの
重合キャパシタンスのあるものは、ワードライン及びゲ
ートを有する２つのトランジスタを有している。メモリ
ビットラインは、該トランジスタのソース領域及びドレ
イン領域の一方に接続され、その他方の領域は、キャパ
シタンスの一面に結合されている。キャパシタンスは、
ポリシリコンプレート、重合誘電体、トランジスタのゲ
ート及び該トランジスタの１つの拡散領域上に延在する
ポリシリコンノードにより形成されている。重合セルの
キャパシタンス容量を増加するため、該キャパシタンス
はワードラインの上方まで伸びている。重合キャパシタ
ンスの制限は、ポリシリコンプレート及びポリシリコン
ノードがフィールド領域を十分に越えて延在できないた
めに生じ、これは一般には約０．５マイクロメータのパ
ターン形成分解能の制限により生じるものである。
【０００６】限定されたチップ領域内の重合キャパシタ
ンスの容量を増加するため、トランジスタのゲート上の
キャパシタンスの高さが増大されるが、これは、渡辺氏
等によってＩＥＤＭ 第６００〜６０３頁に開示されて
いると共に、その図３に示されるように、付加的デポジ
ション及びポリシリコンパターン形成によって該高さを
増大する事ができる。
ンスの容量を増加するため、トランジスタのゲート上の
キャパシタンスの高さが増大されるが、これは、渡辺氏
等によってＩＥＤＭ 第６００〜６０３頁に開示されて
いると共に、その図３に示されるように、付加的デポジ
ション及びポリシリコンパターン形成によって該高さを
増大する事ができる。
【０００７】前述のキャパシタンス構造においても、高
集積密度を実現するため、及びＤＲＡＭ等のフィールド
を改善するために、所定のスペースに対してより大きな
キャパシタンスを必要とするものである。
集積密度を実現するため、及びＤＲＡＭ等のフィールド
を改善するために、所定のスペースに対してより大きな
キャパシタンスを必要とするものである。
【０００８】
【発明の概要】従って本発明の主要目的は、単一エリア
当たり大容量のキャパシタンスを有するメモリセルを形
成する事ができる製造方法を提供する事である。本発明
の他の目的は、改善されたキャパシタンスを有し、高密
度で集積できるメモリセル構造を提供する事である。更
に他の目的は、埋込型重合トレンチ及び重合キャパシタ
ンスを、ＦＥＴと結合して形成するための製造方法を提
供する事である。
当たり大容量のキャパシタンスを有するメモリセルを形
成する事ができる製造方法を提供する事である。本発明
の他の目的は、改善されたキャパシタンスを有し、高密
度で集積できるメモリセル構造を提供する事である。更
に他の目的は、埋込型重合トレンチ及び重合キャパシタ
ンスを、ＦＥＴと結合して形成するための製造方法を提
供する事である。
【０００９】本発明は、埋込型重合トレンチ及び重合キ
ャパシタンスを有するＤＲＡＭを形成するための製造方
法であって、（１）シリコン基板上に、デバイス用のエ
リアを残して、比較的薄いフィールド酸化物層を形成
し、（２）該デバイス用エリアにトレンチを形成し、
（３）該トレンチの表面に絶縁層を形成し、（４）基板
表面上に比較的薄い第１のポリシリコン層を形成し、
（５）デバイスエリアのゲート領域用の部分及びフィー
ルド酸化物層上の部分を残して、第１のポリシリコン層
を部分的に除去し、（６）デバイスのソース及びドレイ
ン領域を形成し、（７）基板上に薄い被膜状のシリコン
酸化物層を形成し、かつソース領域上に開口を形成し、
（８）トレンチ表面を含む基板表面上に、不純物をドー
ピングした第２のポリシリコン層を形成し、（９）該第
２のポリシリコン層の表面上に薄い絶縁層を形成し、
（10）該薄い絶縁層上に不純物をドーピングした第３の
ポリシリコン層を形成するステップを有している事を特
徴とするものであり、このようにして形成されたメモリ
セルにおいては、第３のポリシリコン層がキャパシタン
スの第１のプレートを、かつ第２のポリシリコン層がキ
ャパシタンスの第２のプレートを構成するものである。
ャパシタンスを有するＤＲＡＭを形成するための製造方
法であって、（１）シリコン基板上に、デバイス用のエ
リアを残して、比較的薄いフィールド酸化物層を形成
し、（２）該デバイス用エリアにトレンチを形成し、
（３）該トレンチの表面に絶縁層を形成し、（４）基板
表面上に比較的薄い第１のポリシリコン層を形成し、
（５）デバイスエリアのゲート領域用の部分及びフィー
ルド酸化物層上の部分を残して、第１のポリシリコン層
を部分的に除去し、（６）デバイスのソース及びドレイ
ン領域を形成し、（７）基板上に薄い被膜状のシリコン
酸化物層を形成し、かつソース領域上に開口を形成し、
（８）トレンチ表面を含む基板表面上に、不純物をドー
ピングした第２のポリシリコン層を形成し、（９）該第
２のポリシリコン層の表面上に薄い絶縁層を形成し、
（10）該薄い絶縁層上に不純物をドーピングした第３の
ポリシリコン層を形成するステップを有している事を特
徴とするものであり、このようにして形成されたメモリ
セルにおいては、第３のポリシリコン層がキャパシタン
スの第１のプレートを、かつ第２のポリシリコン層がキ
ャパシタンスの第２のプレートを構成するものである。
【００１０】
【実施例】図面を参照して、本発明の実施例を詳細に説
明する。図においては、単一のセル構造のみを示してい
るが、当技術分野で公知のように、図示のものとは反対
のタイプの不純物領域でセルが構成されるＣＭＯＳデバ
イスの製造に拡張できる事は明らかであろう。セルを受
容する不純物ウエルを構成する方法は公知であるので、
その説明は省略する。
明する。図においては、単一のセル構造のみを示してい
るが、当技術分野で公知のように、図示のものとは反対
のタイプの不純物領域でセルが構成されるＣＭＯＳデバ
イスの製造に拡張できる事は明らかであろう。セルを受
容する不純物ウエルを構成する方法は公知であるので、
その説明は省略する。
【００１１】図１〜図１６には本発明の一実施例の製造
ステップを説明するための断面図が記載されている。図
１には、シリコン酸化物層１２が示されており、該シリ
コン酸化物層は、シリコン基板１０を酸化雰囲気中に露
出する事によって形成される。またシリコンニトライド
層１４が、酸化物層１２上に形成されている。これらの
層は、汎用されているフォトリソグラフ技術及びエッチ
ング技術を用いてエリアを露出し、フィールド領域を形
成する事により、パターン化され、これらの層はデバイ
スエリア上に形成される。
ステップを説明するための断面図が記載されている。図
１には、シリコン酸化物層１２が示されており、該シリ
コン酸化物層は、シリコン基板１０を酸化雰囲気中に露
出する事によって形成される。またシリコンニトライド
層１４が、酸化物層１２上に形成されている。これらの
層は、汎用されているフォトリソグラフ技術及びエッチ
ング技術を用いてエリアを露出し、フィールド領域を形
成する事により、パターン化され、これらの層はデバイ
スエリア上に形成される。
【００１２】次に図２に示すように、薄いシリコン２酸
化物（２酸化シリコン）層１６が基板を酸化雰囲気中に
露呈する事によって形成される。該層１６を形成する前
に、ボロン等の不純物をあらかじめ基板に注入して置く
ことが望ましい。これは、酸化物層１６の下に反転層が
形成されてしまう事を防止する領域１８内に形成され
る。そして図３に示すように、層１４上にフォトレジス
ト層２０が形成されて、トレンチ構造が画定され、層１
２、１４の露出部分が除去される。
化物（２酸化シリコン）層１６が基板を酸化雰囲気中に
露呈する事によって形成される。該層１６を形成する前
に、ボロン等の不純物をあらかじめ基板に注入して置く
ことが望ましい。これは、酸化物層１６の下に反転層が
形成されてしまう事を防止する領域１８内に形成され
る。そして図３に示すように、層１４上にフォトレジス
ト層２０が形成されて、トレンチ構造が画定され、層１
２、１４の露出部分が除去される。
【００１３】次いで図４に示すように、基板１０がエッ
チングされてトレンチが形成される。該トレンチは、当
技術分野で公知の反応イオンエッチング技術により形成
される事が好ましい。このエッチングは、ほぼ垂直の側
壁を提供するよう実行される事が望ましい。該トレンチ
は、１〜４ミクロンの深さを有し、０．６〜１．０ミク
ロンの幅を有する事が好ましい。しかしながら、トレン
チの深さ及び幅は、適用例に応じて適宜設定する事がで
きるものである。その後図５に示すように、トレンチの
側壁に酸化物層２４が形成される。該層２４は、酸化雰
囲気中に基板を露呈する事によって形成されるのが望ま
しい。酸化物層２４は、５００〜２０００Å程度の厚さ
である事が好ましい。更に図６に示すように、シリコン
ニトライド層１４及びシリコン２酸化物層１２が取り除
かれ、ゲート酸化物２５を成長した後に第１のポリシリ
コン層２６を基板１０上に形成する。
チングされてトレンチが形成される。該トレンチは、当
技術分野で公知の反応イオンエッチング技術により形成
される事が好ましい。このエッチングは、ほぼ垂直の側
壁を提供するよう実行される事が望ましい。該トレンチ
は、１〜４ミクロンの深さを有し、０．６〜１．０ミク
ロンの幅を有する事が好ましい。しかしながら、トレン
チの深さ及び幅は、適用例に応じて適宜設定する事がで
きるものである。その後図５に示すように、トレンチの
側壁に酸化物層２４が形成される。該層２４は、酸化雰
囲気中に基板を露呈する事によって形成されるのが望ま
しい。酸化物層２４は、５００〜２０００Å程度の厚さ
である事が好ましい。更に図６に示すように、シリコン
ニトライド層１４及びシリコン２酸化物層１２が取り除
かれ、ゲート酸化物２５を成長した後に第１のポリシリ
コン層２６を基板１０上に形成する。
【００１４】その後、図７に示すように第１のポリシリ
コン層２６がマスクされて、ゲート領域２８及び部分３
０を残して該層２６が除去される。ポリシリコン層２６
のトレンチ２２内の部分は、通常残されたままである。
層２６の厚さは２０００〜５０００Å程度である。次い
で図８に示すように、イオン注入技術によりソース領域
３２及びドレイン領域３４が基板に形成される。ゲート
層２８を用いてチャンネルをマスクし、選択されたイオ
ンを少量、低加速度電圧で注入する事により、傾斜接合
を提供することが好ましい。そして図９に示すように、
シリコン酸化物層３６が化学的蒸着技術によって形成さ
れる。
コン層２６がマスクされて、ゲート領域２８及び部分３
０を残して該層２６が除去される。ポリシリコン層２６
のトレンチ２２内の部分は、通常残されたままである。
層２６の厚さは２０００〜５０００Å程度である。次い
で図８に示すように、イオン注入技術によりソース領域
３２及びドレイン領域３４が基板に形成される。ゲート
層２８を用いてチャンネルをマスクし、選択されたイオ
ンを少量、低加速度電圧で注入する事により、傾斜接合
を提供することが好ましい。そして図９に示すように、
シリコン酸化物層３６が化学的蒸着技術によって形成さ
れる。
【００１５】層３６は反応イオン中に露呈されてエッチ
ングされ、図１０に示すような構造、即ち、ゲート層２
８の垂直エッジ部分のブロッキング部分３８に該層３６
が残される。十分な量でかつ高注入電圧での第２のイオ
ン注入が実行され、それにより傾斜型のソース及びドレ
イン領域３２、３４が形成される。該注入により、ゲー
ト層２８にもまたイオンが注入され、該ゲート層２８が
導電性となる。次いで図１１に示すように、基板１０の
表面に酸化物層４０が被覆される。該層４０の厚さは、
１０００〜５０００Å程度であり、テトラエソキシシラ
ン（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ；ＴＥＯＳ）
の混合物のような低温度技術により形成される。該層４
０はシリコン酸化物である事が好ましいが、他のドーピ
ングされたＴＥＯＳであってもよい。
ングされ、図１０に示すような構造、即ち、ゲート層２
８の垂直エッジ部分のブロッキング部分３８に該層３６
が残される。十分な量でかつ高注入電圧での第２のイオ
ン注入が実行され、それにより傾斜型のソース及びドレ
イン領域３２、３４が形成される。該注入により、ゲー
ト層２８にもまたイオンが注入され、該ゲート層２８が
導電性となる。次いで図１１に示すように、基板１０の
表面に酸化物層４０が被覆される。該層４０の厚さは、
１０００〜５０００Å程度であり、テトラエソキシシラ
ン（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ；ＴＥＯＳ）
の混合物のような低温度技術により形成される。該層４
０はシリコン酸化物である事が好ましいが、他のドーピ
ングされたＴＥＯＳであってもよい。
【００１６】ソース領域３２上及びトレンチ内の層２６
上のエリアが、図１２に示すように除去される。そして
層４０はトレンチ内に残っている層２６を除去するため
のマスクトして使用される。図１３に示すように、次い
でポリシリコン層４２が基板１０の表面上に形成され
る。層４２は、５００〜３０００Å程度の厚さを有する
ものであるが、１０００〜２０００Å範囲である事が好
ましく、また、最終的な重合トレンチ及び重合キャパシ
タンスの電極として用いられる。
上のエリアが、図１２に示すように除去される。そして
層４０はトレンチ内に残っている層２６を除去するため
のマスクトして使用される。図１３に示すように、次い
でポリシリコン層４２が基板１０の表面上に形成され
る。層４２は、５００〜３０００Å程度の厚さを有する
ものであるが、１０００〜２０００Å範囲である事が好
ましく、また、最終的な重合トレンチ及び重合キャパシ
タンスの電極として用いられる。
【００１７】汎用のフォトレジスト及びエッチング技術
を用いてポリシリコン層４２はパターン化され、図１４
に示すように、トレンチ内、領域３０上、ゲート層２８
の一部分の上、及びソース領域３２電気的接点部のエリ
アに、層４２が残される。次いで表面絶縁層４４が、層
４２を酸化雰囲気中に露出する事により形成される。該
層４４は、５０〜２００Å程度の厚さを有し、キャパシ
タンスの誘電体を提供するものである。そして図１５に
示すように、第３のポリシリコン層４６が層４４上に形
成される。該層４６は、キャパシタンスの電極として用
いられる。層４２及び４４は、不純物が注入されて導電
性に形成されている。該不純物は、注入ステップにより
導入されるか、あるいはこれらの層が形成される時に導
入する事ができる。
を用いてポリシリコン層４２はパターン化され、図１４
に示すように、トレンチ内、領域３０上、ゲート層２８
の一部分の上、及びソース領域３２電気的接点部のエリ
アに、層４２が残される。次いで表面絶縁層４４が、層
４２を酸化雰囲気中に露出する事により形成される。該
層４４は、５０〜２００Å程度の厚さを有し、キャパシ
タンスの誘電体を提供するものである。そして図１５に
示すように、第３のポリシリコン層４６が層４４上に形
成される。該層４６は、キャパシタンスの電極として用
いられる。層４２及び４４は、不純物が注入されて導電
性に形成されている。該不純物は、注入ステップにより
導入されるか、あるいはこれらの層が形成される時に導
入する事ができる。
【００１８】図１６に示すように、シリコン２酸化物の
ブランケット層４８が、低温度デポジット技術により基
板１０の表面に形成される。該層４８の厚さは２００〜
１０００Å程度である。従って、従来から知られている
導電性金属が、ＲＡＭデバイス又は他の適用例を完成す
るために形成する事ができる。上記した構造がＰデバイ
ス及びＮデバイス並びにＣＭＯＳ等のこれらの結合デバ
イスと共に用いる事ができる事が明らかであろう。
ブランケット層４８が、低温度デポジット技術により基
板１０の表面に形成される。該層４８の厚さは２００〜
１０００Å程度である。従って、従来から知られている
導電性金属が、ＲＡＭデバイス又は他の適用例を完成す
るために形成する事ができる。上記した構造がＰデバイ
ス及びＮデバイス並びにＣＭＯＳ等のこれらの結合デバ
イスと共に用いる事ができる事が明らかであろう。
【００１９】本発明の第２実施例を図１７〜１９を参照
して説明する。図１〜図５に示したステップが実行され
て、次いで図１７に示すように、フォトレジスト層５０
が形成されて、トレンチ２２のエッジ部の層１２、１４
を露出する。次いで、層１２、１４の露出部分が取り除
かれ、デバイスが酸化雰囲気中に露出され、それによ
り、図１８に示すようにシリコン酸化物層５２が層２４
と基板１０との間の露出接合層を覆うように形成され
る。層５２の下の領域５４は酸化処理を実行する前に適
宜の不純物の注入拡散により形成される。
して説明する。図１〜図５に示したステップが実行され
て、次いで図１７に示すように、フォトレジスト層５０
が形成されて、トレンチ２２のエッジ部の層１２、１４
を露出する。次いで、層１２、１４の露出部分が取り除
かれ、デバイスが酸化雰囲気中に露出され、それによ
り、図１８に示すようにシリコン酸化物層５２が層２４
と基板１０との間の露出接合層を覆うように形成され
る。層５２の下の領域５４は酸化処理を実行する前に適
宜の不純物の注入拡散により形成される。
【００２０】その後、図６〜図１１に示したステップを
実行し、その結果図１９に示されるような基本構造が得
られる。ホトレジスト層４０が形成され、露出され、そ
して成長され、ソース領域３２及びトレンチ上の領域が
露呈される。層２５の露出したエリアは除去され、次い
でトレンチ内にあるポリシリコン層２６が取り除かれ
る。そして図１３〜図１６に関して説明したステップが
実行される。
実行し、その結果図１９に示されるような基本構造が得
られる。ホトレジスト層４０が形成され、露出され、そ
して成長され、ソース領域３２及びトレンチ上の領域が
露呈される。層２５の露出したエリアは除去され、次い
でトレンチ内にあるポリシリコン層２６が取り除かれ
る。そして図１３〜図１６に関して説明したステップが
実行される。
【００２１】この第２実施例は、領域５２の導入によ
り、蓄積ノードにおけるゲートされたダイオードリーケ
ージを減少させる事ができるという作用効果を奏する。
り、蓄積ノードにおけるゲートされたダイオードリーケ
ージを減少させる事ができるという作用効果を奏する。
【００２２】本発明が好適な実施例について説明しかつ
図示したが、本発明の技術思想及び範囲を逸脱しないで
本発明の変更及び修正が可能である事が明らかであろ
う。
図示したが、本発明の技術思想及び範囲を逸脱しないで
本発明の変更及び修正が可能である事が明らかであろ
う。
【図１】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図２】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図３】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図４】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図５】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図６】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図７】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図８】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図９】本発明の実施例のメモリセル製造方法のステッ
プを説明するための断面図である。
プを説明するための断面図である。
【図１０】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１１】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１２】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１３】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１４】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１５】本発明の実施例のメモリセル製造方法のステ
ップを説明するための断面図である。
ップを説明するための断面図である。
【図１６】本発明の実施例のメモリセル製造方法によっ
て形成されたメモリセルを示す断面図である。
て形成されたメモリセルを示す断面図である。
【図１７】本発明の第２実施例のメモリセル製造方法を
説明するための断面図である。
説明するための断面図である。
【図１８】本発明の第２実施例のメモリセル製造方法を
説明するための断面図である。
説明するための断面図である。
【図１９】本発明の第２実施例のメモリセル製造方法を
説明するための断面図である。 １０ 基板 １２ シリコン
酸化物層 １４ シリコンニトライド層 １６ ２酸化シ
リコン層 ２０ フォトレジスト層 ２２ トレンチ ２４ 酸化物層 ２５ ゲート酸
化物 ２６ 第１のポリシリコン層 ２８ ゲート領
域 ３２ ソース領域 ３４ ドレイン
領域 ３６ シリコン酸化物層 ３８ ブロッキ
ング部 ４０ 酸化物層 ４２ 第２のポ
リシリコン層 ４４ 表面絶縁層 ４６ 第３のポ
リシリコン層 ４８ ブランケット層 ５０ フォトレ
ジスト層 ５２ シリコン酸化物層 ５４ 拡散層
説明するための断面図である。 １０ 基板 １２ シリコン
酸化物層 １４ シリコンニトライド層 １６ ２酸化シ
リコン層 ２０ フォトレジスト層 ２２ トレンチ ２４ 酸化物層 ２５ ゲート酸
化物 ２６ 第１のポリシリコン層 ２８ ゲート領
域 ３２ ソース領域 ３４ ドレイン
領域 ３６ シリコン酸化物層 ３８ ブロッキ
ング部 ４０ 酸化物層 ４２ 第２のポ
リシリコン層 ４４ 表面絶縁層 ４６ 第３のポ
リシリコン層 ４８ ブランケット層 ５０ フォトレ
ジスト層 ５２ シリコン酸化物層 ５４ 拡散層
Claims (20)
- 【請求項１】 埋込型重合トレンチ及び重合キャパシタ
ンスを有するランダムアクセスメモリ（ＤＲＡＭ）セル
を製造する方法において、 （ａ）半導体基板の表面に、電界効果デバイスを形成す
るデバイスエリアを残して比較的薄いフィールド酸化物
エリアを形成し、 （ｂ）前記フィールド酸化物エリアの縁に隣接するデバ
イスエリア内にトレンチを形成し、 （ｃ）前記トレンチの表面に絶縁層を形成し、 （ｄ）前記基板の表面に比較的薄い第１のポリシリコン
層を形成し、 （ｅ）前記デバイスエリア内のゲート用の領域及び前記
フィールド酸化物層上の領域を残して、前記第１のポリ
シリコン層を取り除き、 （ｆ）マスキング及びイオン注入技術を用いて、デバイ
スエリア内にソース及びドレイン領域を形成し、 （ｇ）前記基板上にシリコン酸化物からなる薄い絶縁層
を形成し、かつ該絶縁層のソース領域上に開口を形成
し、 （ｈ）前記トレンチの側壁及び底部、並びに前記ソース
領域上の開口を含む基板表面に、キャパシタンスの第１
のプレートとなるドーピングされた第２のポリシリコン
層を形成し、 （ｉ）前記第２のポリシリコン層の表面上に薄い絶縁層
を形成し、 （ｊ）前記薄い絶縁層上に、キャパシタンスの第２のプ
レートとなるドーピングされた第３のポリシリコン層を
形成するステップを含み、複数のキャパシタンスと電界
効果トランジスタの組み合わせ構造が形成される事を特
徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記キャ
パシタンスと電界効果トランジスタの組み合わせ構造
が、高密度、高速動作のＤＲＡＭを構成する事を特徴と
する方法。 - 【請求項３】 請求項２記載の方法において、前記基板
にＰ型及びＮ型の領域がそれぞれ形成され、キャパシタ
ンスと電界効果トランジスタの組み合わせ構造が、前記
領域のそれぞれに関連してＣＭＯＳセルを構成する事を
特徴とする方法。 - 【請求項４】 請求項２記載の方法において、前記基板
に形成された各トレンチは、１〜４ミクロンの深さ、及
び０．６〜１．０ミクロンの幅を有する事を特徴とする
方法。 - 【請求項５】 請求項４記載の方法において、前記第１
のポリシリコン層をマスクとして用いて低加速度でイオ
ン注入し、次いで該ポリシリコン層の垂直表面に酸化物
のブロッキングマスク部分を形成し、かつ比較的低加速
度で高濃度のイオン注入を行う事によって形成された傾
斜断面を、前記ソース及びドレイン領域が有している事
を特徴とする方法。 - 【請求項６】 請求項２記載の方法において、前記第１
のポリシリコン層は、２０００〜５０００Åの厚さを有
している事を特徴とする方法。 - 【請求項７】 請求項２記載の方法において、前記第２
のポリシリコン層は、１０００〜２０００Åの厚さを有
している事を特徴とする方法。 - 【請求項８】 請求項３記載の方法において、前記第３
のポリシリコン層は、１０００〜３０００Åの厚さを有
している事を特徴とする方法。 - 【請求項９】 請求項７記載の方法において、前記第２
のポリシリコン層上の前記絶縁層は、該ポリシリコン層
を酸化雰囲気中に露出する事により形成され、該絶縁層
は５０〜２００Åの厚さを有している事を特徴とする方
法。 - 【請求項１０】 請求項１記載の方法において、前記ト
レンチの表面上の絶縁層は、該表面を酸化雰囲気中に露
出する事によって形成され、得られた２酸化シリコン層
は５００〜２０００Åの厚さを有している事を特徴とす
る方法。 - 【請求項１１】 請求項９記載の方法において、前記第
３のポリシリコン層上に厚さ２００〜１０００Åの薄い
絶縁ブランケット層が形成される事を特徴とする方法。 - 【請求項１２】 請求項１１記載の方法において、前記
薄いブランケット層は、低温度デポジション技術によっ
て形成された２酸化シリコンである事を特徴とする方
法。 - 【請求項１３】 請求項１記載の方法において、該方法
は更に蓄積ノードにおけるゲートされたダイオードリー
ケイジを減少させるためのデバイス構造を形成するステ
ップを含み、かつ前記薄いフィールド酸化物エリアを形
成する前に、デバイス表面領域をマスクするためのマス
ク層を形成し、 高酸化雰囲気中にマスクされないエリアを露出する事に
よって、前記薄いフィールド酸化物エリアを形成し、 前記マスク層を部分的に取り除いて開口を形成し、 形成した開口を介して再活性イオンエッチングを行う事
によりトレンチを形成し、 前記トレンチの表面に絶縁層を形成し、 前記トレンチの頂部エッジのマスク層を取り除き、かつ
下方のデバイス材料とトレンチ表面上の絶縁層とのイン
ターフェースを露出し、 前記の露出されたデバイス材料を酸化雰囲気中で熱的に
酸化して、前記インターフェース上に熱的酸化物の絶縁
層を形成するステップを含んでいる事を特徴とする方
法。 - 【請求項１４】 請求項１３記載の方法において、前記
マスク層は、下方の２酸化シリコン層及び上方のシリコ
ンニトライド層の合成層である事を特徴とする方法。 - 【請求項１５】 重合トレンチ及び重合キャパシタンス
を有するＤＲＡＭデバイスにおいて、 （ａ）複数のメモリセルを有する単結晶シリコン基板で
あって、該セルの各々が比較的薄い酸化物層のエリアと
デバイスエリアとを含んでいる基板、 （ｂ）ソース及びソレイン領域、並びに各デバイスエリ
アの前記領域にまたがるゲートノードを有する少なくと
も１つのＦＥＴ、 （ｃ）前記酸化物層と前記ＦＥＴのソース領域に位置す
る、デバイスエリア内のトレンチ、 （ｄ）前記トレンチの側壁及び底部に配置されている絶
縁層、及び （ｅ）誘電体層によって分離された少なくとも２つのプ
レートを有するキャパシタンスであって、該プレートは
ポリシリコン層で形成されて、ゲート領域、トレンチの
側壁及び底部上に部分的に延在し、かつフィールド酸化
物を被膜しており、該プレートが前記ソース領域と電気
的に結合されているキャパシタンスを含んでいるデバイ
ス。 - 【請求項１６】 請求項１５記載のデバイスにおいて、
該デバイスは更に、フィールド酸化物上に導電性ポリシ
リコン層を有し、かつ該ポリシリコン層上に絶縁層を有
し、前記キャパシタンスのプレートが該導電性ポリシリ
コン層上に延在している事を特徴とするデバイス。 - 【請求項１７】 請求項１５記載のデバイスにおいて、
前記ポリシリコン層からなるプレートを分離している前
記誘電体層は、下方のポリシリコン層のプレートを酸化
する事によって形成される２酸化シリコンである事を特
徴とするデバイス。 - 【請求項１８】 請求項１７記載のデバイスにおいて、
前記誘電体層は、５０〜２００Åの厚さを有している事
を特徴とするデバイス。 - 【請求項１９】 請求項１５記載のデバイスにおいて、
該デバイスは更に、デバイス表面上に位置するインター
フェース上に熱的酸化物層を含んでおり、該熱的酸化物
層が、前記トレンチの壁部にある絶縁層とソース領域と
の間のインターフェースを被膜している事を特徴とする
デバイス。 - 【請求項２０】 請求項１８記載のデバイスにおいて、
前記キャパシタンスのプレートを構成するポリシリコン
層は、５００〜３０００Åの厚さを有している事を特徴
とするデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US568945 | 1990-08-17 | ||
| US07/568,945 US5156993A (en) | 1990-08-17 | 1990-08-17 | Fabricating a memory cell with an improved capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125054A true JPH06125054A (ja) | 1994-05-06 |
| JP2885540B2 JP2885540B2 (ja) | 1999-04-26 |
Family
ID=24273418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119966A Expired - Lifetime JP2885540B2 (ja) | 1990-08-17 | 1991-05-24 | メモリセルの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5156993A (ja) |
| JP (1) | JP2885540B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573967A (en) * | 1991-12-20 | 1996-11-12 | Industrial Technology Research Institute | Method for making dynamic random access memory with fin-type stacked capacitor |
| KR100244402B1 (ko) * | 1992-11-19 | 2000-03-02 | 김영환 | 반도체소자의 트렌치 아이솔레이션 제조방법 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| US5608249A (en) | 1995-11-16 | 1997-03-04 | Micron Technology, Inc. | Reduced area storage node junction |
| US5972741A (en) * | 1996-10-31 | 1999-10-26 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| US5753551A (en) * | 1996-11-25 | 1998-05-19 | Vanguard International Semiconductor Corporation | Memory cell array with a self-aligned, buried bit line |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US8133783B2 (en) * | 2007-10-26 | 2012-03-13 | Hvvi Semiconductors, Inc. | Semiconductor device having different structures formed simultaneously |
| US7919801B2 (en) * | 2007-10-26 | 2011-04-05 | Hvvi Semiconductors, Inc. | RF power transistor structure and a method of forming the same |
| US8125044B2 (en) * | 2007-10-26 | 2012-02-28 | Hvvi Semiconductors, Inc. | Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| EP3183754A4 (en) | 2014-08-19 | 2018-05-02 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
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| JPH0645479B2 (ja) * | 1988-09-14 | 1994-06-15 | 株式会社丸山工業所 | 鱗模様を形成するフロスト加工方法 |
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1990
- 1990-08-17 US US07/568,945 patent/US5156993A/en not_active Expired - Lifetime
-
1991
- 1991-05-24 JP JP3119966A patent/JP2885540B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5156993A (en) | 1992-10-20 |
| JP2885540B2 (ja) | 1999-04-26 |
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