JPH02122560A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に各セルが１個のＭ
Ｏ９型電界効果トランジスタと、１個の容量素子とで構
成された半導体記憶装置に関する。

〔従来の技術〕

従来、ダイナミック・ランダム・アクセス・メモリ（以
下ＤＲＡＭと記す）には１トランジスタ、１キヤパシタ
構造のセルが多く採用されており、このＤＲＡＭｃｉ′
）構造の１種としてスタックド型のメモリセルがある。

第４図（ａ）〜（ｅ）は従来のスタックド型メモリセル
の製造方法を説明するための工程順に示した半導体チッ
プの断面図である。

まず、第４図（ａ）に示すように、シリコン基板１にフ
ィールド酸化膜２、ゲート絶縁膜３、ゲート電極４、不
純物拡散領域５、及びゲート電極４を取り囲む第１の絶
縁膜６を形成する９次に、第４図（ｂ）に示すように、
ＣＶＤ法を用いて全表面に第２の絶縁膜７を形成し、容
量部となるところにホトリソグラフィ及び反応性イオン
エツチング（以下ＲＩＥ法と記す）を用いてコンタクト
孔８を開孔する。

次に、第４図（Ｃ）に示すように、ＣＶＤ法を用いて表
面に多結晶シリコン屡を形成し、ホトリソグラフィ及び
ＲＩＥ法により容量蓄積電極２０を形成する。

次に、第４図（ｄ）に示すように、容量蓄積電極２０の
表面に誘電体膜１２を形成し、次に、多結晶シリコンで
コンデンサの対向電極１３を形成する。

次に、第４図（ｅ）に示すように、層間絶縁膜として第
３の絶縁膜１４をＣＶＤ法を用いて形成した後にこの第
３の絶縁膜１４を選択的に除去してコンタクト孔８を開
孔する。そして金属配線１５を形成する。

〔発明が解決しようとする課題〕

上述した従来のスタックド型メモリセルでは、キャパシ
タの容量値を大きくするためにゲート電極４の段差を利
用し、容量蓄積電１２０の表面積を増加させている。ま
た容量対向電極１０の多結晶シリコンの膜厚は段差上で
のエツチングの容易さを考慮して薄くしている。例えば
、膜厚２００ｎｍの多結晶シリコンを用いている。しか
し、容量蓄積電極２０の膜厚が薄い場合には容量Ｍ積電
径２０の側面席が表面積の増大に寄与する効果は小さい
。

ところで、メモリセルを縮小して行く場合には、セルの
容量蓄積電極２０のパターンも小さくせざる得す、容量
蓄積電極２０の上面だけを利用しているだけでは充分な
容量の面積を確保することができないという欠点がある
。

〔課題を解決するための手段〕

本発明は、一つのＭＯＳトランジスタと、該ＭＯＳトラ
ンジスタのソース・ドレイン領域の一つに接続するキャ
パシタとから成るメモリセルを有する半導体記憶装置に
おいて、前記キャパシタの電極が底面を有する筒状に形
成され誘電体膜が前記底面表面から筒の内面と外面に連
続して形成されていることを特徴とする。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｅ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。

まず、第２図（ａ）に示すように、シリコン基板１の表
面上にフィールド酸化ｙｌＡ２を形成する。

素子領域にゲート絶縁膜３を形成した後、所定の領域に
多結晶シリコンのゲート電極４を形成した後、これをマ
スクにしてイオン注入を行い、ソース・ドレイン領域５
を形成する。ＣＶＤ法により表面に酸化膜を成長させた
後、例えばＣＨＦ、と０２の混合ガス等を用いたＲＩＥ
法によりエッチバックを行ない第１の絶縁膜６を形成す
る。更に、この表面にＣＶＤ法で第２の絶縁膜７を形成
した後、コンタクト孔８を開孔する。多結晶シリコンを
例えば６００ｎｍの厚さに成長させた後、リン等不純物
を拡散あるいはイオン注入する。この表面にホトレジス
ト９を塗布後、所定形状のホトレジストのパターンを形
成し、ＲＩＥ法でエツチングして多結晶シリコンの第１
の容量蓄積電極１０を形成する。

次に、第１図（ｂ）に示すように、ホトレジスト９を剥
離し、表面に多結晶シリコンを１１００ｎの厚さに成長
させ、リン等の不純物を拡散またはイオン注入して第２
の容量蓄積電極１１を形成する。ただし、ここでの不純
物導入は第１の容量蓄積電極１０の場合よりも少なめに
行ない、ＲＩＥ法等によるドライエツチング速度が第１
の容量蓄積電極〉第２の容量蓄積電極となるようにする
必要がある。

次に、第１図（Ｃ）に示すように、第２の容量蓄積電極
１１をＲＩＥ法等で異方性エツチングにより除去するこ
とのできる時間より長い問責方性エツチングを行なう、
これにより第２の容量蓄積電極１１が除去された後は、
その内部にある第１の容量蓄積電極１０がより速くエツ
チングによって除去されていくために第１図（ｃ）に示
したような形状に加工される。

次に、第１図（ｄ）に示すように、誘電体膜１２及び多
結晶シリコンからなる容量対向電極１３を所定形状に形
成する。

次に、第１図（ｅ）に示すように、第３の絶縁膜１４を
堆積後、コンタクト孔を開孔し、アルミニウム等の金属
配線１５を形成する。

第２図（ａ）、（ｂ）は第１図（ｅ）に示す容量蓄積電
極の表面積の計算例を説明するための平面図及び断面図
である。

表面積の計算は、容量蓄積電極のマスク寸法を、例えば
１μｍ　Ｘ　２μｍとし、容量蓄積電極の高さ（第２の
容量蓄積電極の高さ）をＨμｍとし、第２の容量蓄積電
極によるパターンの太らしは片側で０．１μｍとする。

そして、第２の容量蓄積電極と第１の容量蓄積電極との
高さの差（内壁の高さ）をｈμｍとすると、表面積はＳ
＝６．８Ｈ＋６ｈ＋２．６４　Ｃμｍ”　：］となる。

第３図は容量蓄積電極の内壁の商さと電極表面積との関
係を示す相関図である。

図には、Ｈ＝０．６μｍの時の表面積Ｓの内壁の高さｈ
による変化を示す。第３図より、第２の容量蓄積電極と
第１の容量蓄積電極との高さの差（内壁の高さ）ｈ＝０
μｍの時、すなわち、従来のスタックド型メモリセルの
場合、表面積Ｓは６．７２μｍ２であるが、本発明の構
造によると例えば第２の容量蓄積電極と第１の容量蓄積
電極との高さの差（内壁の高さ）をｈ＝０．４μｍとす
れば、表面積Ｓは９．１２μｍ２となり、平面積を大き
くさせることなく表面積Ｓを３６％増加させることがで
きる。

以上の例ではＨ＝０．６μｍ、ｈ＝ｏ、４μｍ、第２の
容量蓄積電極１１の膜厚を０．１μｍとしたが、これら
の値は任意の値でがまわない　また、容量蓄積電極部の
形状も例では矩形として示したが、円形でも三角形でも
任意の形状でも良い。

上記実施例では、第２の容量蓄積電極を多結晶シリコン
で形成したが、これの代りにタングステン、モリブデン
、チタン等の高融点金属を用いることができる。

〔発明の効果〕

以上説明したように本発明は、半導体基板上に一つのト
ランジスタと一つの積層型蓄積キャパシタを有するスタ
ックド型メモリセルにおいて、容量蓄積電極の形状を外
壁及び上面のみでなく、内壁をも有する形状にすること
により、平面積を大きくすることなく表面積を増加させ
ることができ、従ってキャパシタの容量値を増加させる
ことができるという効果を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）、（ｂ）は第１図の容量蓄積電極の表面積の計算例を
説明するための平面図及び断面図、第３図は容量蓄積電
極の内壁の高さＣ電極表面積との関係を示す相関図、第
４図（ａ）〜（ｅ）は従来のスタックド型メモリセルの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、５・・・ソ
ース・ドレイン領域、６・・・第１の絶縁膜、７・・・
第２の絶縁膜、８・・・コンタクト孔、９・・・ホトレ
ジスト、１０・・・第１の容：！Ｅ蓄積電極、１１・・
・第２の容量対向電極、１２・・・誘電体膜、１３・・
・容量対向電極、１４・・・第３の絶縁膜、１５・・・
金属配線、２ｏ・・・容量蓄積電極。

Claims (1)

【特許請求の範囲】
1. 一つのＭＯＳトランジスタと、該ＭＯＳトランジスタの
   ソース・ドレイン領域の一つに接続するキャパシタとか
   ら成るメモリセルを有する半導体記憶装置において、前
   記キャパシタの電極が底面を有する筒状に形成され誘電
   体膜が前記底面表面から筒の内面と外面に連続して形成
   されていることを特徴とする半導体記憶装置。