JPH03214668A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03214668A JPH03214668A JP2010188A JP1018890A JPH03214668A JP H03214668 A JPH03214668 A JP H03214668A JP 2010188 A JP2010188 A JP 2010188A JP 1018890 A JP1018890 A JP 1018890A JP H03214668 A JPH03214668 A JP H03214668A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特に円筒ギャパシタに
よるＤＲＡＭの容量増大とその強度維持とを図ったもの
に関する。
よるＤＲＡＭの容量増大とその強度維持とを図ったもの
に関する。
第３図に従来の半導体装置の断面図を示す。図において
、１はシリコン基板、２は素子分離領域、３はゲート絶
縁膜、４はゲート電極、５は絶縁膜サイドウォールスペ
ーサ、６は不純物領域５７は電荷蓄積電極、８はギャバ
シタ絶縁膜、９は電荷プレート電極、１０は眉間絶縁膜
、１１は読み出し・書き込み電極である。
、１はシリコン基板、２は素子分離領域、３はゲート絶
縁膜、４はゲート電極、５は絶縁膜サイドウォールスペ
ーサ、６は不純物領域５７は電荷蓄積電極、８はギャバ
シタ絶縁膜、９は電荷プレート電極、１０は眉間絶縁膜
、１１は読み出し・書き込み電極である。
次に動作について説明する。ゲート電極４にある電圧を
印加すると、ゲート絶縁膜３直下の半導体基板表面にチ
ャネルが形成される。そのチャネルを通して読み出し・
書き込み電極（ビット線）１１より電荷蓄積電極７，キ
ャパシタ絶縁膜８電荷プレート電極９からなる電荷蓄積
用キャパシタに電荷を蓄えたり、取り出したりして情報
の書き込み・読み出しを行う。
印加すると、ゲート絶縁膜３直下の半導体基板表面にチ
ャネルが形成される。そのチャネルを通して読み出し・
書き込み電極（ビット線）１１より電荷蓄積電極７，キ
ャパシタ絶縁膜８電荷プレート電極９からなる電荷蓄積
用キャパシタに電荷を蓄えたり、取り出したりして情報
の書き込み・読み出しを行う。
ところで、ＬＳＩの高密度化・高集積化に伴い、電荷を
蓄積するためのキャパシタ面積（電荷蓄積電極）はどん
どん小さくなり、ソフトエラーに強い十分な容量が得ら
れなくなっている。ここで、容量とキャパシタ面積との
間には容量■キャパシタ面積の関係がある。
蓄積するためのキャパシタ面積（電荷蓄積電極）はどん
どん小さくなり、ソフトエラーに強い十分な容量が得ら
れなくなっている。ここで、容量とキャパシタ面積との
間には容量■キャパシタ面積の関係がある。
従来の半導体装置では電荷蓄積電極の表面積のうち、上
部面積（平面積）の寄与が非常に大きく、従ってＬＳＩ
の微細化に伴う電荷蓄積電極の千面積の減少に伴って、
この構造ではもはやソフトエラーに強い十分な容量が得
られな《なっている。
部面積（平面積）の寄与が非常に大きく、従ってＬＳＩ
の微細化に伴う電荷蓄積電極の千面積の減少に伴って、
この構造ではもはやソフトエラーに強い十分な容量が得
られな《なっている。
そこで、ＬＳＩが微細化されても十分なキャパシタ容量
が得られように、電荷蓄積電極上の一部と接し、かつ基
板と垂直になるような円筒あるいは円柱形状のもう１つ
の電荷蓄積電極を設け、その側壁部でキャパシタ面積を
かせぐようにしだものが本件発明者により既に提案され
ている。
が得られように、電荷蓄積電極上の一部と接し、かつ基
板と垂直になるような円筒あるいは円柱形状のもう１つ
の電荷蓄積電極を設け、その側壁部でキャパシタ面積を
かせぐようにしだものが本件発明者により既に提案され
ている。
しかしながら、基板にこのような突起状の導電層を設け
た場合、その後の工程でレジストを塗布することで円筒
キャパシタが折れたり、倒れたりする等の不具合があり
、強度的に問題が多かった。
た場合、その後の工程でレジストを塗布することで円筒
キャパシタが折れたり、倒れたりする等の不具合があり
、強度的に問題が多かった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ＬＳＩが微細化されても十分なキャパシタ
容量を得ることができ、しかもこのキャパシタの強度維
持を図ることができる半導体装置を得ることを目的とし
ている。
れたもので、ＬＳＩが微細化されても十分なキャパシタ
容量を得ることができ、しかもこのキャパシタの強度維
持を図ることができる半導体装置を得ることを目的とし
ている。
さて、上述のような問題を解決すべく本件発明者が鋭意
実験を行なった結果、基板と垂直に設けた円筒あるいは
円柱の高さｈと外径ｌとの間にｈ／１≦１０という関係
があるとき、強度的に十分で、かつ耐圧も十分なキャパ
シタが円筒（円柱）表面に形成できることがわかった。
実験を行なった結果、基板と垂直に設けた円筒あるいは
円柱の高さｈと外径ｌとの間にｈ／１≦１０という関係
があるとき、強度的に十分で、かつ耐圧も十分なキャパ
シタが円筒（円柱）表面に形成できることがわかった。
そこで、この発明に係る半導体装置は、第１の導電型を
有する半導体基板上の素子分離領域で囲まれた表面領域
に第１の絶縁膜を介して形成された第１の導電層からな
るゲート電極と、上記ゲート電極によって隔てられた不
純物領域と、上記不純物領域の１つの少な《ともその一
部に接するように形成された第２の導電層と、上記第２
の導電層と上記第２の導電層上の少なくとも一部に接し
、かつ基板に垂直に形成された円筒あるいは円柱形状の
第３の導電層と、上記第２．３の導電層の上記不純物領
域との接続面以外の少なくとも一部を被覆する第２の絶
縁膜と、少なくとも第２の絶縁膜上に形成された第４の
導電層とからなる電荷蓄積用キャパシタとを有するもの
において、上記第３の導電層の高さｈと外径２との比ｈ
／ｆｆｉがｈ／ｌ〈１０となるように、円筒形キャパシ
タを形成するようにしたものである。
有する半導体基板上の素子分離領域で囲まれた表面領域
に第１の絶縁膜を介して形成された第１の導電層からな
るゲート電極と、上記ゲート電極によって隔てられた不
純物領域と、上記不純物領域の１つの少な《ともその一
部に接するように形成された第２の導電層と、上記第２
の導電層と上記第２の導電層上の少なくとも一部に接し
、かつ基板に垂直に形成された円筒あるいは円柱形状の
第３の導電層と、上記第２．３の導電層の上記不純物領
域との接続面以外の少なくとも一部を被覆する第２の絶
縁膜と、少なくとも第２の絶縁膜上に形成された第４の
導電層とからなる電荷蓄積用キャパシタとを有するもの
において、上記第３の導電層の高さｈと外径２との比ｈ
／ｆｆｉがｈ／ｌ〈１０となるように、円筒形キャパシ
タを形成するようにしたものである。
この発明においては、上述のように構成したことにより
、ソフトエラーに対する充分な容量が得られるとともに
円筒あるいは円柱形キャパシタの強度を維持でき、ＬＳ
Ｉの高集積化．高密度化を達成することができる。
、ソフトエラーに対する充分な容量が得られるとともに
円筒あるいは円柱形キャパシタの強度を維持でき、ＬＳ
Ｉの高集積化．高密度化を達成することができる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置を示す。ま
た、第２図には円筒形状キャパシタの強度と耐圧に関す
る実験データについて示す。
た、第２図には円筒形状キャパシタの強度と耐圧に関す
る実験データについて示す。
第１図において、１はシリコン基板で、この主面側全体
を熱酸化し、さらに不純物をドーピングして低抵抗化し
た多結晶シリコン膜及びシリコン酸化膜をＣＶＤ法で堆
積するバターニングにより上記３層膜上の分離領域のみ
にレジストを残し、異方性エッチングにより上記３層膜
を分離領域のみに残し、トランジスタ分離のシールド電
極２とする。さらに、シリコン酸化膜をＣＶＤ法で堆積
し、レジストパターンなしで全面を異方性エッチングす
ることによって上記３層膜の側壁にシリコン酸化膜から
なるサイドウオールスペーサ５を形成する。
を熱酸化し、さらに不純物をドーピングして低抵抗化し
た多結晶シリコン膜及びシリコン酸化膜をＣＶＤ法で堆
積するバターニングにより上記３層膜上の分離領域のみ
にレジストを残し、異方性エッチングにより上記３層膜
を分離領域のみに残し、トランジスタ分離のシールド電
極２とする。さらに、シリコン酸化膜をＣＶＤ法で堆積
し、レジストパターンなしで全面を異方性エッチングす
ることによって上記３層膜の側壁にシリコン酸化膜から
なるサイドウオールスペーサ５を形成する。
次に同様にシリコン基板表面全体を熱酸化し、不純物を
ドーピングして低抵抗化した多結晶シリコン膜及びシリ
コン酸化膜をＣＶＤ法で堆積し、レジストパターンをマ
スクとして異方性エッチングすることでゲート電極４を
形成する。次に上記シールド電極２とゲート電極４以外
の表面領域に比較的低濃度の不純物（ １ ０−１５〜
１ ０−１８ｃｍ−３）を注入し、先のシールド電極と
同様な方法でゲート電極４の側壁にシリコン酸化膜から
なるサイドウォールスペーサ５を形成する。次にやはり
シールド電極２とゲート電極４以外の表面領域に比較的
高濃度の不純物（ １ ０−１８〜１ ０ −” ｃｍ
−３）を注入し、８００〜９００゜Ｃの炉アニールある
いはランブアニールなどによって活性化し、トランジス
タのソース／ドレイン（不純物領域）６を形成する。
ドーピングして低抵抗化した多結晶シリコン膜及びシリ
コン酸化膜をＣＶＤ法で堆積し、レジストパターンをマ
スクとして異方性エッチングすることでゲート電極４を
形成する。次に上記シールド電極２とゲート電極４以外
の表面領域に比較的低濃度の不純物（ １ ０−１５〜
１ ０−１８ｃｍ−３）を注入し、先のシールド電極と
同様な方法でゲート電極４の側壁にシリコン酸化膜から
なるサイドウォールスペーサ５を形成する。次にやはり
シールド電極２とゲート電極４以外の表面領域に比較的
高濃度の不純物（ １ ０−１８〜１ ０ −” ｃｍ
−３）を注入し、８００〜９００゜Ｃの炉アニールある
いはランブアニールなどによって活性化し、トランジス
タのソース／ドレイン（不純物領域）６を形成する。
次に窒化膜をＣＶＤ法で基板全面にデポし、レジストマ
スクによって異方性エッチングすることで上記ソース／
ドレイン６以外の領域に窒化膜マスク１２を形成する。
スクによって異方性エッチングすることで上記ソース／
ドレイン６以外の領域に窒化膜マスク１２を形成する。
さらにＣＶＤ法で多結晶シリコンをデボし、上記窒化膜
マスク１２と重なるように上記ソース／ドレイン６表面
に多結晶シリコンパッド７を形成する。
マスク１２と重なるように上記ソース／ドレイン６表面
に多結晶シリコンパッド７を形成する。
次にシリコン基板全面に厚《完全に平坦化された眉間絶
縁膜を形成し、レジストマスクを使って上記多結晶シリ
コンパッド７上に深いコンタクトを形成する。そして、
さらに全面に多結晶シリコンをデボしてマスクなしで、
異方性エッチングにより全面エッチオフすることで上記
コンタクト側壁に多結晶シリコンのサイドウォールを形
成する。
縁膜を形成し、レジストマスクを使って上記多結晶シリ
コンパッド７上に深いコンタクトを形成する。そして、
さらに全面に多結晶シリコンをデボしてマスクなしで、
異方性エッチングにより全面エッチオフすることで上記
コンタクト側壁に多結晶シリコンのサイドウォールを形
成する。
その後、窒化膜マスクを使って上記層間絶縁膜を全面除
去して円筒状の電荷蓄積電極１７を形成し、不純物を注
入し、８００〜９００゜Ｃで炉アニールあるいはランプ
アニールし、さらにキャパシタ誘電膜として窒化膜をＣ
ＶＤ法でデポし、さらにその表面を８００〜９００゜Ｃ
で酸化したＯＮ膜８を用い、その上に不純物をドーピン
グして低抵抗化した多結晶シリコンをＣＶＤ法で堆積し
てキャパシタプレート電極９とする。
去して円筒状の電荷蓄積電極１７を形成し、不純物を注
入し、８００〜９００゜Ｃで炉アニールあるいはランプ
アニールし、さらにキャパシタ誘電膜として窒化膜をＣ
ＶＤ法でデポし、さらにその表面を８００〜９００゜Ｃ
で酸化したＯＮ膜８を用い、その上に不純物をドーピン
グして低抵抗化した多結晶シリコンをＣＶＤ法で堆積し
てキャパシタプレート電極９とする。
このとき、第２図から分かるように、基板と垂直に設け
た円筒（あるいは円柱）の高さｈと外径！との間にｈ／
Ｉ！．≦１０という関係が成立つよ・うにすることで、
強度的に充分な円筒キャパシタを得ることができる。但
し、この第２図の実験ではＯＮ膜を酸化膜換算で６０人
厚のものとし、かつ１μ八以上の電流が流れると耐圧不
良が生じたものとしている。
た円筒（あるいは円柱）の高さｈと外径！との間にｈ／
Ｉ！．≦１０という関係が成立つよ・うにすることで、
強度的に充分な円筒キャパシタを得ることができる。但
し、この第２図の実験ではＯＮ膜を酸化膜換算で６０人
厚のものとし、かつ１μ八以上の電流が流れると耐圧不
良が生じたものとしている。
なお、上記実施例では分離にトランジスタ分離を利用し
たが、これはＬＯＧＯＳあるいはトレンチを利用した分
離でも良い。
たが、これはＬＯＧＯＳあるいはトレンチを利用した分
離でも良い。
また、上記実施例ではトランジスタのソース／ドレイン
にＬＤＤ構造を用いたが、これはシングルトランジスタ
、ＤＤＤ ｝ランジスタあるいはゲートオーバーラップ
トランジスタなど、トランジスタとして作動するもので
あればどんな構造でもよく、上記実施例と同様な効果を
奏する。
にＬＤＤ構造を用いたが、これはシングルトランジスタ
、ＤＤＤ ｝ランジスタあるいはゲートオーバーラップ
トランジスタなど、トランジスタとして作動するもので
あればどんな構造でもよく、上記実施例と同様な効果を
奏する。
また、上記実施例ではトランジスタ分離のシールド電極
及びトランジスタのゲート電極に不純物をドーピングし
た多結晶シリコンを用いたが、金属あるいは金属のケイ
化物でもよく、又それらと多結晶シリコンをいくつか重
ね合わせた重ね膜でも良い。
及びトランジスタのゲート電極に不純物をドーピングし
た多結晶シリコンを用いたが、金属あるいは金属のケイ
化物でもよく、又それらと多結晶シリコンをいくつか重
ね合わせた重ね膜でも良い。
さらに、上記実施例ではキャパシタの電荷蓄積９
電極形成に多結晶シリコンへの注入→アニールという方
法を用いたが、これは膜堆積時に予め不純物をドーピン
グして形成した多結晶シリコン膜を用いても良い。
法を用いたが、これは膜堆積時に予め不純物をドーピン
グして形成した多結晶シリコン膜を用いても良い。
さらに、上記実施例では円筒状のキャパシタを形成する
場合を示したが、微細化が進んで円筒状の電荷蓄積電極
の間隙に層間絶縁膜を形成すべき空間がなくなり、電極
が円柱状になった場合でもよく、上記実施例と同様の効
果を奏する。
場合を示したが、微細化が進んで円筒状の電荷蓄積電極
の間隙に層間絶縁膜を形成すべき空間がなくなり、電極
が円柱状になった場合でもよく、上記実施例と同様の効
果を奏する。
以上のように、この発明に係る半導体装置によれば、円
筒あるいは円柱状キャパシタを形成する第３の導電層の
高さｈと外径ｌとの比をｈ／ｆｆｉ＜１０とするように
したので、キャパシタの強度を維持しつつメモリセルの
容量を増大できるという効果がある。
筒あるいは円柱状キャパシタを形成する第３の導電層の
高さｈと外径ｌとの比をｈ／ｆｆｉ＜１０とするように
したので、キャパシタの強度を維持しつつメモリセルの
容量を増大できるという効果がある。
第１図は本発明の一実施例による半導体装置の構成を示
す断面図、第２図は第１図の円筒形状キャパシタの強度
と耐圧に関する実験データを示す１０ 図、第３図は従来の半導体装置の構成を示す断面図であ
る。 図中、１はシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウォール
スペーサ、６は不純物領域、７、１７は電荷蓄積電極、
８はキャパシタ誘電膜、９はキャパシタプレート電極、
１０は眉間絶縁膜、１１は読み出し・書き込み電極、１
２は窒化膜マスクである。 なお図中同一符号は同一又は相当部分を示す。
す断面図、第２図は第１図の円筒形状キャパシタの強度
と耐圧に関する実験データを示す１０ 図、第３図は従来の半導体装置の構成を示す断面図であ
る。 図中、１はシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウォール
スペーサ、６は不純物領域、７、１７は電荷蓄積電極、
８はキャパシタ誘電膜、９はキャパシタプレート電極、
１０は眉間絶縁膜、１１は読み出し・書き込み電極、１
２は窒化膜マスクである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- （１）第１の導電型を有する半導体基板上の素子分離領
域で囲まれた表面領域に第１の絶縁膜を介して形成され
た第１の導電層からなるゲート電極と、 上記ゲート電極によって隔てられた不純物領域と、 該不純物領域の１つの少なくともその一部に接するよう
に形成された第２の導電層、該第２の導電層上の少なく
とも一部に接し、かつ基板に垂直に形成された円筒ある
いは円柱形状の第３の導電層、上記第２、第３の導電層
の上記不純物領域との接続面以外の少なくとも一部を被
覆する第２の絶縁膜、および少なくとも該第２の絶縁膜
上に形成された第４の導電層からなる電荷蓄積用キャパ
シタとを備えた半導体装置において、 上記第３の導電層の高さｈと外径ｌとの比ｈ／ｌをｈ／
１＜１０としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010188A JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010188A JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214668A true JPH03214668A (ja) | 1991-09-19 |
| JP2634272B2 JP2634272B2 (ja) | 1997-07-23 |
Family
ID=11743310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010188A Expired - Lifetime JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634272B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| JPH02122560A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-01-18 JP JP2010188A patent/JP2634272B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| JPH02122560A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634272B2 (ja) | 1997-07-23 |
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