JP2634272B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2634272B2 JP2634272B2 JP2010188A JP1018890A JP2634272B2 JP 2634272 B2 JP2634272 B2 JP 2634272B2 JP 2010188 A JP2010188 A JP 2010188A JP 1018890 A JP1018890 A JP 1018890A JP 2634272 B2 JP2634272 B2 JP 2634272B2
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- capacitor
- conductive film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に円筒キャパシタ
によるDRAMの容量増大とその強度維持とを図ったものに
関する。
によるDRAMの容量増大とその強度維持とを図ったものに
関する。
第３図に従来の半導体装置の断面図を示す。図におい
て、１はシリコン基板、２は素子分離領域、３はゲート
絶縁膜、４はゲート電極、５は絶縁膜サイドウォールス
ペーサ、６は不純物領域、７は電荷蓄積電極、８はキャ
パシタ絶縁膜、９は電荷プレート電極、10は層間絶縁
膜、11は読み出し・書き込み電極である。
て、１はシリコン基板、２は素子分離領域、３はゲート
絶縁膜、４はゲート電極、５は絶縁膜サイドウォールス
ペーサ、６は不純物領域、７は電荷蓄積電極、８はキャ
パシタ絶縁膜、９は電荷プレート電極、10は層間絶縁
膜、11は読み出し・書き込み電極である。
次に動作について説明する。ゲート電極４にある電圧
を印加すると、ゲート絶縁膜３直下の半導体基板表面に
チャネルが形成される。そのチャネルを通して読み出し
・書き込み電極（ビット線）11より電荷蓄積電極7,キャ
パシタ絶縁膜8,電荷プレート電極９からなる電荷蓄積用
キャパシタに電荷を蓄えたり、取り出したりして情報の
書き込み・読み出しを行う。
を印加すると、ゲート絶縁膜３直下の半導体基板表面に
チャネルが形成される。そのチャネルを通して読み出し
・書き込み電極（ビット線）11より電荷蓄積電極7,キャ
パシタ絶縁膜8,電荷プレート電極９からなる電荷蓄積用
キャパシタに電荷を蓄えたり、取り出したりして情報の
書き込み・読み出しを行う。
ところで、LSIの高密度化・高集積化に伴い、電荷を
蓄積するためのキャパシタ面積（電荷蓄積電極）はどん
どん小さくなり、ソフトエラーに強い十分な容量が得ら
れなくなっている。ここで、容量とキャパシタ面積との
間には容量∝キャパシタ面積の関係がある。
蓄積するためのキャパシタ面積（電荷蓄積電極）はどん
どん小さくなり、ソフトエラーに強い十分な容量が得ら
れなくなっている。ここで、容量とキャパシタ面積との
間には容量∝キャパシタ面積の関係がある。
従来の半導体装置では電荷蓄積電極の表面積のうち、
上部面積（平面積）の寄与が非常に大きく、従ってLSI
の微細化に伴う電荷蓄積電極の平面積の減少に伴って、
この構造ではもはやソフトエラーに強い十分な容量が得
られなくなっている。
上部面積（平面積）の寄与が非常に大きく、従ってLSI
の微細化に伴う電荷蓄積電極の平面積の減少に伴って、
この構造ではもはやソフトエラーに強い十分な容量が得
られなくなっている。
そこで、LSIが微細化されても十分なキャパシタ容量
が得られように、電荷蓄積電極上の一部と接し、かつ基
板と垂直になるような円筒あるいは円柱形状のもう１つ
の電荷蓄積電極を設け、その側壁部でキャパシタ面積を
かせぐようにしたものが本件発明者により既に提案され
ている。
が得られように、電荷蓄積電極上の一部と接し、かつ基
板と垂直になるような円筒あるいは円柱形状のもう１つ
の電荷蓄積電極を設け、その側壁部でキャパシタ面積を
かせぐようにしたものが本件発明者により既に提案され
ている。
しかしながら、基板にこのような突起状の導電層を設
けた場合、その後の工程でレジストを塗布することで円
筒キャパシタが折れたり、倒れたりする等の不具合があ
り、強度的に問題が多かった。
けた場合、その後の工程でレジストを塗布することで円
筒キャパシタが折れたり、倒れたりする等の不具合があ
り、強度的に問題が多かった。
この発明は、上記のような問題点を解消するためにな
されたもので、LSIが微細化されても十分なキャパシタ
容量を得ることができ、しかもこのキャパシタの強度維
持を図ることができる半導体装置を得ることを目的とし
ている。
されたもので、LSIが微細化されても十分なキャパシタ
容量を得ることができ、しかもこのキャパシタの強度維
持を図ることができる半導体装置を得ることを目的とし
ている。
さて、上述のような問題を解決すべく本件発明者が鋭
意実験を行なった結果、基板と垂直に設けた円筒あるい
は円柱の高さｈと外径ｌとの間にh/l＜10という関係が
あり、かつ高さｈが３μｍ以下で、外径ｌが0.4μｍ以
上であるとき、強度的に十分で、かつ耐圧も十分なキャ
パシタが円筒（円柱）表面に形成できることがわかっ
た。
意実験を行なった結果、基板と垂直に設けた円筒あるい
は円柱の高さｈと外径ｌとの間にh/l＜10という関係が
あり、かつ高さｈが３μｍ以下で、外径ｌが0.4μｍ以
上であるとき、強度的に十分で、かつ耐圧も十分なキャ
パシタが円筒（円柱）表面に形成できることがわかっ
た。
そこで、この発明に係る半導体装置は、半導体基板の
一主面から所定の深さにかけて形成された不純物領域、
少なくとも一部が上記不純物領域に接し、上方及び水平
方向に広がりを持つ第１の導電膜、上記第１の導電膜の
上面に接し、上方に伸びる状態に形成された円筒状また
は円柱状の第２の導電膜、上記第１、第２の導電膜から
なる下部電極の表面に絶縁膜を介して形成された上部電
極を含み、上記第２の導電膜の高さｈと外径ｌとの比h/
lをh/l＜10とし、かつ高さｈが３μｍ以下、外径ｌが0.
4μｍ以上とし、上記第１の導電膜の水平方向の寸法は
上記第２の導電膜の外径以上の大きさとするものであ
る。
一主面から所定の深さにかけて形成された不純物領域、
少なくとも一部が上記不純物領域に接し、上方及び水平
方向に広がりを持つ第１の導電膜、上記第１の導電膜の
上面に接し、上方に伸びる状態に形成された円筒状また
は円柱状の第２の導電膜、上記第１、第２の導電膜から
なる下部電極の表面に絶縁膜を介して形成された上部電
極を含み、上記第２の導電膜の高さｈと外径ｌとの比h/
lをh/l＜10とし、かつ高さｈが３μｍ以下、外径ｌが0.
4μｍ以上とし、上記第１の導電膜の水平方向の寸法は
上記第２の導電膜の外径以上の大きさとするものであ
る。
この発明においては、上述のように構成したことによ
り、ソフトエラーに対する充分な容量が得られるととも
に円筒あるいは円柱形キャパシタの強度を維持でき、LS
Iの高集積化，高密度化を達成することができる。
り、ソフトエラーに対する充分な容量が得られるととも
に円筒あるいは円柱形キャパシタの強度を維持でき、LS
Iの高集積化，高密度化を達成することができる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置を示す。
また、第２図には円筒形状キャパシタの強度と耐圧に関
する実験データについて示す。
また、第２図には円筒形状キャパシタの強度と耐圧に関
する実験データについて示す。
第１図において、１はシリコン基板で、この主面側全
体を熱酸化し、さらに不純物をドーピングして低抵抗化
した多結晶シリコン膜及びシリコン酸化膜をCVD法で堆
積するパターニングにより上記３層膜上の分離領域のみ
にレジストを残し、異方性エッチングにより上記３層膜
を分離領域のみに残し、トランジスタ分離のシールド電
極２とする。さらに、シリコン酸化膜をCVD法で堆積
し、レジストパターンなしで全面を異方性エッチングす
ることによって上記３層膜の側壁にシリコン酸化膜から
なるサイドウォールスペーサ５を形成する。
体を熱酸化し、さらに不純物をドーピングして低抵抗化
した多結晶シリコン膜及びシリコン酸化膜をCVD法で堆
積するパターニングにより上記３層膜上の分離領域のみ
にレジストを残し、異方性エッチングにより上記３層膜
を分離領域のみに残し、トランジスタ分離のシールド電
極２とする。さらに、シリコン酸化膜をCVD法で堆積
し、レジストパターンなしで全面を異方性エッチングす
ることによって上記３層膜の側壁にシリコン酸化膜から
なるサイドウォールスペーサ５を形成する。
次に同様にシリコン基板表面全体を熱酸化し、不純物
をドーピングして低抵抗化した多結晶シリコン膜及びシ
リコン酸化膜をCVD法で堆積し、レジストパターンをマ
スクとして異方性エッチングすることでゲート電極４を
形成する。次に上記シールド電極２とゲート電極４以外
の表面領域に比較的低濃度の不純物（10-15〜10-18c
m-3）を注入し、先のシールド電極と同様な方法でゲー
ト電極４の側壁にシリコン酸化膜からなるサイドウォー
ルスペーサ５を形成する。次にやはりシールド電極２と
ゲート電極４以外の表面領域に比較的高濃度の不純物
（10-18〜10-21cm-3）を注入し、800〜900℃の炉アニー
ルあるいはランプアニールなどによって活性化し、トラ
ンジスタのソース／ドレイン（不純物領域）６を形成す
る。
をドーピングして低抵抗化した多結晶シリコン膜及びシ
リコン酸化膜をCVD法で堆積し、レジストパターンをマ
スクとして異方性エッチングすることでゲート電極４を
形成する。次に上記シールド電極２とゲート電極４以外
の表面領域に比較的低濃度の不純物（10-15〜10-18c
m-3）を注入し、先のシールド電極と同様な方法でゲー
ト電極４の側壁にシリコン酸化膜からなるサイドウォー
ルスペーサ５を形成する。次にやはりシールド電極２と
ゲート電極４以外の表面領域に比較的高濃度の不純物
（10-18〜10-21cm-3）を注入し、800〜900℃の炉アニー
ルあるいはランプアニールなどによって活性化し、トラ
ンジスタのソース／ドレイン（不純物領域）６を形成す
る。
次に窒化膜をCVD法で基板全面にデポし、レジストマ
スクによって異方性エッチングすることで上記ソース／
ドレイン６以外の領域に窒化膜マスク12を形成する。さ
らにCVD法で多結晶シリコンをデポし、上記窒化膜マス
ク12と重なるように上記ソース／ドレイン６表面に多結
晶シリコンパッド７を形成する。
スクによって異方性エッチングすることで上記ソース／
ドレイン６以外の領域に窒化膜マスク12を形成する。さ
らにCVD法で多結晶シリコンをデポし、上記窒化膜マス
ク12と重なるように上記ソース／ドレイン６表面に多結
晶シリコンパッド７を形成する。
次にシリコン基板全面に厚く完全に平坦化された層間
絶縁膜を形成し、レジストマスクを使って上記多結晶シ
リコンパッド７上に深いコンタクトを形成する。そし
て、さらに全面に多結晶シリコンをデポしてマスクなし
で、異方性エッチングにより全面エッチオフすることで
上記コンタクト側壁に多結晶シリコンのサイドウォール
を形成する。その後、窒化膜マスクを使って上記層間絶
縁膜を全面除去して円筒状の電荷蓄積電極17を形成し、
不純物を注入し、800〜900℃で炉アニールあるいはラン
プアニールし、さらにキャパシタ誘電膜として窒化膜を
CVD法でデポし、さらにその表面を800〜900℃で酸化し
たON膜８を用い、その上に不純物をドーピングして低抵
抗化した多結晶シリコンをCVD法で堆積してキャパシタ
プレート電極９とする。
絶縁膜を形成し、レジストマスクを使って上記多結晶シ
リコンパッド７上に深いコンタクトを形成する。そし
て、さらに全面に多結晶シリコンをデポしてマスクなし
で、異方性エッチングにより全面エッチオフすることで
上記コンタクト側壁に多結晶シリコンのサイドウォール
を形成する。その後、窒化膜マスクを使って上記層間絶
縁膜を全面除去して円筒状の電荷蓄積電極17を形成し、
不純物を注入し、800〜900℃で炉アニールあるいはラン
プアニールし、さらにキャパシタ誘電膜として窒化膜を
CVD法でデポし、さらにその表面を800〜900℃で酸化し
たON膜８を用い、その上に不純物をドーピングして低抵
抗化した多結晶シリコンをCVD法で堆積してキャパシタ
プレート電極９とする。
このとき、第２図から分かるように、基板と垂直に設
けた円筒（あるいは円柱）の高さｈと外径ｌとの間にh/
l＜10という関係が成立ち、かつ高さｈが３μｍ以下、
外径ｌが0.4μｍ以上であるようにすることで、強度的
に充分な円筒キャパシタを得ることができる。但し、こ
の第２図の実験ではON膜を酸化膜換算で60Å厚のものと
し、かつ１μＡ以上の電流が流れると耐圧不良が生じた
ものとしている。
けた円筒（あるいは円柱）の高さｈと外径ｌとの間にh/
l＜10という関係が成立ち、かつ高さｈが３μｍ以下、
外径ｌが0.4μｍ以上であるようにすることで、強度的
に充分な円筒キャパシタを得ることができる。但し、こ
の第２図の実験ではON膜を酸化膜換算で60Å厚のものと
し、かつ１μＡ以上の電流が流れると耐圧不良が生じた
ものとしている。
なお、上記実施例では分離にトランジスタ分離を利用
したが、これはLOCOSあるいはトレンチを利用した分離
でも良い。
したが、これはLOCOSあるいはトレンチを利用した分離
でも良い。
また、上記実施例ではトランジスタのソース／ドレイ
ンにLDD構造を用いたが、これはシングルトランジス
タ、DDDトランジスタあるいはゲートオーバーラップト
ランジスタなど、トランジスタとして作動するものであ
ればどんな構造でもよく、上記実施例と同様な効果を奏
する。
ンにLDD構造を用いたが、これはシングルトランジス
タ、DDDトランジスタあるいはゲートオーバーラップト
ランジスタなど、トランジスタとして作動するものであ
ればどんな構造でもよく、上記実施例と同様な効果を奏
する。
また、上記実施例ではトランジスタ分離のシールド電
極及びトランジスタのゲート電極に不純物をドーピング
した多結晶シリコンを用いたが、金属あるいは金属のケ
イ化物でもよく、又それらと多結晶シリコンをいくつか
重ね合わせた重ね膜でも良い。
極及びトランジスタのゲート電極に不純物をドーピング
した多結晶シリコンを用いたが、金属あるいは金属のケ
イ化物でもよく、又それらと多結晶シリコンをいくつか
重ね合わせた重ね膜でも良い。
さらに、上記実施例ではキャパシタの電荷蓄積電極形
成に多結晶シリコンへの注入→アニールという方法を用
いたが、これは膜堆積時に予め不純物をドーピングして
形成した多結晶シリコン膜を用いても良い。
成に多結晶シリコンへの注入→アニールという方法を用
いたが、これは膜堆積時に予め不純物をドーピングして
形成した多結晶シリコン膜を用いても良い。
さらに、上記実施例では円筒状のキャパシタを形成す
る場合を示したが、微細化が進んで円筒状の電荷蓄積電
極の間隙に層間絶縁膜を形成すべき空間がなくなり、電
極が円柱状になった場合でもよく、上記実施例と同様の
効果を奏する。
る場合を示したが、微細化が進んで円筒状の電荷蓄積電
極の間隙に層間絶縁膜を形成すべき空間がなくなり、電
極が円柱状になった場合でもよく、上記実施例と同様の
効果を奏する。
以上のように、この発明に係る半導体装置によれば、
円筒あるいは円柱状キャパシタを形成する第３の導電層
の高さｈと外径ｌとの比をh/l＜10とし、かつ高さｈが
３μｍ以下で、外径ｌが0.4μｍ以上であるようにした
ので、キャパシタの強度を維持しつつメモリセルの容量
を増大できるという効果がある。
円筒あるいは円柱状キャパシタを形成する第３の導電層
の高さｈと外径ｌとの比をh/l＜10とし、かつ高さｈが
３μｍ以下で、外径ｌが0.4μｍ以上であるようにした
ので、キャパシタの強度を維持しつつメモリセルの容量
を増大できるという効果がある。
第１図は本発明の一実施例による半導体装置の構成を示
す断面図、第２図は第１図の円筒形状キャパシタの強度
と耐圧に関する実験データを示す図、第３図は従来の半
導体装置の構成を示す断面図である。 図中、１はシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウォール
スペーサ、６は不純物領域、７、17は電荷蓄積電極、８
はキャパシタ誘電膜、９はキャパシタプレート電極、10
は層間絶縁膜、11は読み出し・書き込み電極、12は窒化
膜マスクである。 なお図中同一符号は同一又は相当部分を示す。
す断面図、第２図は第１図の円筒形状キャパシタの強度
と耐圧に関する実験データを示す図、第３図は従来の半
導体装置の構成を示す断面図である。 図中、１はシリコン基板、２は素子分離領域、３はゲー
ト絶縁膜、４はゲート電極、５は絶縁膜サイドウォール
スペーサ、６は不純物領域、７、17は電荷蓄積電極、８
はキャパシタ誘電膜、９はキャパシタプレート電極、10
は層間絶縁膜、11は読み出し・書き込み電極、12は窒化
膜マスクである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半導体基板の一主面から所定の深さにかけ
て形成された不純物領域、少なくとも一部が上記不純物
領域に接し、上方及び水平方向に広がりを持つ第１の導
電膜、上記第１の導電膜の上面に接し、上方に伸びる状
態に形成された円筒状または円柱状の第２の導電膜、上
記第１、第２の導電膜からなる下部電極の表面に絶縁膜
を介して形成された上部電極を含み、上記第２の導電膜
の高さｈと外径ｌとの比h/lをh/l＜10とし、かつ高さｈ
が３μｍ以下、外径ｌが0.4μｍ以上とし、上記第１の
導電膜の水平方向の寸法は上記第２の導電膜の外径以上
の大きさであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010188A JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010188A JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214668A JPH03214668A (ja) | 1991-09-19 |
| JP2634272B2 true JP2634272B2 (ja) | 1997-07-23 |
Family
ID=11743310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010188A Expired - Lifetime JP2634272B2 (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634272B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258467A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| JPH02122560A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-01-18 JP JP2010188A patent/JP2634272B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214668A (ja) | 1991-09-19 |
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