JPS63120462A - １デバイス型メモリ・セルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、トレンチ記憶キャパシタを組み込んだダイナ
ミック・ランダム拳アクセス・メモリ（ＤＲＡＭ）セル
に関する。

Ｂ１．先行技術 記憶キャパシタとこのキャパシタの充電／放電を制御す
る１個のトランジスタからなる、ダイナミック・ランダ
ム拳アクセス・メモリ「ワン・デバイス」セルは、米国
特許第３３８７２８６号で始めて開示された。それ・以
降、−群の関連する設計が記憶技術で多数出現した。一
般にこれらの設計は、コンデンサの記憶容量の増加、ま
たは各メモリ・セルが占めるチップ面積の減少を目的と
するものであった。

当技術における傾向が組み合わさって、いわゆる「ト１
／ンチ記憶セル」が開発された。シリコン基板中にトレ
ンチ（溝）が画定され、それがポリシリコンなどの導電
性材料で充填される。チップ表面積を占めずに、コンデ
ンザ電極の寸法が増加したので、より小さな面積により
多量の電荷が貯蔵できる。この−・般的着想の初期の開
示のうちには、ＩＢＭテクニカル−ディスクロージャ・
プルテン、Ｖｏｌ、１７、Ｎｏ、９．１９７５年２月、
２５７９−２５８０ページに所載の「単一ＦＥＴメモリ
中セル用キャパシタ（Ｃａｐａｃｉｔｏｒ　ｆｏｒＳｉ
ｎｇｌｃ　ＦＥＴ　Ｍｅｍｏｒｙ　　Ｃｅ１ｌ）　Ｊと
題するクラーク（Ｃ１ａｒｋｅ）等の論文（第２図で、
記憶キャパシタンスを高めるため、絶縁グループ内にポ
リシリコンが形成されている）、およびＩＢＭテクニカ
ル・ディスクロージャ・プルテン、Ｖｏｌ、１９、Ｎｏ
、２．１９７６年７月、５０６ページに所載の「高キャ
パシタンス争ワン０デバイス会セル（ｌｌｉｇｈ−Ｃａ
ｐａｃｉｔａｎｃｅ　０ｎｅ−Ｄｅｖｉｃｅ　Ｃｅ１ｌ
）　Ｊと題するドカティ（Ｄｏｅｋｅｒｔｙ　）の論文
（第３図で、記憶キャパシタンスを高めるため、５μｍ
のトレンチが「多孔性シリコン」で充填されている）が
ある。

当技術の他の教示は、隣接する２個のＦ　Ｅ　’Ｉ’の
間の充填されたトレンチによって生成されたキャパシタ
ンスを「共有」している。このため、メモリ・セル１個
当り利用されるチップ面積がさらに減った。上記に引用
したクラークの論文を参照されたい。この論文では、Ｖ
字溝トレンチの両側が隣接するメモリ拳セル用の記憶キ
ャパシタとなっている。特開昭６１−０６８６４７号は
、明らかに、トレンチの各側壁に別々の２個のポリシリ
コン構造が形成されるようにポリシリコン充填トレンチ
をエツチングするという、トレンチΦセルを開示してい
る。このポリシリコン構造は、空気で互いに分離されて
いる。各構造は、隣接するＦＥＴに関連するキャパシタ
用のプレート電極を形成するものと思われる。このキャ
パシタは、ＦＥＴにチャネルを導入したとき、ドレン領
域に電荷を供給する反転領域をもたらすと思われる。「
埋没」記憶キャパシタの教示については、米国特許第４
３２９７０４号を参照されたい。

場合によっては、「トレンチ」の語を使用すると誤称と
なることがある。いわゆる「トレンチ」の大部分は、実
際には基板中に設けられた離散形開口である。たとえば
、ＩＥＤＭ技術論文抜粋１９８４年版、ペーパー９．４
．２４０−２４３ページに所載の「人界ｆｆｉＤＲＡＭ
用分離組合せ垂直キャパシタ争セル（Δｎ　Ｉｓｏｌａ
ｔｉｏｎ−Ｍｅｒｇｅｄ　ＶｅｒｔｆｃａｌＣａｐａｃ
ｉｔｏｒ　Ｃｅ１ｌ　ｆｏｒ　Ｌａｒｇｅ　Ｃａｐａｃ
ｉｔｙ　ＤＲＡＭ）　Ｊと題するナカジマ等の論文を参
照されたい。その第２図では、離散ポリシリコン層で充
填された「トレンチ」が方形開口として示されている。

さらに最近、細長い開口（すなわち、真の「トレンチ」
）をポリシリコンで充填して、複数個のキャパシタを画
定するという、トレンチ・セルが提案された。

ＶＬＳＩ集積回路シンポジウム、１９８４年９月、論文
集１−７．１６−１７ページに所載の「大容量、　Ｉ）
　ＲＡ　Ｍ用垂直キャパシタ・セル（Ａ　Ｖｅｒｔｉｃ
ａｌＣａｐａｃｉｔｏｒ　Ｃｅ１ｌ　ｆｏｒ　Ｌａｒｇ
ｅ　Ｃａｐａｃｉｔｙ　Ｄ　ＲＡＭ）　Ｊと題するフル
ヤマ等の論文を参照されたい。この論文では、細長いト
レンチがポリシリコンで充填されて、−列のメモリ・セ
ルを形成している。隣接するセルは、二酸化シリコンで
充填された直交するトレンチで分離されている。また、
米国特許第４３６９５８４号を参照されたい。この特許
では、１個の７字溝を隣接する２個のメモリ・セルが共
有し、溝の中点が、隣接するセル同志を分離するための
より厚い酸化物層を備えている。また、米国特許再発行
第３２０９０号を参照されたい。

この特許では、平行なポリシリコン充填トレンチの間に
ＦＥＴが配置され、各トレンチの片側がそのＦＥＴ用の
記憶キャパシタとなり、各トレンチのもう一方の側がチ
ャネル・ストップ領域によって次のＦＥＴから分離され
ている。また欧州特許出願第１５０５９７号を参照され
たい。この出願では、平行なトレンチが交互にコンデン
サを画定するポリシリコン層と絶縁層で充填され、トレ
ンチが１つ置きに隣接するポリシリコン充填トレンチ同
志を分離するようになっている。

当技術では、いわゆる「側壁構造」という一般的着想も
知られている。米国特許第４２５６５１４号に開示され
ているように、１つの上側水平表面といくつかの垂直表
面を有する「ブロック」または「マンドレル構造」上に
、共形材料膜を被覆する。この共形膜に方向性エツチン
グを施して、マンドレルの水平表面から除去する。残っ
た共形材料が、その水平幅がこの材料の元の膜厚の関数
として制限される、側壁画定構造を形成する。米国特許
第４３２２８８３号では、この一般的着想を用いて、ポ
リシリコン側壁画定構造２８を画定し、次にそれを酸化
して、隣接するバイポーラ接点同志を分離する側壁３０
を形成している。元の側壁の残った部分がその場に残る
ことがある。

（これは、デバイスの動作にとって重要ではない。）ま
た、米国特許第４３７８１２７号を参照されたい。この
特許では、Ｎ＋シリコン領域１８内に側壁領域２６を画
定して、上側に重なるＮ＋層３０から分離し、続いてそ
れをエツチングしてゲート電極を画定している。また、
米国特許第４４１９８０９号を参照されたい。この特許
では、導電性側壁構造２６がＦＥＴのゲート電極を形成
している。ライズマンの特許の第１１図では、半陥没酸
化領域Ｒの上に、側壁構造を画定するのに使われるマン
ドレル構造が形成され、その結果、ゲート電極が領域１
２の各側から隔置されることに留意されたい。最後に、
上記の審査中の米国特許出願番号８８５６１８号では、
部分充填トレンチ内に側壁構造が形成されて、トレンチ
の各側の下側部分によって画定される記憶コンデンサと
関連するＦＥＴのゲート電極を画定していることに留意
されたい。

これまで、本発明者は、トレンチ内にコーティングされ
た導電性材料が基板の表面の上方に延びてマンドレル構
造を画定し、その側壁構造を利用して完全充填トレンチ
の各側でブリッジ接点とゲート電極を効果的に画定する
ことに関する既知の教示を知らない。

Ｂ２．関連する出願 １９８４年６月２９日付けで出願されたルー（Ｌｕ）等
のｒｃＭＯ８中にＭＯＳ）レンチ・キャパシタを備えた
、ダイナミックＲＡＭセル（Ｄｙｎａｍｉｃ　ＲＡＭ　
Ｃｅ１ｌ　　ｗｉｔｈ　ＭＯＳ　Ｔｒｅｎｃｈ　Ｃａｐ
ａｃｉｔｏｒｉｎ　ＣＭＯＳ）　Ｊと題する米国特許出
願番号６２６５１２号は、ポリシリコン充填トレンチが
エピタキシャル領域上に形成されたウェル領域を貫通し
て下側の基板中に延びているという、トレンチ・セルに
関する。

１９８６年５月２日付けで出願されたフィッツジェラル
ｔ’　（Ｆｉｔｚｇｅｒａｌｄ）等の「高密度垂直構造
メモリ（Ｉｌｉｇｈ　Ｄｅｎｓｉｔｙ　Ｖｅｒｔｉｃａ
ｌｌｙ　ＳｔｒｕｃｔｕｒｅｄＭｅｍｏｒｙ　）　Ｊと
題する米国特許出願番号８５８７８７号は、共用トレン
チ・キャパシタを組み込んだダイナミック・メモリ・セ
ルに関する。

１９８５年１０月３１日付けで出願された本発明者の「
高密度メモリ（Ｉｌｆｇｈ　Ｄｅｎｓｆｔｙ　Ｍｅｍｏ
ｒｙ）　Ｊと題する米国特許出願番号７９３４０１号は
、多結晶シリコン（ポリシリコン）キャパシタ電極がト
レンチの底部に配置され、トランスファ・ゲート式電界
効果ｌ・ランジスタ（ＦＥＴ）のゲート電極がトレンチ
の側壁に配置されて、拡散キャパシタ電極と、隣接する
トレンチによって画定されるシリコンの部分上に形成さ
れた拡散ビット線との間で、垂直チャネル領域を画定す
るという、ＤＲＡＭ）レンチΦセルに関する。

１９８６年７月１５日付けで出願されたガーナシュ（Ｇ
ａｒｎａｃｈｅ　）等の「２個の正方形メモリ・セル（
Ｔｗｏ　５ｑｕａｒｅ　Ｍｅｍｏｒｙ　Ｃｅ１ｌｓ）　
Ｊと題する米国特許出願番号８８５６１８号は、トレン
チの底面部分がポリシリコンで充填されて、トレンチの
両側に別々の記憶キャパシタを画定し、トレンチの上側
部分はゲート電極を有して、その結果トレンチ側壁に沿
って導電性チャネルが形成されるという、ＤＲＡＭ）レ
ンチ・セルに関する。

Ｃ０発明が解決しようとする問題点 したがって、本発明の１つの目的は、高密度ダイナミッ
ク・アクセス・メモリ・セルを作成することにある。

本発明の第２の目的は、高キャパシタンス・トレンチ記
憶キャパシタを備えた、高密度ダイナミック・ランダム
・アクセス・メモリ・セルを作成することにある。

本発明の第３の目的は、充填トレンチを関連するＦＥＴ
デバイスに接続する効率のよい手段を宵する、トレンチ
記憶キャパシタを作成することにある。

Ｄ０問題点を解決するための手段 本発明の」１記およびその他の目的は、トレンチが基板
表面より」１方を延びるポリシリコン層を備え、ポリシ
リコン充填物の側壁」１に、関連するＦＥＴデバイスの
ソース電極に接続するための側壁画定されたブリッジ接
点が形成されるという、新奇なランダムゆアクセス拳メ
モリによって実現される。

本発明の別の態様では、細長いトレンチが、第２の誘電
体層、ドープされた薄いポリシリコン層、第２の誘電体
層、およびドープされた厚いポリシリコン層で充填され
る。トレンチは、基板上に成長させたエピタキシャル領
域上に形成されたウェル領域を通って延び、またエピタ
キシャル領域を貫いて基板中に延びる。基板表面の上方
を薄いポリシリコン層の一部分、第２の誘電体層、およ
び厚いポリシリコン層が延びる。側壁で画定されたブリ
ッジ接点がドープされた薄いポリシリコン層をソース拡
散領域に連続する。ドープされた厚いポリシリコン層、
第２の誘電体層、およびドープされた薄いポリシリコン
層が協働して「ポリ間」記憶キャパシタンスをもたらし
、薄いポリシリコン層、第１の誘電体層、および基板が
協働して「ポリ−基板間」記憶キャパシタンスを形成す
る。

２つの記憶キャパシタンスが組み合わさって、ワン拳デ
バイス・メモリ・セルの電荷貯蔵能力を大幅に向」ニさ
せる。

本発明の別の態様では、細長いトレンチの各側が、トレ
ンチの両側に沿って一定間隔で配置された複数個のＦＥ
Ｔデバイスに対する独立した記憶キャパシタンスを形成
する。細長いトレンチは、少なくとも１つのドープされ
たポリシリコン層および少なくとも１つの誘電体層で充
填される。ポリシリコン層は、基板表面の」１方を延び
て、マンドレル構造を画定する。トレンチの両側に、ポ
リシリコン充填物の各側部分を当該のＦＥＴの隣接する
ソース拡散領域に接続する側壁で画定された接点が設け
られる。側壁で画定された絶縁体層が当該のＦＥＴ用の
側壁で画定されたゲート電圧から側壁接点を保護する。

得られる構造は、共用トレンチ記憶キャパシタを利用し
た特に高密度のランダム・アクセス会メモリ・セルをも
たらす。

Ｅ、実施例 第１図および第２図を参照しながら、本発明のランダム
・アクセス・メモリ・セルの構造についてこれから説明
する。このセルは、０ＭＯ８加工技術に基づいている。

セルはウェハ１００上に形成される。ウェハ１００は３
つの構成要素をもつ。

第１の構成要素はＰ＋型の＜ｉｏｏ＞配向単結晶シリコ
ン基板１０である。単結晶基板１０は、ホウ素ドーパン
１−濃度が大体１０１９イオン／ｃｍ３前後である。中
結晶基板１０の」二にＰ−型エピタキシャル層１２があ
る。エピタキシャル層１２は、ホウ素ドーパント濃度が
大体１０１５イオン／Ｃ■３前後である。エピタキシャ
ル層１２のメモリ・セルを形成すべき部分にＮ４型ウエ
ル領域１４が形成される。Ｎ＋型領領域１４、砒素ドー
パント濃度が大体１０ロイオン／ｃＩ１１３前後である
。

トレンチ２０が、Ｎ中型ウェル−１４とエピタキシャル
層１２を貫通して単結晶基板１０まで延びている。第１
図に示すように、トレンチ２０は細長い（すなわち、ウ
ェハ１００の表面に沿って走っている）。こうした一連
のトレンチが平行して形成される。トレンチ２０は２層
のドープされたポリシリコン層で充填される。第１のポ
リシリコン層２２は、トレンチの側壁に沿って形成され
る。

第２のポリシリコン層２４はトレンチを充填する。

ポリシリコン層２２．２４は両方共トレンチ２０からウ
ェハ１００の表面より上のある点まで延びていることに
留意されたい。この「過剰充填」構造を形成するための
加工方法については下記で説明する。また、トレンチの
側壁に沿って２層の誘電体層が配置されている。第１の
誘電体層２６は、第１のポリシリコン層２２を基板１０
０から絶縁する。第２の誘電体層２６Ａは、第２のポリ
シリコン層２４を第１のポリシリコン層２２から絶縁す
る。トレンチ充填物２４の上面の上方に酸化シリコン層
２８が形成される。酸化シリコン領域２８は、トレンチ
充填物の各側を越えて延びる横部分２８Ａをもつことに
留意されたい。

トレンチ２０の両側に電界効果トランジスタ（ＦＥＴ）
が形成される。各ＦＥＴは、ウェハ１００からゲート絶
縁体３４Ａで絶縁された、側壁で画定されたゲート電極
３４、拡散ソース電極３６、および拡散ドレン電極３８
を含む。ゲート電極は、トレンチ２０の一方の側に配置
された連続するワード線の一部分であり、したがってト
レンチの片側のすべてのＦＥＴに同時にアクセスできる
（第１図参照）。拡散ドレン領域３８は、隣接するトレ
ンチ・キャパシタにアクセスする隣接するＦＥＴに対す
る共用ドレン電極として働く。ドレン電極３８は、接点
区域４４でビット線導体４２に接続されている。ビット
線導体４２は、トレンチ４２０の方向に直角な方向に配
置され、複数のドレン電極３８同志を結合してメモリ・
アレイを形成する（第１図参照）。拡散ソース領域３６
は、側壁で画定されたブリッジ接点３０１こより、第１
のポリシリコン層２２の、エピタキシャル領域１２の表
面の上方に延びる部分に結合される。

ブリッジ接点３０は、側壁で画定された絶縁層１２によ
りゲート電極３２から絶縁される。

動作の際には、ゲート基板３４が高電圧のとき、ビット
線４２上の電圧がドレン拡散領域３８から、ソース拡散
領域３６に印加される。ブリッジ接点３０は、ポリシリ
コン層２２の電圧がソース拡散領域３６の電圧と同じに
なるようにする。厚いポリシリコン層２４、第２の誘電
体層２６Ａ１および薄いポリシリコン層２２が「ポリ間
」記憶キャパシタンスを形成する。薄いポリシリコン層
２２、第１の誘電体層２６、およびウェハ１００が「ポ
リ−基板間」記憶キャパシタンスを形成する。すなわち
、第２のポリシリコン層２４と基板１０が共に接地され
ているので、誘電体層２６．２６Ａはポリ間／ポリー基
板間２重記憶キャパシタンスをもたらし、そのキャパシ
タンスの充電／放電は、トレンチの両側のソース拡散領
域３６に結合され−１６−’ た薄いポリシリコン層２２の電圧状態によって制御され
る。２つの誘電体層の厚さを制御することにより、一方
のキャパシタの記憶容量をもう一方よりも大きくするこ
とができる。ポリシリコン上に形成された酸化物は、熱
キャリア接合を推進する表面の不連続部を存することが
あり得ることが判明した。これらの注入キャリアの影響
は、誘電体層の厚さを増すと最小にすることができる。

したがって、第２の誘電体層２８Ａの方が第１の誘電体
層２６よりも厚く、ポリ間記憶キャパシタンスが向上す
る。さらに、上記に引用した米国特許出願番号６２６５
１２号の教示に基づき、充填トレンチ２０をＮ十型ウェ
ル１４を貫通して高濃度でドープされた基板１０まで延
ばすことにより、ポリ−基板間のキャパシタンスも向上
する。向上したポリ間キャパシタンスと向上したポリー
基板間キャパシタンスが組み合わさって、トレンチの両
側で合成記憶キャパシタンスを非常に増加させ、したが
ってより小さなリソグラフィ・スペース内により多量の
電荷が貯蔵できる。より小さなスペーー１７＝ ス内により多くの電荷を記憶できることは、将来のダイ
ナミック・ランダム・アクセス譬メモリ・チップが１チ
ップ当り１００万個以上の記憶セル密度に達したとき、
重要となる。

第１図は、本発明の記憶セルのアレイの一断面の上面図
である。ＦＥＴのゲート電極を形成するワード線３４が
、トレンチ４２０と平行に走っている。ＦＥＴはトレン
チ２０の両側に沿って等間隔で配置されていることに留
意されたい。セル間のスペースは、厚い絶縁層２８で画
定されている。

厚い絶縁層２８は、トレンチ２０に対して直角に配置さ
れ、同じトレンチの同じ側にアクセスする隣接するセル
同志を絶縁している。「セル」と記した陰影を施した枠
で示すように、各メモリ・セルは４リソグラフイ・スク
エアのオーダーのチップ表面区域を占める。「スクエア
」とは、所与のフォトリソグラフィ露光系を用いてプリ
ントできる最小のイメージ・サイズであると定義する。

すなわち、各セルは、陰影を施した枠内で左から右に向
かって、リソグラフィで画定されたドレン拡　　、散領
域；３８の幅の半分（ずなわち、ドレン拡散領域３８は
隣接するトレンチにアクセスする隣接する２個のセルに
よって共用されるため、リソグラフィ拳スペースがセル
間で分割される）、側壁で画定されたゲート電極３４の
幅全部（自己位置合せ特性をもつため、）Ａトリングラ
フィ上の限界よりも小さな幅を持つことができる）、お
よびリソグラフィで画定されたトレンチ２０の幅の半分
を使用する。また、各メモリ・セルは、陰影を施した枠
内で下から上に向かって、リングラフィで画定された第
１の絶縁領域２８の幅の半分、リソグラフィで画定され
たビット線４２の幅全部、およびリソグラフィで画定さ
れた第２の絶縁領域２８の幅の半分を使用する。枠の各
辺は大体（１／２＋１＋１／２）なので、各セルの総面
積は、４リソグラフイ・スクエア以下のオーダーである
。

第３図は、メモリーセル間の絶縁領域の断面図である。

トレンチ２０は、中−のポリシリコン層２４のみで充填
されている。絶縁層２６Ａ（および恐らくは絶縁層２６
の残部、図示せず）が絶縁領域内の単結晶シリコンから
ポリシリコン２４を分離していることに留意されたい。

絶縁領域内の基板上方に絶縁層２８が均一に形成されて
いる。

絶縁層の上にゲート電極３４が形成されていることに留
意されたい（第１図参照）。

本発明のメモリ・セルを形成する方法について、これか
ら第４図ないし第９図を参照しながら説明する。まず、
基板ｊＯ上にエピタキシャル層１２を成長させる。エピ
タキシャル層１２と基板１０を共にホウ素でドープする
。ドーパント濃度は、基板の方がエピタキシャル層１２
よりも濃度がずっと高くなるように制御する。基板１０
のＰ　７１１度の方が高いと、エピタキシャル層１２を
通して注入される多数キャリアの再結合が推進される傾
向がある。さらに、ドーパント濃度の差によって電界が
生じ、この電界は能動デバイスから基板への少数キャリ
ア（すなわち、電子）の注入を妨げるのに役立つ。この
ような注入が起これば、トランジスタの閾値電圧が大幅
に変化し、したがって、チップ」二に形成される様々な
回路の信頼性が著しく低下することになる。

基板」二に二酸化シリコン層５０を成長させる。

二酸化シリコンは、約８００℃の温度で基板を酸化性雰
囲気（たとえば、湿潤０２　）にさらすなど、通常の技
法を用いて成長させる。二酸化シリコン層は、」二側に
ある層によって誘導される膜応力によってもたらされる
結晶転位を遅らせるのに充分な厚さくたとえば３０ｎｍ
）にすべきである。

次に酸化シリコン層上に窒化シリコン層５２を付着させ
る。窒化シリコン層は、蒸着用気体としてＮ　Ｈ３とＳ
　ｉ　Ｈ２ＣＱ、２を使った低圧化学蒸着（１，、Ｐ　
ＣＶ　Ｉ）　）技法を用いて形成する。通常、この窒化
シリコン層は厚さ４０ｎｍまで成長させる。

次に通常の化学蒸着技法を用いて、窒化シリコン層５２
上にＮ＋型多結晶シリコン層５４を形成する。このシリ
コン層は、通常厚さ１ミクロン前後である。シリコン層
を蒸着するとき、層５４がＮ’ドープされるのに充分な
濃度の砒素またはリンを主成分とするガスを導入する。

次に、Ｎ＋シリコン層の」二面に１層または数層を付着
する。これらの層は、後の加工中にＮ＋シリコン月５４
を保護するためのものである。後でさらに詳しく説明す
るが、これらの層はトレンチ充填物を再平面化するとき
のエッチ・ストップとしても働く。たとえば、化学的機
械的研削技法を用いる場合、これらの層が露出したとき
トレンチ充填物のエツチングが大体停止するには、これ
らの層の研削速度がシリコンよりもずっと遅くなければ
ならない。リアクティブ−イオン拳エッヂング（ＲＩＥ
）を用いてトレンチ充填物をエッチ・バックする場合は
、これらの層は、シリコンのエツチングに用いる気体雰
囲気中でほぼ耐食性でなければならない。本発明では、
Ｎ＋シリコン層５４の上面に二酸化シリコン層５６　（
５０−７５ｎｍ）および窒化シリコン層５８（１００ｎ
ｍ）を付着して、エッチ・ストップを形成した。

次に、上側の窒化シリコン層５８の上面に感光性ポリマ
６０を付着させ、ＲＩＥエツチング手順を用いて上側に
あるすべての層を完全にエツチングし、エピタキシャル
層１２および基板１０内に少なくとも深さ５．０μｍの
トレンチ２０を形成する。得られる構造を第４図に示す
。ポリマ６０（市販のどのフォトレジストでもよい）を
通常のやり方で露光し現像する。次に、一連のエツチン
グ雰囲気を導入して、基板１０上に形成された層のスタ
ックを異方性エツチングする。たとえば、」二側および
下側の酸化シリコン層５Ｂ、５０ならびに」二側および
下側の窒化シリコン層５８．５２を、ＣＦ４プラズマ中
でエツチングできる。Ｎ＋シリコン層５４とシリコン基
板１０は、シリコン内に異方性プロファイルを生成する
任意のプラズマ（たとえば、塩素を成分とするＲＩＥ）
中でエツチングできる。トレンチ２０の画定後、湿式エ
ツチング（ｎ−メチルピロリドン）技法または乾式エツ
チング（０２プラズマ）技法を用いて、残ったフォトレ
ジスト６０を除去することができる。

次に一連の共形層を形成しエツチングして、第５図に示
すようにトレンチ側壁を被覆する。第１の共形層２６は
、酸化シリコン（２層ｍ）／窒化シリコン（４−７層ｍ
）／酸化シリコン（２層ｍ）の複合構造からなる。この
構造は、トレンチ側壁を酸化し、次に化学蒸着法を用い
て窒化シリコンを蒸着し、次に窒化シリコンを酸化する
ことにより形成される。他の誘電体（たとえば、酸窒化
シリコン）も使用できるものの、上記の複合構造は、本
発明の場合のような高密度ダイナミックＲＡＭ応用分野
で必要な、低い直流漏れ、高い誘電率、および高い降伏
電圧を兼ね備えていることが判明した。第２の共形層２
２は、通常の技法で形成された５０ｎｍのドープされな
いポリシリコン層である。

第３の共形層２２は、ホウ素イオンでドープした、化学
蒸着による酸化シリコン層である。次に、これらの層に
リアクティブ・イオン・エツチングを施して、窒化シリ
コン５８の表面とトレンチ底面から層６２と２２を除去
する。ポリシリコン層２２が窒化シリコン５８から完全
に除去された後、エツチングが終了し、その結果トレン
チ底部に、誘電体層２６が残って、トレンチの両側のポ
リシリコン層２２の残りの部分を絶縁することに留意さ
れたい。ＲＩＥが異方性であるため、トレンチ２０の側
壁にこれら３層がすべて残る。これらの層の上部は、Ｒ
ＩＥ中の部分侵食により、テーパ形となる。

次に、第６Ａ図および第６Ｂ図に示すように、トレンチ
の側面に沿って隣接する記憶ノードを画定する工程手段
を利用する。一般に第６Ａ図および第６Ｂ図は、この工
程手順の離れた２つの時点での基板の上面図である。ま
ず、基板にマスキング構造６４を付着させる。このマス
キング構造６４を使って、トレンチ２０の側壁に形成さ
れたドープされた酸化物層６２の横部分を露光する。通
常の単層フォトレジスト技法を使ってそのような深いパ
ターンをもたらすのは難しいはずである。したがって、
本発明では複数のパターン層を使うのが好ましい。マス
キング構造は、上側パターン層と下側パターン層からな
る。下側の層は、トレンチ２０の一部分を充填できる流
動性材料（たとえばフォトレジストやポリイミド）で形
成しなければならない。」二側の層をフォトレジストを
介してパターン付けした後、上側パターン層はマスクと
なり、下側パターン層の露光部分がそれを介して除去さ
れる。上側パターン層と下側パターン層の組成は、下側
の層をパターン付けしている間に上側の層がエツチング
されないように選ばなければならないことに留意された
い。多数の層（たとえば、エツチング特性が異なる２つ
のフォトレジスト層、硬化レベルが異なる２つのポリイ
ミド層、酸化シリコンまたは窒化シリコンまたはシリコ
ンの上側層とポリイミドまたはフォトレジストの下側層
の組合せ）が、多層マスキング構造６４の上側および下
側パターン層の形成に使用できる。次にトレンチ２０の
マスク６４で露出される部分にプラズマ・エツチングを
施して、トレンチ側壁がらドープされた酸化物層６２を
除去する。プラズマ・エツチング（等方性）を使用する
と、ＲＩＥ（異方性）とは違って、露出トレンチの水平
面も垂直面も共に侵食することに留意されたい。また、
トレンチ２０のマスク６２によって露出された部分は、
最終的には、トレンチに沿って画定される隣接ノード間
の絶縁領域となることにも留意されたい。マスク６４は
、トレンチ２ｏの記憶ノードを形成ずべき領域を保護す
る。

適当なエツチングψステップによってマスク６４を除去
した後、アニーリングを実施して、ボウ素ドーパンｌ−
−イオンを残りのドープされた酸化物６２から未ドープ
のポリシリコン２２中に叩き込む。アニーリングはＮ　
Ｎ２などの不活性雰囲気中で実施できる。しかし、ドー
プされた酸化物層６２は後で除去されるので、酸化性雰
囲気中でアニーリングを実施してもよい。それによって
形成された酸化物は、緩衝ＨＦエツチングにより酸化物
層６２および５６と一緒に除去する。ドープされた酸化
物は高濃度でドープされているので、大ｈ１のドーパン
トφイオンが、ドープされたガラスから薄いポリシリコ
ン層に移ることになる。次に、ポリシリコン層２２の未
ドープの部分を選択的に除去して、第６Ｂ図に示した構
造を得る。この工程手順の重要な属性は、アニール・ス
テップ中にホウ素が横方向に拡散して、隣接するホウ素
拡散ノード相互間の間隔が露光システムのフォトリソグ
ラフィ能力以下になることである。すなわち、第６Ｂ図
に関して、薄いポリシリコン層２２がフォトリソグラフ
ィで画定されたイメージ８４Ａを越えて横に延び、その
結果、隣接するポリシリコン線２２同志の間隔２２Ｂが
フォトリソグラフィで画定されるスペース６４Ｂより小
さくなることに留意されたい。したがって、この側方拡
散技法を用いると、どんなフォトリソグラフイ方法を利
用するかにかかわらず、最小の間隔が得られる。高い未
ドープ・シリコン／ドープΦシリコンのエツチング比を
示す既知の任意のエッチャント（たとえば、ＫＯＨアル
コール溶液）を使って、ホウ素拡散ノードを画定できる
ことに留意されたい。非酸化性雰囲気中でアニーリング
を実施する場合、゛エツチング・ステップの順序を逆に
する（すなわち、ドープされた酸化物を除去し、それが
ら未ドープのポリシリコンを除去する）こともできるこ
とに留意されたい。

上記の工程手順の完了後、構造に第２の絶縁層２６Ａを
付着させる。絶縁層２８Ａは、ドープされたポリシリコ
ン層２２と露出した第１の絶縁層２６とを覆う誘電体を
形成する。第２の絶縁層２６Ａは、第１の絶縁層２６と
同様に酸化物−窒化均一酸化物複合構造から形成するこ
とが好ましい。

次に、構造にＰ＋ドープされたポリシリコン層２４を付
着して、ｌレンチ２０を過剰充填する。ドープされたポ
リシリコン２４は、通常の技法（たとえば、シランをソ
ース気体として使う化学蒸着）を用いて形成できる。次
にポリシリコン２４をエッチΦバックして、エッチ・ス
トップ５８と同−平面にする。先に述べたように、既知
のいくつかの平面化技術（ポリシリコン２４とエツチン
グ速度が同じ甲面層の付着によるＲＩＥエッチ・バック
、化学的機械的研削）のどれか１つを使って、ポリシリ
コン充填物をエッヂ・ストップ層５８と同一５１ト而に
することができる。本発明では、化学的機械的研削が好
ましい。次に、窒化物層５８をマスクとして用いて、酸
化性雰囲気にさらすことにより、ポリシリコン充填物２
４の露出表面を酸化させ、２００ｎｌｌ＋の酸化シリコ
ン會キャップ６６を形成する。第７図を参照のこと。

酸化物キャップ６６をマスクとして使って、窒化物層５
８と下側にある酸化物層５６をＣＦ４ＲＩＥにかけて除
去する。次に　Ｎ　４層５４を湿潤硝酸／ＨＦを主成分
とするエッチャントにさらして除去する。このエッチャ
ントは、酸化物キャップ６６や下側の窒化物層５２をほ
とんど攻撃しない。得られる「マンドレル構造」　（す
なわち、ポリシリコン層２２．２４と誘電体層２６．２
６Ａの、シリコン表面の上方を垂直に延びるトレンチ過
剰充填物を形成する部分）を、第７図に示す。

次に、フォトレジスト層を付着し、露光し、現像して、
通常のＮウェル・フォトグラフィーマスクを形成する。

本発明の０ＭＯ８技術では、すべてのメモリ・セルがＮ
ウェル内に形成されることに留意されたい。０ＭＯ８は
、それで作ったデータ拳バッファ、デコーダ、ドライバ
などのメモリ・サポート回路の電力消費量が低いため好
ましいが、本発明のメモリ・セルは（僅かな修正を加え
れば）Ｐ型頭域内に直接形成することもできる。本発明
では、Ｎウェル１４は、メモリ・セル領域に１０１フイ
オン／ｃ１１３のリンを注入することにより形成され、
エピタキシャル層の厚さのかなりの部分（たとえば２７
３）を貫いて延びる。

次に、酸化物絶縁体を形成すべき領域を画定するため、
基板上に２０ｎｍの窒化物層を付着させる。

次に２０ｎｍの窒化物層にＲＩＥエツチングを施して、
水平表面から除去すると、マンドレル側壁上には窒化物
層が残る。下側にある３０ｎＩＩ＋の窒化物層５２の５
０％以上をそのまま残すには、このエツチング・ステッ
プを適時に停止させることが必要である。残った窒化物
層５２をフォトリソグラフィ・マスクを介して異方形エ
ツチングして、表面の絶縁領域を形成すべき区域を画定
する。次に、パターン伺けされた窒化物によって露出さ
れたウェハの表面領域を、充分な時間、酸化性雰囲気に
さらして、第１図に示すような準陥没酸化（Ｓ−ＲＯＸ
）パターン２８を形成する。この酸化ステップ中に、酸
化物キャップ６６の下のシリコンがさらに酸化されて、
充填トレンチ２０の上面にＳ−ＲＯＭ構造２８を形成す
ることに留意されたい。

この５−ＲＯＸ構造が形成されると、マンドレル構造の
トレンチの側壁上の窒化物が変形して、トレンチ２０の
側壁にオーバーハングする横端部２８Ａが生じる。この
構造特徴の重要性は、後でもっと明らかになるはずであ
る。

５−ＲＯＸパターンの画定後、窒化物層を（トレンチ過
剰充填物の側壁上の部分を含めた）湿式エツチング技法
（たとえば、熱）（３ＰＯ４）によってエツチングする
。このステップ中に窒化物層５２も除去されることに留
意されたい。次に、短いプラズマ拳エツチング手順を完
了して、誘電体層２６の残りの窒化物成分と酸化物成分
および酸化物層を除去し、ポリシリコン層２２を露出さ
せる。

得られる構造を第８図に示す。

次に、ポリシリコン層２２の形成に利用したのと同じ技
法を使って、第９Ａ図に示すように、構造上にポリシリ
コン共形層３０Ａを付着させる。

この共形層をＲＩＥ方式で異方性エツチングして、トレ
ンチ充填物の側壁と絶縁領域２８に部分３０Ｂだけが残
るようにする。酸化物絶縁領域２８の側方部分２８Ａの
ために、共形層の小さな水平部分が、異方性エツチング
中保護される（したがって、除去されない）。ポリシリ
コン層２２をドープするのに使ったのと同じ打込み技法
を用いて、不活性雰囲気中で約８００℃でアニーリング
を実施して、ホウ素をポリシリコン層２２からポリシリ
コン共形層の垂直部分に拡散させ、またポリシリコン層
２２の水平部分を通してＮウェル１４のその下にある部
分に拡散させ、共形層に対して自己位置合せされた拡散
領域３６を形成する。このようにして、通常のフォトリ
ングラフィ技法による層のドーピングに頼らずに、共形
層の導電性を制御することができる。ポリシリコン２２
の初期ドーピングと同様に、ホウ素または横方向に拡散
し、したがって、隣接するホウ素でドープされた領域間
の間隔が、フォトリソグラフィ限界以下になることに留
意されたい（第９Ｂ図参照）。次に、ポリシリコン層を
未ドープ・ポリシリコン／ドープ・シリコンの選択性が
大きなエッチャント（たとえば、ＫＯＨのアルコール溶
液）にさらして、（第９Ｂ図に示すように）ポリシリコ
ン領域３０Ｂの未ドープ部分を除去し、ドープされたポ
リシリコン領域３０を残して、ポリシリコン層２２とホ
ウ素の外方拡散によりその下に形成されたＰ＋拡散領域
３６を接触させる導電性ブリッジを形成する。また、こ
の方法を用いると、ポリシリコン・ブリッジ接点３０は
、ポリシリコン２２とそれに接続するＰ＋拡散領域３６
の両方に対して完全に位置合せされることに留意された
い。これより、いくつかのコストのかかるマスク／エツ
チング−ステップが不要になる。

ブリッジ接点３０の形成後、通常の化学蒸着技法を用い
て、共形酸化シリコン層を付着させる。

ポリシリコン層３０Ａの場合と同様に、次にこの酸化物
層を（好ましくは０２Ｒ■Ｅで）異方性エツチングして
、導電性ブリッジ３０を他の導体がら絶縁する側壁絶縁
体３２（第１図参照）を形成する。

側壁絶縁体３２の画定後、露出したシリコン基板上にゲ
ート絶縁体３４Ａを形成する。第１図を参照のこと。こ
のゲート絶縁体は、露出シリコンを熱酸化して形成する
ことが好ましい。次に、構造全体の−にに薄い共形ポリ
シリコン層を付着させ、以前のステップと同様にポリシ
リコンをＲＩＥ方式で異方性エツチングして、側壁ゲー
ト電極３４を形成する。ゲート電極を側壁技法によって
形成すると、このときゲート電位の横方向の長さは、フ
ォトグラフィ露光システムの限界ではなくて付着された
ポリシリコンの厚さの関数となるので、達成できるチャ
ネル長さが減少する。ゲート電極を形成し、薄い保護酸
化物層で覆った後、基板のデーｌ−電極で露出された領
域にホウ素イオンを注入し、アニール拳ザイクルを実施
してドーパント・イオンを基板内に拡散させて、ドレン
拡散領域３８を形成する。このアニール−サイクル中、
ホウ素ドーパン＋−−イオンが導電性ブリッジ３０の基
板の−１−に重なる部分から拡散し続けて自己位置合せ
Ｐ型ソース拡散領域３６を広げて、ポリシリコン−ゲー
ト電極の下に重ならせる。この手順の１／４＋拡散濃度
は、優先的エツチングの特異性をもたらすために約７　
Ｘ　１０　”’／ｃｍ３以」二でなければならないこと
を除いて、重要ではないことに留意されたい。次に、ド
ープされた厚いガラス層（リンケイ酸ガラスまたはホウ
リンケイ酸ガラス）４０を付着し、ガラスを通してリソ
グラフィにより開口を画定し、接合部４４でドレン拡散
領域３８と隣接する金属層４２を付着すると、製造工程
は完了する。

」１記で説明した製造工程では、一連の側壁画定構造（
接点ブリッジ３０、絶縁層３２、ゲート電極３４）がす
べてトレンチ過剰充填物に対して相対的に形成され、充
填トレンチ２０のトランスファ・ゲート弐ＦＥＴへの電
気的および物理的接続が確立される。その」−、ポリ間
およびポリー基板間記憶キャパシタンスの組合せを実現
することにより、得られるメモリ拳セルは、高密度ダイ
ナミックＲＡＭチップ設計に役立つ充分な電荷貯蔵能力
をもつ。

」―記の加工手段にはかなり重要な成分が２つある。１
つは、特に２つのポリシリコン層間に必要な電荷貯蔵能
力をもたらす、薄い記憶ノード誘電対を形成できること
である。酸化物／窒化物／酸化物の組合せがこういった
能力をもたらすことが判明している。このスタックを形
成する特に秀れた方法は、次の各ステップを含むもので
ある。まず、ＨＣｆ１１０２気流を８００℃で１３分間
導入し、構造を不活性雰囲気中で、８００℃で１０分間
アニールして、露出シリコンを酸化させる。得られる酸
化物層は厚さ４ｎｍ前後である。次に、ウェハをＮ２（
各目量）、ＮＨ３（１３０ｓｃｃｍ）、ＳｉＨ２Ｃｆ１
２（ｕＯｓｅｃｍ）の混合ガスに充分な時間さらして、
屈折率が１．９５−２．０５の７ｎｍの窒化物層を作成
する。次に、ウェハに、乾燥０２（１０００℃で１５分
間）、乾燥０２　／　溝側０２／乾燥０２による酸化手
順（すべて１０００°Ｃで窒化物トに厚さ２ｎｍの酸化
シリコン層を形成するのに充分な時間）を施す。

この加工手順の第２の重要な成分は、ホウ素ドーパント
を高濃度でドープされた酸化物６２からポリシリコン２
２へ、ポリシリコン２２から導電性ブリッジ３０へ、さ
らに導電性ブリッジ３０から基板表面へ拡散させて、Ｎ
ウェル１４内にＰ４ソース領域を形成できることである
。最小濃度が７×１０１９イオン／ｃ１１３という高い
濃度のとき、この拡散は妥当な許容度である（すなわち
、約±５０％よりも厳しい制御を必要としない）。

Ｆ９発明の詳細 な説明したようにこの発明によればトレンチ内に充填さ
れたポリシリコンの一部を基体上面を超えて延ばし、こ
の部分の側壁構造を利用して、ポリシリコンおよびトラ
ンジスタ電極接続用のブリッジ・コンタクトを画定する
ようにしているので、高密度のダイナミックφランダム
Φアクセス・メモリ・セルを実現できる。

【図面の簡単な説明】

第１図は、本発明の教示に基づいて作成されたランダム
・アクセス拳メモリ中セルのアレイの」−面図である。 第２図は、第１図の線２−２に沿って切断したー３８＝ 断面図である。 第３図は、第１図の線３−３に沿って切断したクセス９
メモリ・セルの様々な製造段階での断面図および上面図
である。 １００・・・・ウェハ、１０・・・・単結晶シリコン基
板、１２・・・・エピタキシャル層、１４・・・・ウェ
ル領域、２０・・・・トレンチ、２２．２４・・・・ポ
リシリコン層、２６・・・・誘電体層、２８・・・・酸
化シリコン層、３０・・・・ブリッジ接点、３２・・・
・絶縁層、３４・・・・ゲート電極、３６・・・・ソー
ス拡散領域、３８・・・・ドレン拡散領域。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシヨン 復代理人　弁理士　　澤　　１）　俊　　夫手続補正書
（方式） 昭和６２年１１月２０日 特許庁長官　　小　川　邦　夫　殿 １、事件の表示 昭和６２年　特許側　第１９５４３８号２、発明の名称 ダイナミック・ランダム・メモリ・セル４、復代理人 ５、補正命令の日付 昭和６２年（０月２．７日 ６、補正の対象 （＋）　　明細書の図面の簡単な説明の欄７、補正の内
容 明細書の第３９頁第４行の［第４図ないし第９Ｂ図１を
「第４図、第５図、第６Ａ図、第６１３図、第７図、第
８図、第９Ａ図および第９Ｂ図」に訂正する。 以上

Claims (1)

1. 【特許請求の範囲】 　半導体基体の表面に形成されたトレンチであって、第
   １のポリシリコン層と、この第１のポリシリコン層を上
   記半導体基体から絶縁する第１の誘電体層とが少なくと
   も充填され、少なくとも上記第１のポリシリコン層の一
   部が上記半導体基体の表面を超えて延びるようになって
   いるものと、上記半導体基体上に上記トレンチの側部に
   近接して設けられる少なくとも１個のトランジスタ素子
   であって、チャネルを規定するように上記半導体基体の
   表面に形成された第１および第２の電極と、上記チャネ
   ル上に上記チャネルと絶縁されて形成された第３の電極
   とを有するものと、 上記半導体基体の表面を超えて延びる、上記第１のポリ
   シリコン層の一部と接続される垂直部分と、上記第３の
   電極と接続される水平部分とを有するブリッジ・コンタ
   クトであって、上記第１のポリシリコン層との整合のも
   と形成されたものとを有することを特徴とするダイナミ
   ック・ランダム・メモリ・セル。