JPH05152537A - セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 コンタクト領域を最少の工程で作り出し、複
数の層間のいずれの導電層とも短絡することなく、小占
有面積で大容量を有するメモリセルを形成する。 【構成】 第１キャパシタは第１の基板導電領域３８お
よび第１導電層４２を電極として形成され、第２キャパ
シタは第１導電層および第２導電層４６を電極として形
成され、第２の基板導電領域が電気的な導電層を介して
第２キャパシタに接続されるとともに、前記基板を介し
て第１キャパシタに第１キャパシタが接続されることに
より、基板上に１キャパシタ・１トランジスタを形成す
る集積回路メモリセルが構成される。この場合、保護膜
及び絶縁性スティック６２を使用して、２つの層間のコ
ンタクトを取るため、このコンタクトは中間に介在する
層と短絡することはない。導電層、絶縁層とを交互に形
成し、最上部キャパシタの電極とメモリセルのパストラ
ンジスタとを接続するようになっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に集積回路、特に、
セルフアラインコンタクト領域の製造方法およびその方
法を用いるスタックトキャパシタに関する。

【０００２】

【従来の技術】高集積化する目的の一つは、集積回路全
体の寸法を維持したまま若しくは寸法を縮小して、使用
可能なメモリ数を増加させることである。ダイナミック
・ランダムアクセスメモリ（ＤＲＡＭ）の場合には、１
チップ上で64Ｋから１メガバイト級を越える容量までに
増加してきた。

【０００３】メモリ容量が増大すればそれだけメモリセ
ルの密度は向上する。１チップ上にできるだけ多くのセ
ルを凝縮しようとして、種々の技術が利用されてきた
が、現在のところ、次の３つの基本的なタイプのメモリ
セルが用いられている。

【０００４】その第１はフラットメモリセルであり、こ
れはその名が示す如く、メモリセル用としてフラット型
キャパシタ（電極が基板の表面と平行になるように製造
されている）及びトランジスタを使っている。この構成
の主な欠点は、各キャパシタ用として使用可能な表面積
が減少するに従って、容量すなわち記憶単位を表す電荷
の保持能力が低下する点にある。

【０００５】第２のタイプとしては、トレンチ（溝）型
キャパシタが使用されている。このトレンチ型キャパシ
タは基板内に形成されるウエル（well）を利用し、これ
によって電荷が、高濃度でドープされたトレンチ壁とこ
のトレンチ内の電極との間のキャパシタに蓄積される。
このタイプのキャパシタの大きな欠点は、基板が高濃度
でドープされていない場合又はトレンチセル同士が接近
し過ぎている場合に、トレンチ壁から隣接のキャパシタ
へと電荷が漏れることである。

【０００６】第３のタイプとしては、スタックトキャパ
シタが使用されている。このスタックトキャパシタはそ
の構成からして、セル外の素子（ワード線又は絶縁層）
の上に重ねるか、若しくは「積層」するキャパシタであ
る。このメモリセルの欠点は、表面積が減少するにつれ
てキャパシタが減ることである。

【０００７】以上のような種々の問題点を解決するため
に提案された一つの解決策は、フラット型キャパシタの
製造技術を用いて、一方を他方の上部に載せた２キャパ
シタを製造することである。この構造は並列接続でのキ
ャパシタの容量（Ｃ＝Ｃ１＋Ｃ２）を利用したもので、
これによりキャパシタの総表面積は１キャパシタのメモ
リセルよりも小さくすることができ、かつ同程度又はよ
り大きな容量を得ることができる。その結果、より高集
積化が可能となる。

【０００８】

【発明が解決しようとする課題】マルチキャパシタの大
きな問題点は、上部キャパシタ電極を、メモリセルへの
アクセスを制御するパストランジスタに接続することが
非常に難しいことである。このことは、全ての多層構造
において、あるレベルと別のレベルとを接続する場合に
も当てはまる。従って標準的なプロセスにおいては通
常、絶縁層を上部キャパシタの電極の上に配設してお
り、この上部の電極とパストランジスタの両方にエッチ
ングにより小さい孔を設け（それぞれ１平方ミクロンの
単位で）、レベルの異なる２つの層を接続するために金
属の層を堆積していた。

【０００９】このような接続は、空間的な無駄が非常に
大きくなり、かつ金属コンタクト層がメモリセルすなわ
ちパストランジスタのゲートの縁部に最も接近できる距
離についても、製造に使用するシステムのアラインメン
ト誤差及びエッチングの誤差によって規定されることに
なる。このためマルチキャパシタのメモリセルは、これ
までのところ実際的ではなかった。

【００１０】このような事情に鑑みて、本発明は上記課
題を解決するため小占有面積で大容量を有するメモリセ
ルを提供することを目的としている。

【００１１】また本発明の別の目的は、追加される工程
が最少となるコンタクト領域を提供することにある。

【００１２】更に、複数の層間のいずれの導電層とも短
絡することなく、上側の層と下側の層とを接続するコン
タクトを取ることにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
本発明は、基板の上部面から基板内に延びる第１の基板
導電領域を形成し、前記基板の上部面に前記第１の基板
導電領域を覆って第１絶縁層を形成し、該第１絶縁層上
に第１導電層を形成し、前記第１導電層上に第２絶縁層
および第２導電層を含む複数の絶縁層と導電層を交互に
形成し、前記複数の層と第１導電層をエッチングするこ
とにより段差部を形成して、ある高さで前記交互層の１
つの上面部を露出し、さらに異なる高さで別の上面部の
層または領域を露出して、前記高さの間に前記第１導電
層，第２導電層および絶縁層の側壁を含む段差部を形成
し、前記第１導電層の側壁に絶縁性スティック形成して
第１導電層を絶縁し、前記第１の基板導電領域に隣接す
るとともに基板を通って電気的に接続する第２の基板導
電領域を有するトランジスタを形成し、前記絶縁性ステ
ィックに隣接する第２の基板導電領域の上部面を露出
し、前記第２導電層の上部面、前記絶縁性スティック上
に、ならびに第２の基板導電領域上に電気的導電層を形
成して、前記第１導電層に結合することなく第２導電層
と前記第２の基板導電領域とが電気的に接続される、各
工程を含んでいる。

【００１４】

【作用】本発明によれば、第１キャパシタは第１の基板
導電領域および第１導電層を電極として形成され、第２
キャパシタは第１導電層および第２導電層を電極として
形成され、第２の基板導電領域が電気的導電層を介して
第２キャパシタに接続されるとともに、前記基板を介し
て第１キャパシタに接続されることにより、１キャパシ
タ・１トランジスタの集積回路メモリセルを形成する。

【００１５】本発明では、保護膜及び絶縁性スティック
を使用して、２つの層間のコンタクトを取るため、この
コンタクトは中間に介在する層と短絡することはない。
また、導電性の層と絶縁性の層とを交互に形成するた
め、追加される工程が最少限で済むという独特の特徴が
ある。これらの層をエッチングしながら、同一の導電性
／絶縁性パターンでもって交互する追加の層を形成す
る。なおこれらの各エッチングは導電層もしくは絶縁層
の上面において停止する。そしてコンタクト層を堆積す
ることにより、最上部キャパシタの電極とメモリセルの
パストランジスタとを接続するようになっている。

【００１６】

【実施例】以下に、図１に簡略化して示したメモリセル
のモデルと関連させて本発明の実施例について説明す
る。ここで本発明のキャパシタは、別のメモリ回路の要
求に適合するように本発明の趣旨に基づいて種々の変形
が可能である。

【００１７】図１は代表的なメモリセルの電気的等価回
路図を示し、メモリセル10は２つのキャパシタ12，14と
パストランジスタ16より構成されている。これらのキャ
パシタ12，14は、第１電極42がアース接続され、第２電
極46がパストランジスタ16のドレイン76に接続される配
置となっている。このパストランジスタ16のソース及び
ゲート72は、従来から周知のようにそれぞれビット線及
びワード線に接続している。トランジスタ16は、エンハ
ンスメント形（金属−窒化物−酸化物）若しくはデプレ
ション形（空乏層形）のＦＥＴ等のスイッチング素子か
ら構成することができる。

【００１８】図２の平面図は、本発明の実施例によって
形成されたメモリアレーの一部を示し、４つ分のメモリ
セル10を示してある。当然のことながらアレーには同様
なセルを数百万個含んでいるが、図２は単に一例として
示したものである。このアレー中の各メモリセル10に
は、本発明の実施例に基づいて形成されたキャパシタ1
2，14、及びパストランジスタ16を含んでいる。

【００１９】図２にはまた、各メモリセルに関連するビ
ット線18、及びワード線20が示されている。そしてセル
のインプラントカット（implant cut：基板導電領域）
が符号22において示され、このインプラントカット22を
覆うようにセルキャパシタの境界が符号24において示さ
れている。このセルキャパシタの境界24は一般に、以下
で説明するＭ−１におけるマスクによって規定される。
さらに符号26は一般に、後述するマスクＭ−２での開口
部を示している。パストランジスタ16は一般に開口部26
とワード線20との交点として規定され、セルキャパシタ
はその境界24によって規定される。ビット線18の特徴
は、メモリセルのキャパシタ14をトランジスタ16のソー
ス／ドレインに接続する導電層ということである。この
接続の詳細については以下で説明する。

【００２０】図３は本発明の一実施例を示す工程断面図
である。先ず本発明の実施例の形成は、周知のｐドープ
された単結晶シリコンの基板若しくはウエハ30から開始
する。このとき別の基板を使用することもできるし、ｐ
ドーピングを変更することもできる。

【００２１】続いて本実施例では、基板30の上部面32の
上にフィールドシールドを形成する。このフィールドシ
ールドは一般に、シェフィールド・イートン・ジュニア
氏等の米国特許第 4,570,331号明細書において説明され
ている方法、若しくはその変形例によって形成される。
すなわち本実施例においては、このフィールドシールド
の注入を基板30の上部面32の上に行い、これにより活性
パストランジスタ16及びフィールドシールド絶縁トラン
ジスタのしきい値電圧を調整する。好ましくはこのフィ
ールドシールド自体は次の２つの層によって構成され
る。最初にフィールドシールド酸化膜36を、基板上に直
接、好適な 920℃のウエット酸素雰囲気中で約62nmの厚
さまで成長させて形成する。

【００２２】次に、セルのインプラントカット（基板導
電領域）38をパターン化するために周知のホトレジスト
（図示せず）を用いる。このセルのインプラントカット
38にはこの部分を導電性にするため60KeV で約5×1014
／cm² の吸収線量でリンを注入する。この工程によっ
て、実施例における第１すなわち下部キャパシタの電極
をフィールドシールド酸化膜36内に形成する。その後ホ
トレジストを除去する。そして酸化膜36を図３に示すよ
うにエッチングし、これによりセルのインプラントカッ
ト38の端部がセルフアラインされることになる。

【００２３】絶縁性の第１キャパシタの誘電体層40をこ
の構造の上全面に堆積させる。本実施例では、この第１
キャパシタの誘電体層は、720℃のSiH₂C1₂/NH₃ 雰囲気中
で堆積させた 0.016ないし 0.020ミクロン厚の硝酸シリ
コン（silicon nitrate）からなる。そしてこのように
して形成された構造を、 920℃のHCL/O₂雰囲気中で80分
間にわたって酸化することによって、第１キャパシタの
誘電体層を密閉する。次に本実施例では、好ましくは10
20／cm³ 以上のリンをドープしたフィールドシールドポ
リシリコン層42を、周知の方法により第１キャパシタの
誘電体層40の上全面に約0.15ミクロンの厚さに堆積させ
る。

【００２４】このフィールドシールド層は全てのキャパ
シタに共通となり、ある部分をＶＳＳ（接地電位）に接
続することによってこの全ての部分がグランドに接続さ
れることになる。なお、このフィールドシールド層をメ
モリ回路上の別の定電位源に接続することもできる。ま
た、このフィールドシールド層はこのメモリセルを他の
メモリセルから絶縁するとともに、メモリセルキャパシ
タの共通電極若しくは中間電極としても作用する。

【００２５】次に、絶縁性の第２キャパシタの誘電体層
44をフィールドシールド層42を覆って堆積若しくは成長
させる。この誘電体層44は窒化シリコン膜からなり、Ｃ
ＶＤ法により約 0.018ミクロンの厚さに堆積される。な
お、この誘電体層44はキャパシタ素子を所望の容量にす
るため、その構成及び厚さを周知の方法によって変更す
ることもできる。

【００２６】次に、酸化工程が実行され、この誘電体層
44を酸化することにより窒化物からなる誘電体層内のギ
ャップを修復させるとともにスタックの導電性低減のシ
リコン酸化膜を形成させる。

【００２７】次に、周知の方法によって導電性の第２電
極層46を形成する。この具体例では第２電極層46は、Ｃ
ＶＤ法により約0.15ミクロンの厚さに堆積された導電物
をドープしたポリシリコンよりなり、このＣＶＤ工程は
ディシラン（ Si₂H₆）及びフォスフィン（ PH₃）を用い
たＡＳＭ垂直炉内で行い、これによってポリシリコン中
に1020／cm³ 以上のリンをドーピングさせる。なお、こ
の第２電極層46は、後に図１０および図１１に関連して
説明するパストランジスタ16のソース／ドレインに接続
してもよい。

【００２８】続いて、絶縁性ストップ酸化膜48を堆積に
よって形成する。このストップ酸化膜48はその名が示す
通り、図９ないし図１１に関連して後述する保護層から
なる。本実施例のストップ酸化膜48は、約60nm膜厚に堆
積させた二酸化シリコンからなる絶縁物とすることがで
きる。

【００２９】本実施例における次の層は、ストップポリ
シリコン層50よりなる。しかしながらこのストップポリ
シリコン層50は、所望する最終構造によるもので、他の
実施例においては必ずしも必要なものではない。このス
トップポリシリコン層50は約100nmの厚さに堆積された
ドープなしのポリシリコンよりなる。

【００３０】以上の説明から、スタックトキャパシタの
構造は、導電性物質の層と絶縁性物質の層とが交互にな
るよう形成されることが分かる。

【００３１】図４は、更にプロセスを経た本発明の実施
例によって形成されたスタックトキャパシタの構造を示
してある。図５より、交互に積み上げられた層は、Ｍ−
１及びＭ−２の位置で規定される。

【００３２】参照符号24（図２）に対応する第１の段差
部52（図４）が、セルのインプラントカットの端部に隣
接して形成される。好適な方法は、周知のようにホトレ
ジスト（図示略）により図３の構造の全面にレジストマ
スクを形成する。ここで図４のＭ−１はマスクの端部を
示す。そこで、ストップポリシリコン層50を周知の異方
性ドライエッチング装置によりエッチングし、ストップ
酸化膜48上でこのエッチングを停止する。

【００３３】次にストップ酸化膜48をポリシリコン上で
停止するよう異方性ドライエッチング装置によりエッチ
ングする。このポリシリコンは本実施例での第２電極の
ポリシリコン層46である。そしてこのポリシリコン層46
は、前述のストップポリシリコン層50に用いたと実質的
に同様な手段でエッチングし、第２の誘電体層44の窒化
シリコン膜上でエッチングを停止する。これにより第１
の段差部52が形成される。その後マスク形成に用いたホ
トレジストを除去する。

【００３４】さらに図５に示す如く、酸化物を成長させ
るか、若しくは周知の蒸着方法により、約 0.2ミクロン
厚の酸化膜54をつける。こうして形成した構造は上述の
標準的技術によって高密度化され、その構造を図５に示
す。

【００３５】図８は、図５において形成した構造を更に
マスクして、エッチングしている。先ず、図６に示す如
くＭ−２ラインまで延びてホトレジストがスタックトキ
ャパシタを覆うように酸化膜54をマスクする。このＭ−
２はホトレジストのマスクＭ−２に対応するマスク層26
（図２）の端部を表している。

【００３６】本実施例で、Ｍ−２からＭ−１までの距離
は約 0.7ミクロンである。続いて酸化膜54の露出部分の
エッチングを行い、Ｍ−１及びＭ−２ラインによって規
定される第１領域56内のストップポリシリコン層50の上
でエッチングを停止する。このエッチングによって第２
領域60（領域56の近傍）においても、酸化膜54を通り、
更に第２キャパシタの誘電体層44を通してエッチングさ
れ、フィールドシールドポリシリコン層42の上面で停止
する。その後ホトレジストを除去する（図７参照）。こ
うしてＭ−２における第２段差部分が、Ｍ−１における
第１段差部分とスタックトキャパシタとの間に形成され
る。

【００３７】次の作業は、異方性プラズマポリシリコン
のエッチングであり、本実施例では図７において斜線で
示した次の２つの異なるポリシリコンを同時にエッチン
グする。エッチングされる一方のポリシリコンは、Ｍ−
１ラインとＭ−２ラインとの間に露出しているストップ
ポリシリコン層50であり、他方はＭ−１ラインの右側に
露出しているフィールドシールド層ポリシリコン層42で
ある。このエッチングは酸化膜48及び第１キャパシタの
誘電体層40の上で停止するので、図８に示すように領域
56において最上部がストップ酸化膜48となっている。

【００３８】図９に示す如く、更に酸化膜61を従来の手
段によって図８で形成された構造全面に0.20ミクロン膜
厚で堆積する。そして前段までの工程で露出した酸化膜
48、誘電体層40、及び酸化膜36をシリコンに与える損傷
の少ないエッチング法によって異方性エッチングを施
し、スペーサスティック62，64，68をＭ−１及びＭ−２
の位置に形成される段差部に残す。こうして酸化物から
なるスペーサスティック62，64，68がＭ−１及びＭ−２
のそれぞれの位置に実質垂直な側壁となる。このように
して形成された構造は、使用した酸化物の堆積の種類に
応じて再び高密度化処理が行われる。

【００３９】本実施例においては、使用した酸化物を 8
00℃程度の高温で堆積するため、高密度化処理は必要な
い。こうして得られる構造を図１０に示す。

【００４０】スペーサスティック62の本体は第１キャパ
シタの誘電体層40、フィールドシールド層42、第２キャ
パシタの誘電体層44、及び第２電極層46の全ての外側端
部を第１段差部Ｍ−１において合わし、これらを絶縁す
る。第１及び第２の段差間では第２電極46の水平に延び
た部分が露出しているが、この構造の他の部分は基板30
を除いて酸化膜によって覆われている。

【００４１】図１１において、先ずゲート酸化膜70を露
出したシリコン上に20nm膜厚で成長、若しくは別の方法
で形成する。次に、ゲートポリシリコン層72を約 0.2ミ
クロンの膜厚で全面に堆積する。そしてゲートポリ酸化
膜74をこのゲートポリシリコン層72の上全面に約 0.2ミ
クロン膜厚で堆積する。本実施例では、この構造をドラ
イ酸素雰囲気中で 920℃で10分間高密度化処理される。

【００４２】こうして形成された構造は、ホトレジスト
によってマスクされ、エッチングされる。最初に、ゲー
トポリ酸化膜74をエッチングし、ゲートポリシリコン層
72上でエッチングを停止し、そしてホトレジストを除去
した後、ゲートポリシリコン層72をエッチングし、この
エッチングをゲート酸化膜70上において停止する。

【００４３】次に、50nmの第１のスペーサ酸化膜（図示
せず）をこの構造の全面に堆積する。こうしてＬＤＤ
（Lightly Doped Drain)領域76はマスキングによって規
定される。実施例のＬＤＤ領域76は、第１のスペーサ酸
化膜を通して約１×1014／cm²の吸収線量と60KeV のエ
ネルギーでリンを注入することによってＮ+ にドープさ
れた領域である。そして第２のスぺーサー酸化膜（図示
せず）を、約 0.1ミクロン膜厚で堆積する。これらのス
ペーサ酸化膜を図１１に示す如くスティック78，80の部
分を残してエッチングする。

【００４４】この段階のプロセスで、側壁（Ｍ−１及び
Ｍ−２における段差部と対面している）を絶縁したゲー
ト電極が形成される。このゲート電極と段差部との間は
基板30の露出した上部面であり、この表面上にＬＤＤの
注入を行う。

【００４５】ｎチャネルトランジスタ及びｐチャネルト
ランジスタのソース・ドレイン領域は、従来より周知の
方法によって別領域に形成される。

【００４６】図１１においては、次に20nm膜厚のチタン
をこの構造全面に堆積する。そして窒化チタン層82をシ
リコンでない領域を覆うように形成してもよいが、その
間チタンがポリシリコン層46又は基板30に接触する窒化
チタン層の下にチタンシリサイド層84が形成される。そ
して50nmの窒化チタン層をこの構造上にスパッタ法によ
り被着させる。さらにマスクとしての窒化シリコン膜(S
i₃N₂) をＣＶＤ法により50nm膜厚に堆積させる。この構
造を、符号82（図１１）の範囲に対応する領域18（図
２）を覆うホトレジストによってマスクする。

【００４７】次に、この窒化シリコン膜の露出した領域
をドライ等方性プラズマエッチング装置によりエッチン
グし、下層の窒化チタン膜の上でエッチングを停止す
る。次に、ホトレジスト膜を除去した後、窒化シリコン
膜をマスクとして窒化チタン膜の露出した領域をエッチ
ングし、チタンシリサイド層84の上でエッチングを停止
する。

【００４８】本発明の実施例に基づいてメモリセルを形
成すると、スティック62，64，78，80を有することによ
って、コンタクト／バリア層若しくは窒化チタン膜の領
域（導電性である）が他の導電層、特にグランドに固定
されているフィールドシールド層及びワード線20である
ゲートポリシリコン層72などと接触をとること、すなわ
ち電気的接続を防止できる。しかし、チタンシリサイド
及び窒化チタン膜は、第２のキャパシタ電極46（２つの
段差部の間で露出している）をソース／ドレイン領域と
結合するよう作用する。このことは、上部キャパシタ電
極46がパストランジスタ16のソース／ドレインと結合し
ている図１に対応している。

【００４９】したがって、コンタクトウインドーをエッ
チングすることなくコンタクト／バリア層を堆積するこ
とができる。また段差部に形成した保護膜を絶縁性ステ
ィックと組み合わせて使用することによって、セルフア
ラインコンタクト層が形成される。

【００５０】次に窒化膜を約 0.3ミクロンの深さで堆積
する。そして通常行われるように、ＢＰＳＧ層を全構造
にわたって約 0.6ミクロン膜厚で堆積してもよい。こう
してビット線16が周知の方法で形成される。

【００５１】

【発明の効果】以上詳述したように、本発明によれば第
１キャパシタと第２キャパシタを積み上げ、これらをパ
ストランジスタに並列接続するようにしたので、この２
キャパシタ方式は１キャパシタ方式に比べてキャパシタ
の単位面積当たりの容量が増大することとなり、小占有
面積で大容量のセルキャパシタを形成することができる
という効果がある。

【００５２】また、上記実施例のように導電層と絶縁層
を交互に積み上げて複数の層を形成したので、余分な製
造工程の増大を防止できる。

【００５３】さらに、側壁上に絶縁性スティックを設
け、接続用のコンタクトをその上に取ったため、上記複
数の層の導電層との短絡を防ぐことができ、かつ従来の
コンタクトのために必要であったキャパシタ電極とパス
トランジスタに対するコンタクトウインドーのエッチン
グも不要となった。

【図面の簡単な説明】

【図１】代表的なＤＲＡＭメモリセルの等価回路図であ
る。

【図２】本発明の実施例に係るメモリセル領域の平面図
である。

【図３】本発明の実施例に係る、図２のＡ−Ａ’におけ
る断面図である。

【図４】ある層がエッチングされた状態を示す、図３に
続く工程の断面図である。

【図５】さらに絶縁膜を追加した状態を示す、図４に続
く工程の断面図である。

【図６】図５の構造をホトレジストによりマスクした状
態を示す断面図である。

【図７】図８の構造をエッチングし、マスクを除去した
後の状態を示す断面図である。

【図８】多層もしくは段差構造を示す図７に続く工程の
断面図である。

【図９】図８の構造全面に酸化膜を堆積した状態を示す
断面図である。

【図１０】本発明で使用される絶縁性スティックの位置
を示すと共に、完成された多層のセルフアラインコンタ
クト領域を示す図９に続く工程断面図である。

【図１１】本発明に基づいて構成された、パストランジ
スタを詳細に示すスタックトキャパシタメモリセルの断
面図である。

【符号の説明】

10 メモリセル 12,14 キャパシタ 16 パストランジスタ 18 ビット線 20 ワード線 22,38 インプラントカット 24 境界 26 開口部 30 基板 32 基板の上部面 36 フィールドシールド層酸化膜 40,44 誘電体層 42 フィールドシールドポリシリコン層（第１電極，下
部電極） 46 第２電極（上部電極） 48 ストップ酸化膜 50 ストップポリシリコン層 52 段差部 54,61 酸化膜 56 第１領域 60 第２領域 62,64,68,78,80 スティック 72 ゲートポリシリコン層 74 ゲートポリ酸化膜 82 窒化チタン膜 84 チタンシリサイド層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス バトラー アメリカ合衆国 コロラド 80919 コロ ラド スプリングス デルモニコ ドライ ブ 7335

Claims (10)

【整理番号】 Ｃ７１０ 【特許請求の範囲】
1. 【請求項１】 ある一方の導電層と下側他方の導電層ま
   たは領域とを電気的に接続用コンタクトをとる多層から
   なる集積回路の製造において、 それぞれの層の上部に複数の層を形成後、 該複数の層をエッチングして、第１の高さの一方の層上
   面を露出し、さらに第２の高さにある他の層の上面を露
   出して、この第１，２の高さの間に側壁を有する段差部
   を形成する工程と、 次いで、前記露出した上面と側壁の上に絶縁層を配設
   し、 前記第１高さの一方の層上面および第２高さの他方の層
   上面の絶縁層をエッチ除去し、前記段差部の側壁に接す
   る部分に絶縁性スティックを残して、この段差部を形成
   する層の露出した側壁面が前記上面部から電気的に絶縁
   される工程と、 次いで、前記上面部と絶縁性スティック上に電気的導電
   層を形成して、前記一方の層と下側他方の層とが前記複
   数の層のいずれの中間導電層とも結合することなく電気
   的に接続する工程と、を含む集積回路の製造方法。
2. 【請求項２】 制御された雰囲気中において集積回路を
   熱循環させる工程をさらに含んでいることを特徴とする
   請求項１の方法。
3. 【請求項３】 前記複数の層を形成する工程は、導電体
   と絶縁体を交互に配設して複数の層を形成してなること
   を特徴とする請求項１の方法。
4. 【請求項４】 導電体と絶縁体が交互に配置される複数
   の層が保護膜を含んでいることを特徴とする請求項３の
   方法。
5. 【請求項５】 前記電気的導電層をエッチングすること
   をさらに含んでいることを特徴とする請求項１の方法。
6. 【請求項６】 パストランジスタと、第１キャパシタ
   と、この第１キャパシタの上部に形成する第２キャパシ
   タとを含み、 前記第１，２キャパシタを前記パストランジスタに並列
   接続していること特徴とする集積回路のメモリセル。
7. 【請求項７】 前記第１，２キャパシタが１つの共通電
   極を共にすることを特徴とする請求項６のメモリセル。
8. 【請求項８】 前記共通電極がフィールドシールドであ
   ることを特徴とする請求項７のメモリセル。
9. 【請求項９】 基板の上部面から基板内に延びる第１の
   基板導電領域を形成し、 前記基板の上部面に前記第１の基板導電領域を覆って第
   １絶縁層を形成し、 該第１絶縁層上に第１導電層を形成し、 前記第１導電層上に第２絶縁層および第２導電層を含む
   複数の絶縁層と導電層を交互に形成し、 前記複数の層と第１導電層をエッチングすることにより
   段差部を形成して、ある高さで前記交互層の１つの上面
   部を露出し、さらに異なる高さで別の上面部の層または
   領域を露出して、前記高さの間に前記第１導電層，第２
   導電層および絶縁層の側壁を含む段差部を形成し、 前記第１導電層の側壁に絶縁性スティック形成して第１
   導電層を絶縁し、 前記第１の基板導電領域に隣接するとともに基板を通っ
   て電気的に接続する第２の基板導電領域を有するトラン
   ジスタを形成し、 前記絶縁性スティックに隣接する第２の基板導電領域の
   上部面を露出し、 前記第２導電層の上部面、前記絶縁性スティック上に、
   ならびに第２の基板導電領域上に電気的導電層を形成し
   て、前記第１導電層に結合することなく第２導電層と前
   記第２の基板導電領域とが電気的に接続される、各工程
   を含み、 第１キャパシタは第１の基板導電領域および第１導電層
   を電極として形成され、第２キャパシタは第１導電層お
   よび第２導電層を電極として形成され、第２の基板導電
   領域が電気的導電層を介して第２キャパシタに接続され
   るとともに、前記基板を介して第１キャパシタに接続さ
   れることを特徴とする、１キャパシタ・１トランジスタ
   の集積回路メモリセルの製造方法。
10. 【請求項１０】 基板の上部面から基板内に延びる第１
    の基板導電領域を形成することにより第１キャパシタ電
    極を基板内に形成し、 該第１キャパシタ電極の頂部に導電層と絶縁層の交互層
    を形成し、前記絶縁層の１つで第１の基板導電領域から
    絶縁した１つの導電層を第２キャパシタ電極とし、また
    前記絶縁層の他の１つで前記第２キャパシタ電極から絶
    縁した１つの導電層を第３キャパシタ電極として、前記
    第２キャパシタ電極上に位置させ、 基板の上面よりも高い第１の高さで前記第３キャパシタ
    電極の上面部を露出させ、さらに第２，第３キャパシタ
    電極の導電層を通る側壁に段差部を形成するようにエッ
    チングを施し、 該段差部の側壁に絶縁性スティックを形成し、 前記段差部に隣接する基板部分を露出し、 前記露出した第３キャパシタ電極の上面部の上、ならび
    に前記絶縁性スティック上に電気的導電層を形成して、
    前記第２キャパシタ電極に接触することなく前記第３キ
    ャパシタ電極と前記段差部に隣接した基板の露出部分と
    を電気的に接続する、各工程を含み、 前記第１，第３キャパシタ電極が共に前記電気的導電層
    を介して電気的に接続されることを特徴とする集積回路
    キャパシタを製造する方法。