JPH09139479A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09139479A JP7319663A JP31966395A JPH09139479A JP H09139479 A JPH09139479 A JP H09139479A JP 7319663 A JP7319663 A JP 7319663A JP 31966395 A JP31966395 A JP 31966395A JP H09139479 A JPH09139479 A JP H09139479A
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Abstract

(57)【要約】 【課題】 容量の上部、下部電極間のリーク電流防止の
ために付加される工程を、ＭＯＳＦＥＴ等の他の素子の
形成に影響を与えることなく行う。 【解決手段】 ＭＯＳＦＥＴのゲート電極と共通の製造
工程で形成される下部電極を有する容量の製造方法にお
いて、上部電極層１０６を形成後、絶縁膜１０７を形成
し、フォトリソグラフィによって、容量の上部電極とな
る所定の領域以外の容量絶縁膜、上部電極層、上部電極
上絶縁膜を除去する。上部電極の絶縁膜による側壁は、
ＭＯＳＦＥＴのサイドウォール形成と同時に行い、容量
の上部、下部電極間のリークは防止される。また、リー
ク防止のために形成した上部電極上絶縁膜がＭＯＳＦＥ
Ｔのゲート電極上に残らないので、絶縁膜の影響を受け
ることなく、制御性良くＭＯＳＦＥＴのゲート電極形成
が可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に容量の製造方法に関する。
【０００２】
【従来の技術】半導体基板上に形成される容量の製造方
法において、従来一般に行われてきた容量の製造方法に
関し、第１の従来例として例えば特開平１−２２５３５
２に示されているダイナミック型メモリ（ＤＲＡＭ）セ
ル内の容量の製造方法について、図５（ａ）（ｂ）、図
６（ｃ）（ｄ）及び図７（ｅ）を参照して説明する。ま
ず、図５（ａ）に示すように半導体基板２０１上にフィ
ールド酸化膜２０２を形成後、少なくとも一層以上の耐
酸化性膜を含んだ容量絶縁膜２０３を成長し、さらに、
３０００Å〜６０００Åの膜厚を有する多結晶シリコン
膜を成長させ、フォトリソグラフィによりパターニング
を行い、容量部対向電極２０４を形成する。
【０００３】次に、図５（ｂ）に示すように、多結晶シ
リコン膜により形成した容量部対向電極２０４を前記耐
酸化性膜を含んだ容量絶縁膜２０３をマスクとして、選
択的に酸化することで、シリコン酸化膜２０５を容量部
対向電極２０４上の表面に形成する。次に、図６（ｃ）
に示すように、５００Å程度の膜厚で多結晶シリコン膜
２０６を成長する。次に図６（ｄ）に示すように、異方
性のドライエッチングを行うことで、容量部対向電極２
０４の側壁に多結晶シリコン膜によるサイドウォール２
０７を形成する。
【０００４】次に、図７（ｅ）に示すように、容量部対
向電極２０４の側壁に形成した多結晶シリコン膜２０７
を酸化し、容量部対向電極２０４側壁の酸化膜厚の補強
を行う。上記に示した第１の従来例の方法で、容量を形
成することにより、ゲート電極と容量部対向電極との耐
圧の劣化を防止でき、さらに、ゲート電極を異方性のド
ライエッチングで形成する際、容量部対向電極が基板と
の間で形成する段差部に多結晶シリコン等で形成される
ゲート電極材がサイドウォールとして残りゲート電極間
のショートを引き起こすという現象が防止できるもので
ある。
【０００５】また、第２の従来例の容量の製造方法に関
して、図８（ａ）（ｂ）、図９（ｃ）（ｄ）及び図１０
（ｅ）（ｆ）を用いて説明する。図８（ａ）は、半導体
基板３０１上にフィールド酸化膜３０２を形成後、半導
体基板３０１上にシリコン酸化膜等の絶縁膜を数１００
Åの厚さで形成し、ＭＯＳＦＥＴのゲート絶縁膜３０３
を成長させ、さらにＭＯＳＦＥＴのゲート電極形成のた
め、多結晶シリコン膜３０４を１０００Å〜２０００Å
の膜厚で成長させたものである。この時、ゲート電極３
０４は、多結晶シリコン単層ではなく、タングステン等
の高融点金属とシリコンとの化合物であるシリサイドと
の積層構造によって形成される場合もある。
【０００６】次に、図８（ｂ）に示すように、ゲート電
極上にシリコン酸化膜等の絶縁膜をＣＶＤ法により１０
０〜５００Å程度成長させ、容量絶縁膜３０５を形成
し、さらにタングステンなどの高融点金属とシリコンと
の化合物であるシリサイドを１０００Å〜２０００Åの
厚さでスパッタする。次に、図９（ｃ）に示すように、
フォトリソグラフィによって、シリサイド層３０６をパ
ターニングし、容量の上部電極を形成する。次に、図９
（ｄ）に示すように、シリコン酸化膜３０７を上部電極
上に１０００Å程度成長することで上部電極３０６をシ
リコン酸化膜で覆う。
【０００７】次に、図１０（ｅ）に示すように、フォト
リソグラフィによって、ＭＯＳＦＥＴのゲート電極及び
容量の下部電極を同時に形成する。次に、図１０（ｆ）
に示すように、ＭＯＳＦＥＴの拡散層領域にＬＤＤ等の
低濃度拡散層を形成後、シリコン酸化膜等の絶縁膜を１
０００〜２０００Å程度成長し、異方性のドライエッチ
ングを行うことで、ＭＯＳＦＥＴのゲート電極及び容量
の下部及び上部電極側面に絶縁膜によるサイドウォール
３０８を形成する。この時、容量の上部電極上には、図
９（ｄ）に示したように、予め１０００Å程度の絶縁膜
が形成されているので、サイドウォール形成時の異方性
のドライエッチングを行っても容量の上部電極上には絶
縁膜が残り、上部電極と下部電極間のリークを防止する
ことができるものである。
【０００８】
【発明が解決しようとする課題】上記従来技術で説明し
たように、第２の従来例の容量の形成方法によると、容
量の上部、下部電極間のリーク防止のために成長した容
量上部電極を覆うシリコン酸化膜は、ゲート電極及び下
部電極形成時のフォトリソグラフィ工程時にもゲート電
極上に残ったままである。したがって、ＭＯＳＦＥＴの
ゲート電極のパターニング及び容量の下部電極のパター
ンニング時のレジストの寸法は、ゲート電極上に残った
酸化膜の膜厚の影響を受け、高精度の寸法管理が妨げら
れるという問題点があった。また、第１の従来例で説明
した容量の構造及び製造方法では、下部電極として、半
導体基板が使用されており、電極に電圧を印加した際、
容量値が半導体基板内に伸びる空乏層の影響を受け、変
動するという問題点があった。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に第１の導電性膜を形成する工程と、前記第１の導電性
膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜上に第２の導電性膜を形成する工程と、前記第２の導
電性膜上に、第２の絶縁膜を形成する工程と、第１の絶
縁膜と第２の導電性膜、及び第２の絶縁膜を１回のフォ
トリソグラフィ工程でパターニンし、第１の導電性膜と
第２の導電性膜を電極とし、第１の絶縁膜を容量絶縁膜
とする容量の製造を含むことを特徴とする半導体装置の
製造方法である。
【００１０】また本発明は、上記の半導体装置の製造方
法において、前記第１の導電性膜が、ＭＯＳＦＥＴのゲ
ート電極と同一の導電性膜で形成されることを特徴とす
るものである。また本発明は、上記の半導体装置の製造
方法において、前記第１の導電性膜のパターニングが、
ＭＯＳＦＥＴのゲート電極のパターニングと同時に行わ
れることを特徴とするものである。
【００１１】
【作用】本発明いにおいては、容量の上部、下部電極間
の絶縁膜、例えばシリコン酸化膜またはシリコン窒化膜
等の絶縁膜が、ゲート電極上に残らないのでゲート電極
形成時のフォトレジストの寸法ばらつきを最小限に抑え
られる。また、上部、下部電極を、例えばシリサイド層
で形成することで電極中に空乏層が伸びることがなく、
印加電圧による容量値の変動もないものである。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法に
おける容量の製造について実施例を図面を参照して説明
する。
【００１３】
【実施例】本発明の実施例を図１（ａ）（ｂ）、図２
（ｃ）（ｄ）、図３（ｅ）（ｆ）及び図４（ｇ）（ｈ）
で説明する。図１（ａ）から図４（ｈ）は、本発明の実
施例である容量の製造方法を示す断面図である。図１
（ａ）に示すように、半導体基板１０１上に４０００Å
〜６０００Åの厚さのシリコン酸化膜１０２を、例えば
ＬＯＣＯＳ法による選択的酸化により成長し、フィール
ドを形成し、さらに、数１００Åのゲート酸化膜１０３
を成長する。なお、本実施例では、容量をフィールド上
に形成する場合について示す。
【００１４】次に、図１（ｂ）に示すように、半導体基
板１０１上にゲート電極及び容量の下部電極の共通の導
電性膜である多結晶シリコン１０４を成長する。多結晶
シリコン１０４は、例えばリン等のＮ型不純物を熱拡散
により高濃度に導入したり、一層の低抵抗化のために、
多結晶シリコン導入後にタングステン等の高融点金属を
用いたシリサイド層をスパッタ法によって堆積させ、多
結晶シリコンとシリサイドとの積層構造としてもよい。
次に、図２（ｃ）に示したように、多結晶シリコン１０
４上に容量絶縁膜として、シリコン酸化膜またはシリコ
ン窒化膜等の絶縁膜１０５をＣＶＤ法によって数１００
Å成長する。容量絶縁膜１０５の膜厚は、必要とされる
単位値、または使用される電源電圧から要求される耐圧
等から決定される。
【００１５】次に、図２（ｄ）に示すように、上部電極
形成のため容量絶縁膜１０５上に例えばタングステンシ
リサイドなどの高融点金属シリサイド層をスパッタし
て、容量の上部電極層１０６を形成する。さらに、図３
（ｅ）に示すように、容量上部電極１０６にシリコン酸
化膜等の絶縁膜１０７をＣＶＤ法によって１０００Å程
度成長させる。次に、図３（ｆ）に示すように、容量の
上部電極を形成するために、フォトレジストをマスクと
して、所定の領域以外の絶縁膜１０７、シリサイド層１
０６、容量絶縁膜１０５を異方性のドライエッチングに
よって除去する。これによって、エッチング後の段階
で、ゲート電極となる多結晶シリコン１０４上の酸化膜
は、完全に除去される。
【００１６】次に、図４（ｇ）に示すように、ゲート電
極及びゲート電極と共通の導電性膜で形成される容量の
下部電極を形成するために、フォトレジストを塗布し、
露光、現像により所定のパターンでフォトレジストマス
クを形成する。この時、多結晶シリコン１０４上のシリ
コン酸化膜等の絶縁膜は、完全に除去されているので、
露光時の寸法ばらつきは、最低限に抑えられ、結晶シリ
コン１０４上に酸化膜等の絶縁膜が存在する場合に比べ
て、高精度なパターニングが可能である。このフォトレ
ジストをマスクとして異方性のドライエッチングを行っ
て、多結晶シリコン１０４をパターニングし、ゲート電
極及び容量下部電極を形成する。
【００１７】次に、図４（ｈ）に示すように、エッチン
グ後、フォトレジストを除去し、ＭＯＳＦＥＴのＬＤＤ
拡散層等を形成した後、シリコン酸化膜等の絶縁膜を数
１０００〜２０００Å成長し、異方性のドライエッチン
グを施すことで、ゲート電極及び容量の上部及び下部電
極に絶縁膜による側壁（サイドウォール）１０８を形成
する。この時、容量の上部電極１０６上には、図３
（ｅ）に示したように、絶縁膜１０７が形成されている
ので、側壁形成のために、ドライエッチングを施して
も、容量の上部電極上には絶縁膜が除去されずに残る。
したがって、容量の上部電極１０６は、電極上部及び側
面が絶縁膜によって完全に覆われることになる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
容量の上部、下部電極間のリーク防止のために形成した
シリコン酸化膜等の絶縁膜が、ゲート電極上に残らない
ため、ゲート電極形成時のフォトレジストの寸法ばらつ
きを最小限に抑えることができるという効果を有する。
また、上部、下部電極ともに、シリサイド層で形成する
ことで、電極中に空乏層が伸びることが無く、印加電圧
による容量値の変動もないという効果を奏するるもので
ある。
【図面の簡単な説明】
【図１】本発明の実施例の製造方法を示す断面図
【図２】本発明の実施例の製造方法を示すもので図１に
続く断面図
【図３】本発明の実施例の製造方法を示すもので図２に
続く断面図
【図４】本発明の実施例の製造方法を示すもので図３に
続く断面図
【図５】第１の従来例の容量の製造方法を示す断面図
【図６】第１の従来例の容量の製造方法の図５に続く断
面図
【図７】第１の従来例の容量の製造方法の図６に続く断
面図
【図８】第２の従来例の容量の製造方法を示す断面図
【図９】第２の従来例の容量の製造方法の図８に続く断
面図
【図１０】第２の従来例の容量の製造方法の図９に続く
断面図
【符号の説明】
１０１、２０１、３０１ 半導体基板 １０２、２０２、２０２ フィールド酸化膜 ３０１、３０２、３０３ ゲート酸化膜 １０４、２０４、３０４ 多結晶シリコン １０５、３０５ ＣＶＤ絶縁膜（容量膜） ２０５ 熱酸化膜 １０６、２０６、３０６ 多結晶シリコン １０７、３０７ ＣＶＤ絶縁膜 ２０７ 多結晶シリコンによるサイドウォール １０８、３０８ ゲートサイドウォール

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１の導電性膜を形成す
    る工程と、前記第１の導電性膜上に第１の絶縁膜を形成
    する工程と、前記第１の絶縁膜上に第２の導電性膜を形
    成する工程と、前記第２の導電性膜上に、第２の絶縁膜
    を形成する工程と、第１の絶縁膜と第２の導電性膜、及
    び第２の絶縁膜を１回のフォトリソグラフィ工程でパタ
    ーニンし、第１の導電性膜と第２の導電性膜を電極と
    し、第１の絶縁膜を容量絶縁膜とする容量の製造を含む
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第１の導電性膜が、ＭＯＳＦＥＴの
    ゲート電極と同一の導電性膜で形成されることを特徴と
    する請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１の導電性膜のパターニングが、
    ＭＯＳＦＥＴのゲート電極のパターニングと同時に行わ
    れることを特徴とする請求項１または２に記載の半導体
    装置の製造方法。
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