JPH01225352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01225352A JPH01225352A JP63052124A JP5212488A JPH01225352A JP H01225352 A JPH01225352 A JP H01225352A JP 63052124 A JP63052124 A JP 63052124A JP 5212488 A JP5212488 A JP 5212488A JP H01225352 A JPH01225352 A JP H01225352A
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- polycrystalline silicon
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- oxide film
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１トランジスタと１容量部をもって１ツノメモ
リセルカ構成されるランダムアクセスメモリ装置の製造
方法に関し、特にセル内に於けるワード線と容量電極と
の絶縁法に関する。
リセルカ構成されるランダムアクセスメモリ装置の製造
方法に関し、特にセル内に於けるワード線と容量電極と
の絶縁法に関する。
従来、１つのトランジスタ及び１つの容量部で構成され
たダイナ°ミック型メモリセルに於いて、容量部の対向
電極およびワード線となるゲート電極の形成法とし次の
手法が一般的である。
たダイナ°ミック型メモリセルに於いて、容量部の対向
電極およびワード線となるゲート電極の形成法とし次の
手法が一般的である。
まず、第３図（ａ）の如く一導電型半導体基板３１上に
活性素子領域および活性素子間分離領域を形成し少なく
とも耐酸化性被膜を一層以上含んだ容量絶縁膜３２を形
成する。次に前記容量絶縁膜３２の上に多結晶シリコン
膜を被着させ、フォトリングラフ法により加工を行ない
容量部対向電極３３を形成する。
活性素子領域および活性素子間分離領域を形成し少なく
とも耐酸化性被膜を一層以上含んだ容量絶縁膜３２を形
成する。次に前記容量絶縁膜３２の上に多結晶シリコン
膜を被着させ、フォトリングラフ法により加工を行ない
容量部対向電極３３を形成する。
次に第３図（ｂ）の如く、容量絶縁膜３２の耐酸化性の
マスクとして容量部対向電極３３の表面を酸化し、容量
部対向電極表面に選択的に絶縁酸化膜３４を形成する。
マスクとして容量部対向電極３３の表面を酸化し、容量
部対向電極表面に選択的に絶縁酸化膜３４を形成する。
次に第３図（ｃ）の如く、容量部対向電極３３と絶縁酸
化膜３４で覆われている領域以外に存在する容量絶縁膜
を除去し、半導体基板表面上にゲート酸化膜３８を形成
し、メモリセルのワード線を兼ねたゲート電極３５を形
成する６次に第３図（ｄ）の如く、イオン注入法により
基板に対し基板と反対導電型の不純物拡散領域３７をゲ
ート電極３５に対し自己整合的に形成する。以下第３図
（ｅ）の如く層間絶縁膜４１を形成し、コンタクト４２
を形成してビット線４０を形成することによりメモリセ
ルを構成する。
化膜３４で覆われている領域以外に存在する容量絶縁膜
を除去し、半導体基板表面上にゲート酸化膜３８を形成
し、メモリセルのワード線を兼ねたゲート電極３５を形
成する６次に第３図（ｄ）の如く、イオン注入法により
基板に対し基板と反対導電型の不純物拡散領域３７をゲ
ート電極３５に対し自己整合的に形成する。以下第３図
（ｅ）の如く層間絶縁膜４１を形成し、コンタクト４２
を形成してビット線４０を形成することによりメモリセ
ルを構成する。
しかし、上述した従来の製造方法では、第３図（ｄ）に
於ける酸化シリコン膜３４と容量絶縁膜３２との接触部
３９での酸化シリコン膜３４の膜厚が薄くなりやすく前
記接触部３９での容量部対向電極となるべき多結晶シリ
コン層３３とゲート電極３５との耐圧劣化しやすく、ま
たゲート電極を異方性ドライエッチで形成する際、容量
部対向電極端部が基板との間で形成する段差部にゲート
電極材がサイドウオールと形で残り、ゲート電極間でシ
ョートを引起しやすいという欠点がある。
於ける酸化シリコン膜３４と容量絶縁膜３２との接触部
３９での酸化シリコン膜３４の膜厚が薄くなりやすく前
記接触部３９での容量部対向電極となるべき多結晶シリ
コン層３３とゲート電極３５との耐圧劣化しやすく、ま
たゲート電極を異方性ドライエッチで形成する際、容量
部対向電極端部が基板との間で形成する段差部にゲート
電極材がサイドウオールと形で残り、ゲート電極間でシ
ョートを引起しやすいという欠点がある。
上述した従来の容量部対向電極と、ゲート電極との絶縁
被膜の形成方法では、容量部対向電極となるべき多結晶
シリコン層３５を、該多結晶シリコン層の下部に形成さ
れた耐酸化性を持つ容量絶縁膜３２を耐酸化のマスクと
して選択的に酸化することによるのに対し、本発明では
前記従来法で容量部対向電極とゲート電極との絶縁被膜
を形成した後にさらに多結晶シリコン層を成長させ、前
記多結晶シリコン層を異方性のドライエツチングでエツ
チングして多結晶シリコンの側壁を容量部電極の端部に
形成し、該多結晶シリコンの側壁を酸化するという相違
点を有する。
被膜の形成方法では、容量部対向電極となるべき多結晶
シリコン層３５を、該多結晶シリコン層の下部に形成さ
れた耐酸化性を持つ容量絶縁膜３２を耐酸化のマスクと
して選択的に酸化することによるのに対し、本発明では
前記従来法で容量部対向電極とゲート電極との絶縁被膜
を形成した後にさらに多結晶シリコン層を成長させ、前
記多結晶シリコン層を異方性のドライエツチングでエツ
チングして多結晶シリコンの側壁を容量部電極の端部に
形成し、該多結晶シリコンの側壁を酸化するという相違
点を有する。
本発明では１トランジスタ、１容量部で構成されたダイ
ナミックメモリセルの形成過程に於いて、一導電型半導
体基板上に活性素子領域および活性素子間分離領域を形
成する工程と、少なくとも耐酸化性被膜を一層以上含ん
だ容量絶縁膜を形成する工程と、前記容量絶縁膜上に容
量部対向電極となるべき多結晶シリコン層を形成する工
程と、前記多結晶シリコン層をフォトリソグラフ法等に
よりパターン形成を行なう工程と前記容量絶縁膜被覆の
ため、前記一導電型半導体基板を酸化させることなく前
記多結晶シリコン層の表面および側面を酸化させる工程
と、前記酸化後に多結晶シリコン膜を形成する工程と、
異方性ドライエッチ技術を用いて前記容量部対向電極と
なるべき是結晶シリコンの端部に多結晶シリコンの側壁
を形成する工程と、前記多結晶シリコンの側壁を酸化す
る工程とを有する。
ナミックメモリセルの形成過程に於いて、一導電型半導
体基板上に活性素子領域および活性素子間分離領域を形
成する工程と、少なくとも耐酸化性被膜を一層以上含ん
だ容量絶縁膜を形成する工程と、前記容量絶縁膜上に容
量部対向電極となるべき多結晶シリコン層を形成する工
程と、前記多結晶シリコン層をフォトリソグラフ法等に
よりパターン形成を行なう工程と前記容量絶縁膜被覆の
ため、前記一導電型半導体基板を酸化させることなく前
記多結晶シリコン層の表面および側面を酸化させる工程
と、前記酸化後に多結晶シリコン膜を形成する工程と、
異方性ドライエッチ技術を用いて前記容量部対向電極と
なるべき是結晶シリコンの端部に多結晶シリコンの側壁
を形成する工程と、前記多結晶シリコンの側壁を酸化す
る工程とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の各工程
別の断面図である。まず第１図（ａ）の如く、半導体基
板上にフィールド酸化シリコン層１６を形成し、少なく
とも一層以上の耐酸化性破膜を含んだ容量絶縁膜１２を
成長し、厚さ３０００人〜６０００人程度の多結晶シリ
コンを前記容量絶縁膜１２上に付着させ、フォトリソグ
ラフによるパターン形成を行なって容量部対向電極１３
を形成する。次に第１図（ｂ）の如く容量部対向電極１
３を前記容量絶縁膜１２を酸化のマスクとして選択的に
酸化し、酸化シリコン膜１４を前記容量部対向電極１３
の表面上に形成する。次に第１図（ｃ）の如く多結晶シ
リコン膜１５を５００人前後の膜厚で成長する。
別の断面図である。まず第１図（ａ）の如く、半導体基
板上にフィールド酸化シリコン層１６を形成し、少なく
とも一層以上の耐酸化性破膜を含んだ容量絶縁膜１２を
成長し、厚さ３０００人〜６０００人程度の多結晶シリ
コンを前記容量絶縁膜１２上に付着させ、フォトリソグ
ラフによるパターン形成を行なって容量部対向電極１３
を形成する。次に第１図（ｂ）の如く容量部対向電極１
３を前記容量絶縁膜１２を酸化のマスクとして選択的に
酸化し、酸化シリコン膜１４を前記容量部対向電極１３
の表面上に形成する。次に第１図（ｃ）の如く多結晶シ
リコン膜１５を５００人前後の膜厚で成長する。
さらに第１図（ｄ）の如く異方性のドライエッチを行な
い多結晶シリコンのサイドウオール１７を形成する。次
に第１図（ｅ）で示すように酸化雰囲気中でシリコン基
板上に１５００人〜２０００人の酸化膜が成長する条件
でサイドウオール１７の酸化を行ない容量部多結晶シリ
コン側壁の酸化膜厚の補強を行なう。
い多結晶シリコンのサイドウオール１７を形成する。次
に第１図（ｅ）で示すように酸化雰囲気中でシリコン基
板上に１５００人〜２０００人の酸化膜が成長する条件
でサイドウオール１７の酸化を行ない容量部多結晶シリ
コン側壁の酸化膜厚の補強を行なう。
第２図（ａ）〜（ｅ）は本発明の第２の実施例の各工程
別での断面図である。第２図（ａ）〜（ｄ）までの工程
は本発明第１の実施例に準する。次に第２図（ｅ）のよ
うに多結晶シリコンのサイドウオール２７を酸化雰囲気
中で２００人〜４００人の酸化膜が成長する条件で酸化
を行ないサイドウオール２７の表面に酸化シリコン２８
を形成する。
別での断面図である。第２図（ａ）〜（ｄ）までの工程
は本発明第１の実施例に準する。次に第２図（ｅ）のよ
うに多結晶シリコンのサイドウオール２７を酸化雰囲気
中で２００人〜４００人の酸化膜が成長する条件で酸化
を行ないサイドウオール２７の表面に酸化シリコン２８
を形成する。
以上説明したように本発明は容量部対向電極を選択的に
酸化し、酸化シリコン膜を前記容量部対向電極表面に形
成し、前記酸化シリコン膜と容量部絶縁膜の上に多結晶
シリコン膜を５００人前後の膜厚で形成し、異方性のド
ライエッチで多結晶シリコンのサイドウオールを形成し
酸化雰囲気中で前記サイドウオールを酸化することによ
り容量部対向電極を形成した後にゲート電極を形成する
場合、ゲート電極と容量部対向電極との耐圧の劣化を防
止できる効果およびゲート電極を異方性ドライエッチで
形成する際、容量部対向電極端部が基板との間で形成す
る段差部にゲート電極材がサイドウオールの形で残りゲ
ート電極間のショートを引きおこす現象が緩和される効
果がある。
酸化し、酸化シリコン膜を前記容量部対向電極表面に形
成し、前記酸化シリコン膜と容量部絶縁膜の上に多結晶
シリコン膜を５００人前後の膜厚で形成し、異方性のド
ライエッチで多結晶シリコンのサイドウオールを形成し
酸化雰囲気中で前記サイドウオールを酸化することによ
り容量部対向電極を形成した後にゲート電極を形成する
場合、ゲート電極と容量部対向電極との耐圧の劣化を防
止できる効果およびゲート電極を異方性ドライエッチで
形成する際、容量部対向電極端部が基板との間で形成す
る段差部にゲート電極材がサイドウオールの形で残りゲ
ート電極間のショートを引きおこす現象が緩和される効
果がある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の各工程
ごとの断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例の各工程ごとの断面図、第３図（ａ）〜（ｅ）は
従来の実施例の各工程ごとの断面図である。 １１、２１．３１・・・・・・半導体基板、１２，２２
゜３２・・・・・・容量絶縁膜、１３，２３．３３・旧
・・多結晶シリコン層、１４，２４，３４・・・・・・
酸化シリコン層、１５．２５・・・・・・多結晶シリコ
ン層、１６゜２６．３６・・・・・・フィールド酸化膜
、１７，２７・・・・・・多結晶シリコン側壁、２８・
・・・・・酸化シリコン側壁、３５・・・・・・ゲート
電極用多結晶シリコン、３７・・・・・・不純物拡散領
域、３８・・・・・・ゲート絶縁膜、３９・・・・・・
絶縁酸化膜端部、４０・・・・・・ビット線、４１・・
・・・・層間絶縁膜。 代理人 弁理士 内 原 音 箭１０ ￥ｉ１回 ｚ７ ￥ｊ３図
ごとの断面図、第２図（ａ）〜（ｅ）は本発明の第２の
実施例の各工程ごとの断面図、第３図（ａ）〜（ｅ）は
従来の実施例の各工程ごとの断面図である。 １１、２１．３１・・・・・・半導体基板、１２，２２
゜３２・・・・・・容量絶縁膜、１３，２３．３３・旧
・・多結晶シリコン層、１４，２４，３４・・・・・・
酸化シリコン層、１５．２５・・・・・・多結晶シリコ
ン層、１６゜２６．３６・・・・・・フィールド酸化膜
、１７，２７・・・・・・多結晶シリコン側壁、２８・
・・・・・酸化シリコン側壁、３５・・・・・・ゲート
電極用多結晶シリコン、３７・・・・・・不純物拡散領
域、３８・・・・・・ゲート絶縁膜、３９・・・・・・
絶縁酸化膜端部、４０・・・・・・ビット線、４１・・
・・・・層間絶縁膜。 代理人 弁理士 内 原 音 箭１０ ￥ｉ１回 ｚ７ ￥ｊ３図
Claims (1)
- １個のトランジスタと１個の容量部でメモリセルを構成
するＭＩＳ型半導体記憶装置を形成する半導体装置の製
造方法に於いて、一導電型半導体基板上のメモリセルと
なるべき所定の領域内に各メモリセル間を分離する領域
を設ける工程と、該分離領域以外の活性素子領域の前記
一導電型半導体基板表面を露出させる工程と、少なくと
も一層以上の耐酸化性被膜を形成する工程と、前記容量
絶縁膜上に容量部対向電極となるべき多結晶シリコン層
を被着させる工程と、前記多結晶シリコン層をリソグラ
フ法で加工を行ない容量部対向電極を形成する工程と、
前記容量絶縁膜を耐酸化のマスクとして、前記容量部対
向電極の多結晶シリコンの表面を酸化させる工程と、基
板前面に多結晶シリコンを成長する工程と、全面を異方
性ドライエッチングすることにより容量部対向電極の側
壁部分のみに多結晶シリコンを残存させる工程と、酸化
雰囲気中に於いて残存した多結晶シリコンを酸化する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052124A JPH01225352A (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052124A JPH01225352A (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225352A true JPH01225352A (ja) | 1989-09-08 |
Family
ID=12906127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052124A Pending JPH01225352A (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079993C (zh) * | 1995-11-14 | 2002-02-27 | 日本电气株式会社 | 在半导体衬底上制造电容器的方法 |
-
1988
- 1988-03-04 JP JP63052124A patent/JPH01225352A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079993C (zh) * | 1995-11-14 | 2002-02-27 | 日本电气株式会社 | 在半导体衬底上制造电容器的方法 |
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